JPH11505089A - Ａｔｍスイッチ・コア - Google Patents

Abstract

(57)【要約】 高伝送速度のためのＡＴＭスイッチが、一次スイッチ・コア（７）から作られている。このスイッチを通るセルの経路は、そのセルの、そのスイッチへの到着の際に決められ、この経路は、制御ワードとしてコード化され、それは、そのスイッチを通ってそのセル自体に並列に転送される。その制御ワードは、そのスイッチの各一次素子を通る転送が、いかにしてなされるべきかを、直接指示する。各一次素子（７）は、２つの入力（１３）および２つの出力（２１）のみを有していなければならない。そして、その制御ワードは、そのスイッチの中の一次スイッチ素子の全ての段階に対して、一ビットからなっていて、このビットは、セルが、注目されているスイッチ素子から転送されるべき出力を、直接指示する。スイッチ・コア（７）は、中間蓄積メモリ（９）から、一つの入力（１３）および一つの出力（２１）の各一組に対して一つ、構成されており、そして、これらの中間蓄積メモリは、ほんのいくつかのセルだけを、関連した制御ワードと一緒に蓄積するだけの、かなり限られた能力しか有していなくて良い。その制御ワードは、入力に到着するセルに、中間蓄積メモリ（７）を指示し、そこで、そのセルは、中間的に蓄積される。中間蓄積メモリは、セルの蓄えと、スイッチ・コア（７）からのセルの転送（３３）を処理する、シフト・レジスタおよび独立ユニットであって良い。

Description

【発明の詳細な説明】 ＡＴＭスイッチ・コア 技術分野 本発明は、高い伝送速度を用いての、データ・セルの伝送を意図したスイッチ ・コアに関する。 発明の背景 今日の電気通信技術は、例えば、ＡＴＭ技術内におけるもののように、データ の伝送速度にますます高い要求が課せられている。特に、これは、スイッチに関 係している、というのは、それは、スイッチングや多重化などを行うもので、よ り高い内部伝送速度さえも要求されかねないものであるからである。近い将来の 内に、ギガビット／秒を超える範囲の速度およびスイッチのためのポートをます ます用いることが、さらに興味の抱かれるものとなり得るであろうが、それは、 現在使われている最も高い速度の１５５及び６２２メガビット／秒とは異なるも のである。 従来の技術 様々な種類のＡＴＭスイッチが知られているが、それらは、通常あまりにも複 雑な構造を有していて、高い伝送速度で上手く利用できるものではない。提案さ れている設計の２、３の例を以下に示す。 公開されている国際特許出願ＷＯ−Ａ１ ９５／０１０３１には、データ・セ ルを受け取って転送するスイッチが開示されている。そのスイッチには、ユーザ ーの端末に接続されている多数のポートが含まれている。スイッチ・コア４は、 複数のポートを接続しており、それ相互間のコミュニケーションを可能としてい る。そのスイッチ・ポートには、そのスイッチを通る選択された経路に関しての 情報を、セルに提供する装置が含まれている。そのセルと関係する情報部分１４ 、「タグ」、図２参照、は、入力ポートで作られるが、そこにそのセルが到着す る。この部分は、スイッチ・コアを通る選択されたルートについての情報を含ん でいて、そのコアのそれぞれのコラムのためのビットフィールド(bitfield)を有 して いる。注目されるセルと関係するそのような情報は、前もってスイッチ・コアに 伝送することができる。スイッチ・コア内の制御ユニット（「スケジューラ」） は、ルーティング情報を受け取り、どの時間に、異なるセルが、他のセルの伝送 と干渉しないために、入力ポートから出力ポートへと伝送されるべきかを決定す る。中間においてセルを蓄積するバッファ・メモリは、コアそのものにおいてで はなく、出力ポートにおいてのみ、配置されれば良く、結果として、その構造は 簡単なものとなる。注目されるセルの経路についての情報は、このように、その 注目されるセルよりも何セル・サイクルか前に、それが入力ポートに介在して蓄 積されている間に受け取られる、別のセルと一緒に伝送される。 米国特許ＵＳ―Ａ ４，６２３，９９６には、パケット交換ノードが記述され ているが、それは、転送される先の出力に関しての情報（「ルーティング・タグ 信号」）を含むデータ・パケットを伝達するものである。多数の待ち行列セレク ターが、多数の入力ポートおよび出力ポートの間で個々に接続されている。更に は、スイッチング・ノードには、各入力ポートに接続される蓄積ユニット（「待 ち行列セット」）が含まれている。各々の待ち行列セレクターは、セレクター・ ノードに伝送されるデータ・パケットを、各出力ポートを決定する情報に従って 、区分けする。異なる制御ユニット（「アービトレイター（仲裁者）」が接続さ れる蓄積ユニットで、それは、そのパケットを、指示された出力ポートに導く。 待ち行列セレクターは、各入力に配置され、さらにまた、その入力に固有のいく つかの蓄積ユニット（「待ち行列セット」）に、各出力に対して一つのユニット に、接続される。 公開された欧州特許出願ＥＰ−Ａ１ ０ ４０５ ０４２には、多段階型の、 セルをベースとしたスイッチが開示されており、制御ユニット３６で作られる制 御ワードによって、出力ポートが決定されている。その制御ワードには、データ ・セルが伝送されるための出力ポートのアドレス、およびそれぞれのスイッチ段 階のために分配されるルーティング情報が、含まれている。図８には、その制御 ワードがどのように処理されるか説明されている。出力ポートを選択するために 、ユニット８３が用いられている。送出データ・セルは、各出力ポートの「転送 アダプター」において、個々にバッファーリングされる。 発明の詳細な説明 本発明の目的は、各ポートにおいて毎秒ギガビット範囲での伝送速度を意図し た、データ・セル・スイッチ、特には、ＡＴＭスイッチのアーキテクチャーを提 供するものである。 本発明の更なる目的は、データ・セル用のスイッチにおいて使用され、高い伝 送速度を達成できるような構造を有するスイッチ・コアを提供するものである。 これらの目的は、本発明によって達成されるが、その詳細な特徴は、末尾に添 えられた請求の範囲から明らかになっている。 ＡＴＭスイッチは、比較的簡単な構造を有する一次スイッチ・コアから、その ようなものとして構成されている。そのスイッチを通るセルの経路は、そのセル が、そのスイッチに到着する際に決定され、この経路は、制御ワードとしてコー ド化され、それは、そのスイッチを通って、並行に、そのセル自体に移送される 。その制御ワードは、スイッチの各一次素子を通る伝送がいかにしてなされるべ きか、直接、指示している。特に、単純な場合では、全ての一次素子が、２つの 入力端子および２つの出力端子のみを有する素子である。このとき、制御ワード は、スイッチ中の一次スイッチ素子の全ての段階について、１ビットのみからな っていて、このビットは、注目されるスイッチ素子中で、そこからセルが転送さ れるべき出力端子を、直接、指示している。少し異なった言い方をすれば、この ように、スイッチング・ネットワークが、いくつかのスイッチ・コアから作られ 、特には、ＡＴＭスイッチにおいて、高い伝送速度でデータ・セルを移送するた めに、使用されることが意図されている。そのネットワークを通るセルの経路が 決定され、この経路は、そのネットワークを通って、そのセルに並行に移送され る制御ワードによって、コード化される。その制御ワードは、各スイッチ・コア を通って移送がなされるべき方法を、直接、指示している。これらの制御ワード は、スイッチ・コア、もしくは一次スイッチ・ユニットと呼ばれるものにおいて 、入力ポートおよび出力ポート間に配置される付加ラインで、伝達される。その ような入力のそれぞれについて、制御ワードを受け取るためにセレクターが配置 される。そのセレクターは、その制御ワードから、すなわち、そのワード中の一 つもしくはいくつかの特定の位置から、情報を得るように配置される。これらの ビットは、 そのセルが移送されるべきスイッチ・ユニットの出力を指示する。特に中間の蓄 積メモリもまた、それぞれの入力および出力と結合されている。 一般的には、このように、データ・セルの移送のためのスイッチング・ネット ワークは、少なくとも一つの入力ポート（ここでセルがスイッチング・ネットワ ークに到着する）と、いくつかの出力ポート（ここにおいてセルがスイッチング ・ネットワークから転送される）および、一次スイッチ・ユニット（前述のスイ ッチ・コアであり、入力および出力を有する）からなる。スイッチ・ユニットは 、適当なラインによってお互いに接続されており、また、適当なラインを通って 、スイッチング・ネットワークの入力ポートおよび出力ポートに接続されている ので、そのネットワークの入力ポートに到着するセルは、そのネットワークの、 選択できる出力ポートから転送することができる。そのネットワークの一つまた は複数の入力ポートは、そのように設計されているので、セルが入力ポートへ到 着するに際して、そのセルのための経路が決定され、そのスイッチング・ネット ワークを通って、出力ポートへ、そしてそこから制御ワードへと至り、それによ って、その経路が適当な方法で定義され、すなわち、その経路は、制御ワードに よってコード化され、そしてそれは、その経路を直接指示することができる、と いうものとなる。入力ポートおよび出力ポート間、および一次スイッチ・ユニッ ト相互間で、制御ワードをスイッチング・ネットワークを通るセルに並行して移 送するために、ラインが付け加えられる。 制御ワードを取り扱うために、一次スイッチ・ユニットの全ての入力端子に対 して、セレクターが備えられ、それは、セルと並行して入ってくる制御ワードを 受け取るように接続される。制御ワードに並行して到着するセルがそこから移送 される、そのスイッチ・ユニットの出力端子に関して、受け取られた制御ワード から情報を集めるように、そのセレクターは配置される。スイッチ・ユニット内 で、経路の選択を素早く行うために、全ての一次スイッチ・ユニットのセレクタ ーは、制御ワードにおける同じ位置、すなわち、例えば、第１ビット、第２ビッ トなど、から情報を得るのに都合が良いように配置される。 前述したところによれば、スイッチング・ネットワークにおけるデータ・セル の転送のためのスイッチ・ユニットは、一般的には、いくつかの入力ポートもし くは端子および、いくつかの出力ポートもしくは端子からなる。全ての入力端子 は、セルを受け取るための１つのライン、および制御ワードを受け取るための１ つの並行ラインからなる。同様に、全ての出力端子は、セルを転送するための１ つのライン、および制御ワードを転送するためにこのラインに並行する１つのラ インからなる。さらにまた、制御ワードを受け取るための全てのラインは、スイ ッチ・ユニットその他のものを通る、セルの経路を制御するためのセレクタに接 続される。そのようなセレクターは、受け取った制御ワードから情報を得て、そ れによって導かれるとおりに、信号をいくつかの中間の蓄積メモリの１つのみに 送るが、それらのメモリは、適当なラインを通ってセレクターに接続されていて 、その制御ワードと関連するデータ・セルを、すなわち、伝送され、この場合は 、注目される制御ワードと同時に到着するか到着していたセルを、受け取るべき 、これらのメモリの中のその一つを、それらに指示する。前述のように、受け取 られた制御ワードの中の、予め決められた一つもしくは複数の位置からの情報を 集めるように、特には、この一つもしくは複数の位置における情報が、復号を行 わなくとも、スイッチ・ユニットからセルが転送されるべきところの、出力端子 を直接指示するように、そのセレクターを配置することができる。例えば、スイ ッチ・ユニットに４つの出力端子がある場合は、可能な実施例においては、制御 ワードの中の４つのビットを、その中の同じ位置から取り出すことができ、すな わち、制御ワードの中の、同じ連続したまたは一続きの番号を有している。これ らのビットの内の一つのみが、続いて設定され、すなわち、零に等しくなくなり 、セルがそこから転送されるべき出力端子を指示する。 また別の発明によると、データ・セルを伝送するためのスイッチ・ユニットは 、少なくとも２つの入力端子と、少なくとも２つの出力端子からなっていなけれ ばならない。全ての入力端子とは、個別に中間蓄積メモリが結合しているが、一 つの中間蓄積メモリが、全ての出力端子に対して備えられるものとなっている。 その中間メモリは、シフト・レジスタとして都合の良いように作成されており、 好ましい場合においては、全ての中間メモリが、お互いに並行して作動するいく つかのシフト・レジスタを含んでいる。各中間メモリは、続いて、唯一の予め決 められた入力端子および唯一の予め決められた出力端子と結合している。制御手 段 が配置され、入力端子に到着するセルが、その入力端子と結合している中間メモ リの一つに蓄積され、また、中間メモリに蓄積されるセルが、その中間メモリと 結合している出力端子から転送されるようになっている。それを実行することを 可能にするのに都合がよいように、その制御手段は、スイッチングまたは選択ユ ニットを含んでおり、独立して作動している一個のスイッチング・ユニットが、 全ての出力端子に対して備えられるようになっている。そのようなスイッチング ・ユニットは、続いて、ある適当な手段に従って、中間メモリの一つを選択する ように配置され、それらのメモリは、この出力端子と結合していて、その選択さ れた中間メモリからのセルが、一つ以上のセルがこれらの中間メモリに蓄えられ ている場合においては、その出力端子から転送されるべきものとなっている。ま た、入力制御ユニットは、その制御手段に都合良く組み込まれていて、独立して 作動している一個の入力制御ユニットは、全ての入力端子に対して備えられるよ うになっている。入力制御ユニット、セレクター、は、続いて、その入力端子に 到着するセルを、中間メモリの一つのみに導くように配置されているが、それら のメモリは、この入力端子と結合している。 セルのためのそのような中間蓄積メモリの各々とともに、中間蓄積メモリが、 制御ワードを蓄積するのに都合良く配置されている。データ・セルのための中間 メモリは、前述のように好ましい実施例において記述されているとおり、お互い に並行して作動する少なくとも２つのシフト・レジスタからなっており、各レジ スタには、全データ・セルを蓄積することができる。制御ユニットは、データ・ セルの、中間蓄積メモリへの蓄積のための、空のシフト・レジスタへの転送を遂 行する。同様に、制御ワードのための中間蓄積メモリは、お互いに並行に作動す るシフト・レジスタからなっていて、これらのシフト・レジスタは、データ・セ ルのための中間蓄積メモリの中の対応するシフト・レジスタと結合している。デ ータ・セルを中間蓄積メモリに転送するための制御ユニットは、また、データ・ セルが、セルのための中間蓄積メモリの中の、空のもしくは空いているシフト・ レジスタに転送されるのと同時に、そのセルと関連する制御ワードを、制御ワー ドのための中間蓄積メモリの中に含まれている、対応するシフト・レジスタに、 転送するよう配置されている。 図面の簡単な説明 本発明については、これを制限することのない典型的な実施例に関して、また 、添付される図面に関して、以下に、極めて詳細に記述されるが、その図面にお いて： ―図１は、多数の一次スイッチ・ユニットもしくはスイッチ・コアを相互に接続 することによって構成されるスイッチング・ネットワークを概略的に示しており 、 ―図２は、そのスイッチング・ネットワークの入力ポートへの、ＡＴＭセルの到 着に際して生じる制御ワードのフォーマットを示しており、 ―図３は、スイッチ・コアの構造を示しており、 ―図４は、４つのバッファの１つについて、それと結合している制御論理回路と ともにスイッチ・コア中に配列されているものを示しており、 ―図５は、スイッチ・コアの全てのバッファと結合している制御論理回路の構造 を示しており、 ―図６は、その制御論理回路の一部であるタイマーの構造を示しており、 ―図７は、バッファ中に読み込むためおよびバッファから転送するために、制御 論理回路によって実行されるプログラム・ルーティンを、状態機械の形で、示し ており、 ―図８は、バッファの充填度のためのカウンター・ユニットの構造を示しており 、および ―図９は、制御ワードに関しての詳細を含まずに、一つの絵で、セルの読み取り および転送を説明するための、概略的ブロック・ダイヤグラムを示している。 好ましい実施例の説明 図１には、入力ポート３に到着して、出力ポート５においてスイッチ１を去る 、一次データ・パケットまたはセルのためのスイッチ１が、概略的に説明されて いる。スイッチ１は、一次スイッチ・コア７のネットワークを含むものであるが 、そのそれぞれもまた、入力から出力へのセルの転送を行うものである。スイッ チ・コア７は、ここでは、２Ｘ２素子の形で、最小限の構成を有するものとして 、すなわち、２つの入力と２つの出力を有するものとして示されており、それら は、４つのスイッチ・コア７という深みを持つネットワーク中に配置されており 、従 って、全てのセルが、スイッチ１の入力ポート３から出力ポート５へと移動する 間に、４つのスイッチ・コア７を通らなければならないようになっている。 入力ポート３にセルが到着する際に、スイッチ１を通るそのセルの目的の経路 が、その入力ポートの中の論理回路によって、そして、従って、それが通る、こ れら一次スイッチ・ユニット７が、決定される。続いて、そのセルが通るべき、 全てのスイッチ・コアの出力ポートの一連の通し番号の形にある、入力ポート３ の回路によって、制御ワードが形成される。２Ｘ２素子の場合においては、スイ ッチ１における全ての段階もしくはコラムに対して、唯一のバイナリーのユニッ トが必要とされ、続いて、その制御ワードが、図２に従う構成を得、すなわち、 それは、一連の４つのビットからなる。このように、提示された例においては、 制御ワードは、第１の位置に設けられる一つのビットを有していて、第１段階に おいて、最初に、スイッチ・コア第１番に、そのセルが到着する場合においては 、そのセルは、このスイッチ・コアの第２の出力ポートから転送されるべきであ るということを指示することができる。そのセルは、その後は、第２段階もしく はコラムのスイッチ・コアに転送され、そこからは、その第１出力ポートから転 送され、その後、第３コラムのスイッチ・コアへと、そしてそこから、その第１ 出力ポートから、そして最終的には、第４コラムのスイッチ・コアの第２出力ポ ートから転送される。 前述されている種類の、一次スイッチ・コア７の構造が、図３に、概略的に示 されている。そのスイッチ・コアは、ＢＬＯＣＫ：１、ＢＬＯＣＫ：２、ＢＬＯ ＣＫ：３、ＢＬＯＣＫ：４と表示されている４つのブロック・ユニット９および ２つの伝送ユニット１１からなる。スイッチ・コア７の２つの入力ポート１３の 各々は、いくつかのラインのための接続端子を含んでいるが、それらのラインと は、すなわち、制御ワードの直列転送のための制御ライン１５であって、また、 それぞれ"Control:1"および"Control:2"と表示されているもの、それぞれ”Cell :1”および”Cell:2”と表示されているセル自体の直列転送のためのライン１７ 、および、ライン１７で直列に伝送される全てのセルの始まりと、そこに並行し て伝送される制御ワードの始まりを指示するために"synch"と表示される同期信 号のためのライン１９である。スイッチ・コア７の２つの出力ポート２ １の各々は、制御ワードを直列に伝送するライン２３のための接続端子を含んで おり、それぞれ"Control:a"および"Control:b"と表示されており、ライン２５は 、セル自体の直列伝送を目的としていて、それぞれ”Cell:a”および"Cell:b"と 表示されており、また、ライン２６は、セルおよび制御ワードの始まりを、次に 接続されるスイッチ・コアに指示するための同期信号”synchout”を伝送するた めのものである。スイッチ１において、もしくは内部的に、スイッチ・コア７に おいて、遅延または待ち行列の形成が生じた場合に備えて、ブロック９の各々は 、バッファ・メモリを含んでいる。入り制御線１５の内の一つから、制御ワード がセレクタ２７に到着するが、それは、その制御ワードを翻訳処理し、到着する セルを中間で蓄積するためのブロック・ユニットの選択を制御する。セレクター ２７は、その出力端子上に、セルが読まれる期間中信号を発し、この目的のため に、図示されていない適当なタイミング回路を含んでいる。更には、全てのスイ ッチコア７に、ライン１８からビット・クロック"clk"が分配され、そのクロッ クは、高い周波数を有していて、スイッチ・コア間で相互に転送されている全て のセルの個々のビットの時間位置を指示している。 スイッチ・コア７にセルを転送するための入りライン１７が、”delay and id le”と表示されている入力ユニット２９に接続されている。このユニットは、適 当なシフト・レジスタ、詳細は下記参照、を含みうるもので、選択される適当な 長さを有する遅延を生じさせるが、これによって、ブロック・ユニット９の中の 適当なメモリのスペースを割り当てる時間を取るために、セルが受け取られたと きから、十分な時間が利用できるようになっており、また、このメモリのスペー スがセルを蓄積する準備のために、十分な時間がとれるようになっている。この 回路ユニットにおいては、また、アイドル・セルのパターンを形成するセル”id le cells”の認識が行われ、それは、破棄されて、どのブロック・ユニット９に も転送されるものではない。入力ユニット２９から、セルは並列化回路３１に転 送されるが、それは、そのセルを処理して、それを、読み取られるように部分的 に並行した形で、全ての入力ポート１３のために備えられた２つのブロック・ユ ニット９の一つに転送し、例えば、セルの全てのバイトまたはオクテットが、並 行になるようにして、ブロック・ユニットに転送されるようにする。このよう に、並列化回路３１から多数のラインが、本例においては少なくとも８本のライ ンが、到着するセルを送り込むことのできるスイッチ・コア７の中の２つのブロ ック・ユニット９の各々に延びている。 制御ワードもまた同じようにして処理されるものであり、それ故、セレクター ２７においては、レジスタが備えられるが、それは、セルのための入力レジスタ ２９と類似しており、また、回路３１に類似する並列化回路も備えられる。注目 のスイッチ・コアに対応するセレクター２７のレジスタ中の位置から、制御信号 が、論理「１」または「０」として、ブロック・ユニット９に発せられ、そこで 、ブロック・ユニットの一つへの信号が反転される。例えば、制御ワードは、注 目のスイッチ・コア７に到着する際に、いつも、その最初の位置において、この スイッチ・コア７のための制御ビットを含むことができる。そして、ルーティン グ経路ワードまたは制御ワードは、セルがスイッチ・コア７を通る度毎に１ビッ トのステップずつ、回転されまたは循環して置き換えられなければならない。 セルが、スイッチ・コア７から転送されるべきであって、そのセルがその中の ブロック・ユニット９に蓄えられているときは、それが成し遂げられるのは、ブ ロック・セレクター３３によってであるが、それは、各入力ポートに対して、２ つのブロック・ユニット９の一つのみに接続されており、この入力ポートに到着 するセルは、そこへ転送されて中間に蓄積される。ブロック・セレクター３３は 、そのような各ブロック・ユニット９とブロック・セレクターとの間の双方向性 の通信ライン上の信号を用いて、これを実行する。このライン上において、「選 択された」および「新しいセル」と表示された信号が交換され、ブロック・ユニ ット９は、このように、ブロック・セレクター３３に、それが転送されるべきセ ルを有しているということを知らせる。ブロック・セレクター３３は、ある適当 なアルゴリズムに従って、スイッチ・コア７からセルが転送されるべきところの ブロック・ユニット９を決定する。それは、例えば、２つのブロック・ユニット ９の双方が蓄積されたセルを含んでいる限りにおいて、一つのセルが、それらか ら交互に伝送されるように、選択できる。一つのブロック・ユニット９のみが、 蓄積されたセルを有している場合には、このブロック・ユニットが、もちろん選 択される。その後、ブロック・セレクター３３は、信号、すなわち、前述の信号 「選択された」を、選択されたブロック・ユニット９に伝送するが、それは、こ のブロック・ユニットが選択され、そこからの次のセルが発せられるということ を表明している。セルが、今、スイッチ・コアから転送されるということを指示 する信号が、続いて、また、ブロック・セレクター３３と結合している伝送ユニ ット１１に伝送される。伝送ユニット１１は、それがこの信号を受け取るときに 、部分的に並行する形で、例えば、前述のようなひとバイト毎のもので、対応す るブロック・ユニット９からセルを受け取り、それを完全に直列の形に変換して 、それを同じやり方で処理されている制御ワードとともに転送する。出力ポート から転送されるべきセルがないときは、伝送ユニット１１は、前述のとおりに、 アイドル・セルのパターンを伝送する。 ブロック・ユニット９の構成要素が、図４から明らかになっている。セルは、 デマルチプレクサ３７へは、いくつかのワードの形、例えば、いくつかのバイト で、並列ライン３５に到着する。制御ワードが、同時に、セレクター２７から、 同様に、並列ライン３９にて、第２デマルチプレクサ４１へと到着する。ブロッ ク・ユニット９を選択するためのセレクタ２７からの制御ビットは、また、"cs" と表示され、制御ユニット４３の入力に到着して、それを使用可能にする。その 制御ビットは、この特別なブロック・ユニット９が、セルを受け取るべきかどう かを選択するが、そのセルは、今や並列ライン３５にて、並列化回路３１から到 着している。その制御ユニット４３は、デマルチプレクサ３７および４１に接続 され、信号"gstop"によって、そこでの適切な出力の選択を制御する。制御ユニ ット４３から、許可ライン”Control0-K”もまた、いくつかのレジスタ４５の各 各に延びており、その各々は、第１マルチプレクサ３７から信号を受け取ること もできる。対応するレジスタまたはバッファ・フィールド４７が、その制御ワー ドのために備えられており、それらが、このように第２デマルチプレクサ４１に 接続されている。それらは、レジスタ４５のように、それらと同じ信号によって 、制御ユニット４３から制御ラインを経て使用可能とすることができる。更にま た、セルを蓄積するためのレジスタ４５およびルーティング・ワードのためのレ ジスタ４７が、出力マルチプレクサ４９および５１に、それぞれ接続されている 。これらはまた、制御ユニット４３からのラインで、"hstop"と表示される信号 によ って制御され、それらの出力は、対応する伝送ユニット１１に接続されている。 レジスタ４５および４７は、いくつかの並列シフト・レジスタとして作成され 、それらは、直列の形（１０ＧＨｚ）で到着するセル自体よりも、低い周波数（ １．２５ＧＨＺ）で、刻時パルスが送り込まれる。これによって、一つだけのシ フト・レジスタからなる場合に比べて、低電力消費、およびレジスタのより簡単 な構造が達成される。 制御ユニット４３は、２つの独立した状態機械を含んでいるが、一つは、セル および対応する制御ワードの、レジスタ４５および４７への読み込みの制御のた めのもので、一つは、セルおよび対応する制御ワードの、ブロック・ユニット９ から対応する伝送ユニット１１への転送の制御のためのものである。同期信号"s ynch"もまたブロック・ユニット９へと到着し、そのブロック・ユニットからは 、対応する出力同期信号”synchout”が、スイッチ・コアから転送されるセルの ために発せられるが、そこへは、同期信号"synch"が転送され、また、同期信号 ”synchout”は、制御ユニット４３によって生み出される。 読み取りルーティンは、一言でいえば、以下のステップからなる。セレクター ２７からの制御ビット信号”cs”が、活動状態であるならば、セルの読み取りが 始まる。続いて、並列化回路３１から延びるライン３５から、そのセルが、いく つかのより小さな並列の部分にて、入力デマルチプレクサ３７に伝送され、そし て、それと対応するように、制御ワードが、セレクタ２７から、他方のデマルチ プレクサ４１に転送される。制御ユニット４３からは、適当な信号"gstop"が、 ２つのデマルチプレクサ３７および４１へと伝送され、そのために、そこからの 出力が開放されて、それによって、デマルチプレクサの入力上にあるデータが、 ひとバイトずつ、適当なクロック信号を用いて、セルのためのレジスタ４５の一 つへと、および、対応する連続番号を有する制御ワードのための一つのレジスタ ４７へと、書き込むことができるようになっている。 ブロック・ユニット９からセルを伝送する方法は、もし「選択された」という 意味を有する信号が、対応するブロック・セレクター３３から受け取られるなら ば、セルの伝送が、開始される、というようにして実行される。レジスタ４５が 、および次には４７もまた、最長時間そこに蓄えられていたデータが、伝送され る ことを許されるように、選択される。これらのレジスタのための許可信号は、２ つの出力マルチプレクサ４９および５１が、それらの入力を開放するのと同時に 、発せられるが、それらは、これらのレジスタに接続されていて、信号"hstop" によって命令される。この結果、そのセルおよびそれと関連する制御ワードは、 適当な制御およびクロック信号によって、対応する伝送ユニット１１へと中間的 にそれらが蓄えられていた、それらのレジスタから、前述のように、部分的に並 列した形で読み取られる。 ブロック・ユニット９のための制御ユニット４３の構造が、図５から明らかに なっている。それは、それぞれ、"STATEMASH1"および”STATEMASH2”と表示され 、適当なデジタル回路によって実行される２つの状態機械５３，５５からなる。 更には、カウンター・ブロック５７”GCOUNTER”、レベル・ブロック５９"AVKF1 "、および同期出力ユニット６１"AVKCONTROL"が備えられている。 カウンター・ブロック５７は、ライン１９からスイッチ・コア７へと入ってく る同期信号"synch"を、入力信号として受け取る。出力信号は、"cntrl2"および ”cntrl4”であり、それらは、状態機械５３および５５に、それぞれ与えられる 。更にまた、ブロック・ユニット９およびスイッチ・コア全体から転送され、ス イッチ・コア７から伝送されるセルの始まりを指示する同期信号”synchout”が 、カウンター・ブロック５７で発生する。カウンター・ブロック５７には、”CO UNTR”と表示されるカウンター６３が含まれており、それは、原則的に、クロッ クによって与えられて、周期的に繰り返される時間間隔で、一ステップずつ増や されるが、そのクロックは、そのスイッチ・コアまたはそのブロック・ユニット に内在するもので、また、入力同期信号"synch"が活動状態になるとき、例えば 、正のパルス端がその中で検知されるとき、毎回、その開始値に設定される。 カウンター・ブロック５７の構造が、図６から明らかになっている。カウンタ ー”COUNTR”６３は、そのクロック入力において、信号自体のオクテットの周波 数と桁が同じ大きさの高周波数を有するクロック信号、すなわち、例えば、１． ２５ＧＨｚのクロック信号、下記参照、を受け取る。カウンター６３の全ての位 置の信号は、組合せのネットワークまたはデコーダー６７に送出され、それは、 ３つの出力を有していて、その第１、第２および第３の出力の各々について、カ ウンターの値が、特別な機能のために適切に選ばれた数、例えば、値４９、５１ および５３に等しいときに、信号を提供する。そして、これらの出力が、それぞ れ前述されている信号"cntrl 4"、"cntrl2"および”synchout”を提供する。更 に、カウンター６３は、"reset"と表示されるそのリセット入力において、同期 信号"synch"を受け取るが、それは、セルの始まりの合図となる。 ２つの状態機械５３、５５、STATEMASH1 および STATEMASH2 は、本質的には 同一のものであり、それらの機能は、図７の状態ダイヤグラムで説明されており 、そこでは、第１の状態機械５３に関係する部分のみの前に１：があり、第２の 状態機械に関係する部分のみの前に２：がある。 セルおよびその制御ワードの、レジスタ４５および４７への読み込みを、それ ぞれ処理するための、第１の状態機械５３の機能を、最初に記述する。状態機械 ５３は、特に変わったことが行われていないか、または起こっていないときは、 使用されていないまたは受動の状態７０１にある。注目されるブロック・ユニッ ト９に中間的に蓄えられるために、スイッチ・コア７に、セルが到着したことを 、指示する信号が、ラインにて、セレクター２７から受け取られるとき、状態機 械は、状態７０３に変化する。この状態で、ルーティン、その詳細はここでは説 明されない、が、実行され、その中では、あるアルゴリズムに従って、レジスタ ４５および４７における空の位置が選択される。あるやり方で、このアルゴリズ ムに対しては、空であるレジスタと、ふさがれているものとが、指示される。可 能な解決法は、テーブル５４において、選択された位置がふさがってしまったこ とを、記録することである。この選択が行われたときに、この状態機械からの出 力信号”gcontrol”、"pregstop"および”gcheck”は、そのセルが読まれる間の ある適当な期間、活動状態のレベルを取る。しかしながら、空の中間蓄積レジス タが利用できない場合は、この実施例においては、セルは失われる。信号”gcon trol”および”pregstop”は、出力同期ブロック６１に与えられる。信号”gcon trol”は、到着するセルおよび到着する制御ワードが、それぞれ蓄えられるべき 、レジスタ４５および４７の中の位置を指示する。信号”pregstop”は、入力デ マルチプレクサ３７および４１に対して、到着するセルおよびその制御ワードの それぞれが与えられるべき出力ラインを指示する。信号”gcheck”は、レ ベル・ブロック５９に伝達され、今、新しいセルが、関連する制御ワードと一緒 に蓄積されている、ということのみを指示する。 この全体のルーティンを終了した後、状態機械５３は、引き続いて状態７０５ になり、そこにおいては、状態機械は、セルの読み取りの残り時間の間、特別な ことは何も行わない。この間、セルおよび制御ワードは、適当なクロック信号、 および、レジスタ４５および４７中のそれぞれの、それらの蓄積位置への、シフ ト・レジスタ中の移動によって、入力ポートおよびセレクター２７の並列化ユニ ット３１から、それぞれが、転送される。この状態７０５からの伝送は、カウン ター・ブロック５７からの信号”cntrl2”が、活動状態のレベルに変化するとき に起こり、続いて、状態機械は、状態７０７を取る。そして、セルおよび制御ワ ードの蓄積が、終えられなければならないが、それは、読み取り操作の開始後、 ある適当な時間、活性状態のレベルを取る信号”cntrl2”によって監視される。 状態７０７においては、到着する制御ワードの制御ビットは、セレクター２７ からのラインを通って検知される。もし、それが、活動状態のレベルを有するな らば、その機械は、引き続いて状態７０３にあり、そうでない場合は、使用され ていない状態７０１が取られる。 前述されているように、中間蓄積レジスタ４５および４７からの伝送のための 状態機械５５について、本質的には、同じ状態ダイヤグラムが当てはまるもので あるが、例外となるのは、入力信号および出力信号が異なっていて、異なる場所 から到着し、また異なる場所に提供されるときである。また、転送されるべきセ ルを選択するためのアルゴリズムも、幾分異なったものになる。このように、こ の第２の状態機械は、信号”selected”が、ブロック・セレクター３３から受け 取られるときに、使用されていない状態７０１から先に進む。続いて取られる状 態７０３においては、セルは、それと関連した、伝送されるべき制御ワードと一 緒に、ある適当な手段によって選択される。この選択がなされるときに、活動状 態のレベルを取るために、信号”hcontrol”、"prehstop"、"hcheck"が作られる 。テーブル５４が整列される場合には、この位置がふさがっているということを 指示する印が、そこで取り去られる。信号”hcontrol”は、レジスタ４５および ４７の中の位置を指示して、そこから伝送が行われるものとし、信号”prehstop ” は、マルチプレクサ４９、５１にデータが転送されるための、それらの入力ライ ンを指示し、そして、これらの２つの信号は、出力同期ユニット６１へと送出さ れる。信号”hcheck”は、レベル・ブロック５９に伝達され、レジスタ４５およ び４７の中で、ある位置が空になったことのみを指示する。これらの信号が発せ られた後、その機械は、状態７０５を取り、その状態で、カウンター・ブロック ５７からの信号”cntrl4”が、活動状態になるまで待機する。この時間中、レジ スタ４５および４７からの伝送が、適当な制御およびクロック信号によって、実 行される。そして、その機械５５は、引き続いて７０７の状態になり、その状態 から、それは、クロック・スイッチ３３からの信号”selected”が、活動状態に ない場合には、使用されていない状態７０１に移り、そうでない場合は、状態７ ０３が取られる。 出力同期ユニット６１は、送り込みのための、状態機械５３からの信号”gcon trol”、"pregstop"を、また、中間レジスタ４５，４７からの送出のための、状 態機械５５からの信号”hcontrol”、"prehstop"を、入力信号として受け取る。 信号”gcontrol”は、いくつかの別々のラインで、状態機械５３から到着し、そ こでは、この数は、セルおよびそれと関連する制御ワードを蓄積するための、レ ジスタ４５および４７の中の位置の数に対応しており、続いて、信号”gcontrol ”は、活動状態の信号レベルが、これらのラインの一つにおいてのみ存在すると いうことを表明する。同じ条件が、信号”hcontrol”にも当てはまり、そこでの 活動状態の信号レベルが、せいぜい個別ラインの一つに、いつも存在するものと なっている。信号”gcontrol”および”hcontrol”は、図示されてはいないＯＲ ゲートによって、出力信号”control0-K”に結び付けられている。出力信号”co ntrol0-K”は、対応するやり方で、いくつかの別々のライン上に発せられ、その 各々は、レジスタ４５および４７の中の位置に対応していて、並列の別々の出力 ラインの一つもしくはせいぜい２つの上の活動状態の信号レベルを含んでおり、 それらの各々は、続いて、レジスタ４５および４７の位置の一つにそれぞれ接続 される。更には、同期ユニット６１に到着する信号は、原則的に、信号”contro l0-K”、”gstop”および"hstop"として、ユニット６１から、変化しないまま、 発せられ、そこでは、後者の２つは、入ってくる信号”pregstop”およ び”prehstop”に対応するが、適当な時間の遅延を備えており、それによって、 デマルチプレクサ、マルチプレクサおよびレジスタの制御が正しいものとなって いる。 レベル・ブロック５９の構造および機能が、図８から明らかになっている。こ のブロックには、信号”gcheck”が、第１状態機械５３から、信号”hcheck”が 、第２状態機械５５から、伝達される。ブロック５９は、その出力において、信 号”cellos”を発し、それは、バッファ・レジスタ４５、４７の中の全ての位置 がふさがっていて、新しいセルが蓄えられないことを表明し、また、信号”f1” を発するが、それは、関連したブロック・セレクター３３に対して、それと関連 した制御ワードと一緒に、少なくとも一つのセルが、このブロック・ユニット９ に蓄えられていることを、指示するものである。従って、ブロック５９は、カウ ンター６９を含んでおり、それは、信号”gcheck”を受け取るときに増され、信 号”hcheck”を受け取るときに減じられる。図示されていない適当なゲート・ネ ットワークによって、カウンター６９は、ブロック・ユニットが一杯であるとい うことを指示する信号”cellos”を発するが、それは、その蓄えられた値が、中 間蓄積レジスタ４５および４７の中の位置の合計数に等しく、すなわち、例示さ れた場合においては、５つの場所に等しい場合においてである。さらには、カウ ンター６５の値が、１より高いかそれに等しい、もしくは、それに等価なものが 零と異なっている場合は、信号が発せられ、すなわち、これは、信号”f1”であ る。 スイッチ・コアを通るデータ・セルの実際の流れが略図的に示されている、図 ９を参照すると、中間メモリへのセルの転送およびそこからの送出は、今や、ず っと詳細に記述されるものとなる。この故に、セルは、１０Ｇビット／秒のビッ ト周波数で到着し、それに並列に５ＧＨｚのクロック信号が与えられ、それは、 そのセルの個々のビットの時間における位置を指示する。そのクロック信号から 、１．２５ＧＨｚの周波数を有するより遅いクロック信号が、周波数分割器で生 成されるが、それは、並列化ユニット３１に配置されている。そのセルは、並列 化ユニット３１のシフト・レジスタに到着し、続いて、２つのパルス端、すなわ ち、５ＧＨｚクロック信号の正負双方のパルス端によって刻時パルスを送り込ま れる。そのセルの最初のビットが、このシフト・レジスタの終わりに到着すると きに、 最初の８ビットが、並列して、デマルチプレクサ３７の入力に伝達される。制御 ユニット４３からの信号"gstop"が、開放されるべきマルチプレクサ３７の出力 ラインを選択するために、すでに、活動状態になっている。周波数１．２５ＧＨ ｚのより遅いクロック信号は、型対称クロック信号（５０％「動作周期」）であ るが、一度に１バイトの刻時パルスを、それぞれのレジスタ４５が作られる８つ の並列シフト・レジスタへと送り込むのに用いられている。それを成し遂げるた めに、そのより遅いクロック信号が、ＡＮＤゲート７３に接続され、その他方の 入力には、制御ユニット４３からの制御信号”control0-K”を伝えるラインの一 つが接続される。制御信号”control0-K”は、ＡＮＤゲート７３に延びているこ のライン上にて活動状態にされる、選択された中間蓄積レジスタ４５に対応する １ビットを有する。これによって、そのセルは、選択されたレジスタ４５に書き 込まれる。そのセルのビット１−８が、レジスタ４５に読み取られた後、ビット ９−１６が、そのより遅いクロック信号の次のクロック・サイクルの間に読まれ る。これは、セル全体が、選択された中間レジスタ４５に受け取られるまで、繰 り返される。この後、活動化信号”control0-K”および"gstop"が、選択された レジスタおよびデマルチプレクサ３７に対し、活動化を行うことをやめる。その セルは、今や、８つの並列シフト・レジスタに蓄えられており、それが伝送され るまで、影響を及ぼされることはない。 中間に蓄えられたセルを送出するときに、信号”control0-K”の中の許可パル スが、前述したのと同じやり方で成し遂げられ、すなわち、対応するラインの一 つに、活動状態に設定されているパルス、および、制御ユニット４３からの一つ の許可パルス"hstop"、すなわち、選択された入力を開放するために、マルチプ レクサ４９に信号を送るもの、が、与えられる。送出操作において、選択された 中間蓄積レジスタ４５に含まれているシフト・レジスタは、読み取り操作におけ るのと同じやり方で、刻時パルスが送り込まれる。マルチプレクサ４９から、バ イトに分割されたセルが、続いて、伝送ユニット１１へと転送される。それは、 適切に設計されたシフト・レジスタを含んでいるが、そこには、そのセルが直列 に転送されるように、５ＧＨｚのクロック信号の正負双方のパルス端によって、 刻時パルスが送り込まれる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者 テンフネン，ハンヌ スウェーデン国 エス−183 38 タビィ, スタルベーゲン 14 (72)発明者 モクフタリィ，メーラン スウェーデン国 エス−163 72 スパン ガ，リリバケン ７，ラウトシ 【要約の続き】 着するセルに、中間蓄積メモリ（７）を指示し、そこ で、そのセルは、中間的に蓄積される。中間蓄積メモリ は、セルの蓄えと、スイッチ・コア（７）からのセルの 転送（３３）を処理する、シフト・レジスタおよび独立 ユニットであって良い。

Claims (1)

1. 【特許請求の範囲】 １．データ・セルの転送のためのスイッチング・ネットワークであって、 ―少なくとも一つの入力ポートであって、そこにおいてセルがこのスイッチング ・ネットワークに到着するもの、 ―いくつかの出力ポートであって、そこにおいてセルがスイッチング・ネットワ ークから転送されるもの、 ―入力および出力を有する一次スイッチ・ユニットであって、適当なラインによ って相互に接続され、また、入力ポートおよび出力ポートへの適当なラインを通 って接続されているので、このネットワークの入力ポートに到着するセルが、そ のネットワークの選択可能な出力ポートから転送できるようになっているもの、 からなっていて、 ―その少なくとも一つの入力ポートが、セルのその入力ポートへの到着に際し、 ある経路が決定されて、そのセルが、スイッチング・ネットワークを通り、出力 ポートへ至り、そこからの制御ワードによって、その経路がコード化されるもの となるように、配置されていること、 ―入力ポートおよび出力ポート間、および一次スイッチ・ユニット相互間に、こ のスイッチング・ネットワークを通るセルに並列に制御ワードを転送するために 、付加されるライン、 を特徴とするスイッチング・ネットワーク。 ２．一次スイッチ・ユニットの入力に対して、セレクタが備えられており、そ れは、制御ワードを受け取り、また、そこから、そのスイッチ・ユニットの出力 に関して、その制御ワードに並列に到着するセルが転送されるべきであるという 情報を得るために、接続されていること、を特徴とする、請求の範囲第１項に記 載のスイッチング・ネットワーク。 ３．全ての一次スイッチ・ユニットの中のセレクターが、その制御ワードの同 じ位置から情報を得るように配置されていること、を特徴とする、請求の範囲第 ２項に記載のスイッチング・ネットワーク。 ４．データ・セルの転送のためのスイッチ・ユニットで、入力および出力を含 んでいて、 ―各入力が、セルを受け取るためのライン、および制御ワードを受け取るための ラインからなること、 ―各出力が、セルを転送するためのライン、および制御ワードを転送するための ラインからなること、 ―その制御ワードのために配置された入力へのラインは、セレクタに接続されて いること、 ―そのセレクタは、受け取られた制御ワードから情報を得て、それによって導か れるとおりに、信号を、その制御ワードと関連するデータ・セルを受け取るため のセレクタに接続されるいくつかの中間蓄積メモリの一つのみに転送するように 、配置されていること、 を特徴とするスイッチ・ユニット。 ５．セレクタが、受け取られる制御ワードの予め決められた位置から、情報を 得るように配置されていること、を特徴とする、請求の範囲第４項に記載のスイ ッチ・ユニット。 ６．セルのための各中間蓄積メモリとは、中間的に制御ワードを蓄積するため に配置されている制御ワードのための中間蓄積メモリが、関連していて、その制 御ワードは、データ・セルに並列に転送され、また、このスイッチ・ユニットを 通る、その経路についての情報、すなわち、どの出力から、それらが、このスイ ッチ・ユニットから転送されるべきであるかを、含むものであること、を特徴と する、請求の範囲第４−５項の一つに記載のスイッチ・ユニット。 ７．データ・セルのための中間蓄積メモリが、 ―お互いに並列に作動する少なくとも２つのシフト・レジスタ、および ―中間蓄積メモリに蓄えられるべきデータ・セルを、空のもしくは空いているシ フト・レジスタに転送するための制御ユニット、 からなること、 を特徴とする、請求の範囲第４−６項の一つに記載のスイッチ・ユニット。 ８．スィッチ・ユニットであって、 ―制御ワードのための中間蓄積メモリが、お互いに並列に作動するシフト・レジ スタを含んでいて、これらのシフト・レジスタは、各々が、対応する、データ・ セルのためのシフト・レジスタと関連しており、また、 ―データ・セルを、制御ワードのための中間蓄積メモリと関連する、セルのため の中間蓄積メモリに転送するための制御ユニットが、データ・セルの、セルのた めの中間蓄積メモリの中の空のまたは空いているシフト・レジスタへの転送と同 時に、そのセルと関連する制御ワードを、制御ワードのための中間蓄積メモリに 含まれる対応するシフト・レジスタに転送するよう配置されていること、 を特徴とする、請求の範囲第７項に記載のスイッチ・ユニット。 ９．データ・セルの転送のためのスイッチ・ユニットで、少なくとも２つの入 力および少なくとも２つの出力を含んでおり、更に、 ―各入力のため、および中間的にデータ・セルを蓄積するための中間蓄積メモリ 、 ―入力に到着するセルが、その入力と結合する中間蓄積メモリの一つに、蓄えら れるように、また、中間蓄積メモリに蓄えられるセルが、その中間蓄積メモリか ら転送されうるものとなるように、配置された制御装置、 からなり、 セルのための各中間蓄積メモリとは、中間的に制御ワードを蓄積するために配置 されている制御ワードのための中間蓄積メモリが、関連していて、その制御ワー ドは、データ・セルに並列に転送され、また、このスイッチ・ユニットを通る、 その経路についての情報、すなわち、どの出力から、それらが、このスイッチ・ ユニットから転送されるべきであるかを、含むものであること、 を特徴とするスイッチ・ユニット。 10．データ・セルのための中間蓄積メモリが、 ―お互いに並列に作動する少なくとも２つのシフト・レジスタ、および ―中間蓄積メモリに蓄えられるべきデータ・セルを、空のもしくは空いているシ フト・レジスタに転送するための制御ユニット、 からなること、 を特徴とする、請求の範囲第９項に記載のスイッチ・ユニット。 11．スイッチ・ユニットであって、 ―制御ワードのための中間蓄積メモリが、お互いに並列に作動するシフト・レジ スタを含んでいて、これらのシフト・レジスタは、各々が、対応する、データ・ セルのためのシフト・レジスタと関連しており、また、 ―データ・セルを、制御ワードのための中間蓄積メモリと関連する、セルのため の中間蓄積メモリに転送するための制御ユニットが、データ・セルの、セルのた めの中間蓄積メモリの中の空のまたは空いているシフト・レジスタへの転送と同 時に、そのセルと関連する制御ワードを、制御ワードのための中間蓄積メモリに 含まれる対応するシフト・レジスタに転送するよう配置されていること、 を特徴とする、請求の範囲第１０項に記載のスイッチ・ユニット。 12．データ・セルの転送のためのスイッチ・ユニットで、少なくとも２つの入 力および少なくとも２つの出力を含んでおり、更に、 ―各入力のため、および中間的にデータ・セルを蓄積するための中間蓄積メモリ 、 ―入力に到着するセルが、その入力と結合する中間蓄積メモリの一つに、蓄えら れるように、また、中間蓄積メモリに蓄えられるセルが、その中間蓄積メモリか ら転送されうるものとなるように、配置された制御装置、 からなり、 データ・セルのための中間蓄積メモリが、 ―お互いに並列に作動する少なくとも２つのシフト・レジスタ、および ―中間蓄積メモリに蓄えられるべきデータ・セルを、空のもしくは空いているシ フト・レジスタに転送するための制御ユニット、 からなること、 を特徴とするスイッチ・ユニット。 13．制御手段に含まれており、一個の、独立して作動するスイッチング・ユニ ットが、各入力に対して設けられ、また、中間蓄積メモリの一つを選択するよう に配置されていて、それらの中間蓄積メモリは、選択された中間蓄積メモリから のセルが、その出力から伝送されるように、この出力と結合している、スイッチ ング・ユニットによって特徴付けられている、請求の範囲第９−１２項の一つに 記載のスイッチ・ユニット。 14．一個の、独立して作動する入力制御ユニットが、各入力に対して設けられ 、また、その入力に到着するセルを、この入力と結合している中間蓄積メモリの 一 つのみに導くように配置されている、制御手段の中に含まれている入力制御装置 によって特徴付けられている請求の範囲第９−１２項の一つに記載のスイッチ・ ユニット。