JPH0746252A - Ａｔｍスイッチ - Google Patents
ＡｔｍスイッチInfo
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- JPH0746252A JPH0746252A JP19251293A JP19251293A JPH0746252A JP H0746252 A JPH0746252 A JP H0746252A JP 19251293 A JP19251293 A JP 19251293A JP 19251293 A JP19251293 A JP 19251293A JP H0746252 A JPH0746252 A JP H0746252A
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- Japan
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- cell
- cells
- buffer
- cell buffer
- right signal
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 ＡＴＭスイッチにおいて、複数の入回線の特
定回線にトラフィックが偏った場合のセルバッファのセ
ル蓄積数の均一化をはかる。 【構成】 入回線と出回線とを交換接続する格子形のス
イッチの各スイッチ毎にセルバッファと多重制御回路と
を設ける。送出権信号が各多重制御回路相互間を巡回す
る。この送信権信号に同一出回線に接続されるセルバッ
ファのそれぞれのセル蓄積情報が挿入される。この送出
権信号を受信した多重制御回路では、他のセルバッファ
のセル蓄積情報を抽出して自セルバッファの一度のセル
送出タイミングにおけるセル送出数を演算して決定す
る。 【効果】 各セルバッファのセル蓄積数の均一化がはか
れる。また、セル蓄積情報を転送するための専用線を要
しないため、転送遅延時間が短くなり、ＡＴＭスイッチ
の高速化に対応できる。
定回線にトラフィックが偏った場合のセルバッファのセ
ル蓄積数の均一化をはかる。 【構成】 入回線と出回線とを交換接続する格子形のス
イッチの各スイッチ毎にセルバッファと多重制御回路と
を設ける。送出権信号が各多重制御回路相互間を巡回す
る。この送信権信号に同一出回線に接続されるセルバッ
ファのそれぞれのセル蓄積情報が挿入される。この送出
権信号を受信した多重制御回路では、他のセルバッファ
のセル蓄積情報を抽出して自セルバッファの一度のセル
送出タイミングにおけるセル送出数を演算して決定す
る。 【効果】 各セルバッファのセル蓄積数の均一化がはか
れる。また、セル蓄積情報を転送するための専用線を要
しないため、転送遅延時間が短くなり、ＡＴＭスイッチ
の高速化に対応できる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信に利用す
る。特に、ＡＴＭ（非同期転送モード）通信回線におけ
るセル交換技術に関する。
る。特に、ＡＴＭ（非同期転送モード）通信回線におけ
るセル交換技術に関する。
【０００２】
【従来の技術】Ｎ本の入回線とＭ本の出回線とを有する
ＡＴＭスイッチとして、Ｎ×Ｍの格子形スイッチの各ス
イッチにセルバッファを配置する一段マトリクススイッ
チがある。入回線から非同期に入力するセルが出回線へ
の多重において他の入回線からの入力セルとの競合によ
り廃棄されないため、各入回線毎にセルバッファを有
し、各入回線からの入力セルをセルバッファに一時蓄積
する。このスイッチにおいて出回線へのセル多重は、入
回線毎に配置された分散バッファ間において出回線への
セル読出順位を決定し、出回線にセル多重を行うことに
より実現される。
ＡＴＭスイッチとして、Ｎ×Ｍの格子形スイッチの各ス
イッチにセルバッファを配置する一段マトリクススイッ
チがある。入回線から非同期に入力するセルが出回線へ
の多重において他の入回線からの入力セルとの競合によ
り廃棄されないため、各入回線毎にセルバッファを有
し、各入回線からの入力セルをセルバッファに一時蓄積
する。このスイッチにおいて出回線へのセル多重は、入
回線毎に配置された分散バッファ間において出回線への
セル読出順位を決定し、出回線にセル多重を行うことに
より実現される。
【０００３】従来例を図４を参照して説明する。図４は
従来例装置のブロック構成図である。図４（ａ）に示す
ようにセルバッファ１１１〜１ｍｎは、それぞれのセル
バッファ１１１〜１ｍｎにセルが存在するときに多重要
求信号を多重制御回路７１〜７ｎに内部回線８１１〜８
ｍｎを介して通知する。多重制御回路７１〜７ｎは、あ
らかじめ定められた順番で各セルバッファ１１１〜１ｍ
ｎの要求信号をポーリングし、接続要求を発生させたセ
ルバッファ１１１〜１ｍｎの先頭セルを出回線２２１〜
２２ｍに接続する。
従来例装置のブロック構成図である。図４（ａ）に示す
ようにセルバッファ１１１〜１ｍｎは、それぞれのセル
バッファ１１１〜１ｍｎにセルが存在するときに多重要
求信号を多重制御回路７１〜７ｎに内部回線８１１〜８
ｍｎを介して通知する。多重制御回路７１〜７ｎは、あ
らかじめ定められた順番で各セルバッファ１１１〜１ｍ
ｎの要求信号をポーリングし、接続要求を発生させたセ
ルバッファ１１１〜１ｍｎの先頭セルを出回線２２１〜
２２ｍに接続する。
【０００４】例えば、前回セルバッファ１１１のセルを
接続したときは、つぎにセルバッファ１１２以降で最初
にセルを蓄積し、接続要求を発生させているセルバッフ
ァ１１２〜１１ｎを出回線２２１に接続するという動作
を繰り返す。この動作により複数のセルバッファ１１１
〜１ｍｎからのセルを多重し、出力することができる。
図４（ｂ）は特定の出回線２２ｘ（ｘは出回線番号）に
おけるセルバッファ１ｘ１〜１ｘｎと多重制御回路７ｘ
との接続を示す図である。
接続したときは、つぎにセルバッファ１１２以降で最初
にセルを蓄積し、接続要求を発生させているセルバッフ
ァ１１２〜１１ｎを出回線２２１に接続するという動作
を繰り返す。この動作により複数のセルバッファ１１１
〜１ｍｎからのセルを多重し、出力することができる。
図４（ｂ）は特定の出回線２２ｘ（ｘは出回線番号）に
おけるセルバッファ１ｘ１〜１ｘｎと多重制御回路７ｘ
との接続を示す図である。
【０００５】その他の従来例を図５および図６を参照し
て説明する。図５はその他の従来例装置を示すブロック
構成図である。図６はその他の従来例装置によるセル多
重の結果を示す図である。図５（ａ）に示す内部回線４
１〜４ｍ上で送出権信号５１が巡回される。多重制御回
路３ｘ１〜３ｘｎ間では、図５（ｂ）に示すように送出
権信号５１が巡回する。送出権信号５１を受け取った多
重制御回路３ｘｉ（ｉは入回線番号）は、多重制御回路
３ｘｉの管理するセルバッファ１ｘｉに送出すべきセル
が存在するとき、セルバッファ１ｘｉから先頭セルを出
回線２２ｘに接続する。セルバッファ１ｘｉに送出すべ
きセルがないときは、送出権信号５１を早急につぎの多
重制御回路３ｘｊ（ｊは入回線番号、ただしｉ＜ｊ）に
巡回させる。各多重制御回路３ｘ１〜３ｘｎにおいて、
この動作を行うことにより複数のセルバッファ１ｘ１〜
１ｘｎからのセルを多重して出力することができる。
て説明する。図５はその他の従来例装置を示すブロック
構成図である。図６はその他の従来例装置によるセル多
重の結果を示す図である。図５（ａ）に示す内部回線４
１〜４ｍ上で送出権信号５１が巡回される。多重制御回
路３ｘ１〜３ｘｎ間では、図５（ｂ）に示すように送出
権信号５１が巡回する。送出権信号５１を受け取った多
重制御回路３ｘｉ（ｉは入回線番号）は、多重制御回路
３ｘｉの管理するセルバッファ１ｘｉに送出すべきセル
が存在するとき、セルバッファ１ｘｉから先頭セルを出
回線２２ｘに接続する。セルバッファ１ｘｉに送出すべ
きセルがないときは、送出権信号５１を早急につぎの多
重制御回路３ｘｊ（ｊは入回線番号、ただしｉ＜ｊ）に
巡回させる。各多重制御回路３ｘ１〜３ｘｎにおいて、
この動作を行うことにより複数のセルバッファ１ｘ１〜
１ｘｎからのセルを多重して出力することができる。
【０００６】図６に示すように、セルバッファ１ｘ１〜
１ｘ４の先頭に蓄積されたセルが出回線２２ｘに多重さ
れた後に、先頭より２番目のセルが多重される。
１ｘ４の先頭に蓄積されたセルが出回線２２ｘに多重さ
れた後に、先頭より２番目のセルが多重される。
【０００７】
【発明が解決しようとする課題】このような従来のＡＴ
Ｍスイッチの出回線への多重制御では、セルを蓄積して
いるセルバッファの集中制御回路によるポーリングある
いは、多重制御回路相互間における送出権信号の巡回に
より、出回線多重時のセル衝突によるセル廃棄を避けて
セル多重を実現する。しかしながら従来の方式では、複
数の入回線に平均的にセルが到着する場合には問題ない
が、特定の入回線に入力が偏るトラフィック条件におい
て、該当するセルバッファではセル廃棄を抑えるため大
規模なメモリを用意しなければならない。また、任意の
トラフィックにおいて充分に低いセル廃棄率を保証する
ためには、セルバッファは非常に大きなバッファ容量を
持たなければならない。
Ｍスイッチの出回線への多重制御では、セルを蓄積して
いるセルバッファの集中制御回路によるポーリングある
いは、多重制御回路相互間における送出権信号の巡回に
より、出回線多重時のセル衝突によるセル廃棄を避けて
セル多重を実現する。しかしながら従来の方式では、複
数の入回線に平均的にセルが到着する場合には問題ない
が、特定の入回線に入力が偏るトラフィック条件におい
て、該当するセルバッファではセル廃棄を抑えるため大
規模なメモリを用意しなければならない。また、任意の
トラフィックにおいて充分に低いセル廃棄率を保証する
ためには、セルバッファは非常に大きなバッファ容量を
持たなければならない。
【０００８】また、高速動作するＡＴＭスイッチに適用
する場合、送出制御のための制御信号専用線を設けれ
ば、多重制御回路と各セルバッファ間における接続要求
信号および送出権信号の転送時間、あるいは複数の多重
制御回路相互間での接続要求信号および送出権信号の転
送時間がネックとなり、制御が高速なセル多重を行う上
で問題となる。
する場合、送出制御のための制御信号専用線を設けれ
ば、多重制御回路と各セルバッファ間における接続要求
信号および送出権信号の転送時間、あるいは複数の多重
制御回路相互間での接続要求信号および送出権信号の転
送時間がネックとなり、制御が高速なセル多重を行う上
で問題となる。
【０００９】本発明は、このような背景に行われたもの
であり、トラフィックが特定入回線に偏る場合にも各セ
ルバッファのセル蓄積量を均一化することができ、さら
にセル送出制御に要する遅延時間が小さく、高速化がは
かれるＡＴＭスイッチを提供することを目的とする。
であり、トラフィックが特定入回線に偏る場合にも各セ
ルバッファのセル蓄積量を均一化することができ、さら
にセル送出制御に要する遅延時間が小さく、高速化がは
かれるＡＴＭスイッチを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＡＴＭ通信回
線のセルが到来する複数Ｎ本の入回線と、セルが出力さ
れる複数Ｍ本の出回線と、この入回線および出回線を格
子状に接続するスイッチと、このスイッチ毎にそれぞれ
設けられ前記入回線から入力されるセルを一時蓄積する
セルバッファと、このセルバッファ毎にそれぞれ設けら
れ前記出回線へのセル読出を制御する多重制御回路とを
備え、前記多重制御回路は、同一出回線に接続された各
多重制御回路相互間でセルの送出権信号を巡回させる手
段を備えたＡＴＭスイッチである。
線のセルが到来する複数Ｎ本の入回線と、セルが出力さ
れる複数Ｍ本の出回線と、この入回線および出回線を格
子状に接続するスイッチと、このスイッチ毎にそれぞれ
設けられ前記入回線から入力されるセルを一時蓄積する
セルバッファと、このセルバッファ毎にそれぞれ設けら
れ前記出回線へのセル読出を制御する多重制御回路とを
備え、前記多重制御回路は、同一出回線に接続された各
多重制御回路相互間でセルの送出権信号を巡回させる手
段を備えたＡＴＭスイッチである。
【００１１】ここで、本発明の特徴とするところは、前
記多重制御回路は、それぞれのセルバッファ毎にセル蓄
積情報を生成する手段と、このセル蓄積情報を前記送出
権信号に設定しかつこの送出権信号の内容を監視する手
段と、前記送出権信号に設定された他のセルバッファの
セル蓄積情報に応じて自セルバッファのセル送出数を所
定則にしたがって制御する手段とを備えたところにあ
る。
記多重制御回路は、それぞれのセルバッファ毎にセル蓄
積情報を生成する手段と、このセル蓄積情報を前記送出
権信号に設定しかつこの送出権信号の内容を監視する手
段と、前記送出権信号に設定された他のセルバッファの
セル蓄積情報に応じて自セルバッファのセル送出数を所
定則にしたがって制御する手段とを備えたところにあ
る。
【００１２】前記セル蓄積情報は、そのセルバッファに
蓄積されたセル数を含み、前記生成する手段は、前記セ
ルバッファに蓄積されたセル数を計数する蓄積セル数計
数手段を備えることが望ましい。
蓄積されたセル数を含み、前記生成する手段は、前記セ
ルバッファに蓄積されたセル数を計数する蓄積セル数計
数手段を備えることが望ましい。
【００１３】前記セル蓄積情報は、そのセルバッファに
蓄積された先頭のセルの接続待ち時間であり、この先頭
のセルの接続待ち時間を計数する時間計数手段を備える
構成とすることもできる。
蓄積された先頭のセルの接続待ち時間であり、この先頭
のセルの接続待ち時間を計数する時間計数手段を備える
構成とすることもできる。
【００１４】
【作用】各スイッチ毎に設けられた多重制御回路は、や
はり各スイッチ毎に設けられたセルバッファのセル蓄積
情報を生成する。このセル蓄積情報には、例えばそのセ
ルバッファのセル蓄積数情報およびまたは先頭セルの接
続待ち時間情報を含む。
はり各スイッチ毎に設けられたセルバッファのセル蓄積
情報を生成する。このセル蓄積情報には、例えばそのセ
ルバッファのセル蓄積数情報およびまたは先頭セルの接
続待ち時間情報を含む。
【００１５】このセル蓄積情報が各多重制御回路におい
て各多重制御回路を巡回する送出権信号に挿入される。
これを受信した多重制御回路では、他のセルバッファの
セル蓄積情報を送出権信号から読取る。他のセルバッフ
ァの蓄積セル数情報およびまたは接続待ち時間情報を参
照し、自セルバッファにおいて一度のセル送出タイミン
グにより読出可能なセル数を所定則にしたがって演算し
設定する。すなわち、トラフィックが集中する特定のセ
ルバッファからのセル読出個数を増やし、セルバッファ
に蓄積されるセルの増加を抑えることができる。所定則
は、各バッファに蓄積されたセルの待ち時間が均一にな
るように、あるいは各バッファに蓄積されたセルの数が
均一になるように、もしくはこれらの組合せ論理で設定
することができる。
て各多重制御回路を巡回する送出権信号に挿入される。
これを受信した多重制御回路では、他のセルバッファの
セル蓄積情報を送出権信号から読取る。他のセルバッフ
ァの蓄積セル数情報およびまたは接続待ち時間情報を参
照し、自セルバッファにおいて一度のセル送出タイミン
グにより読出可能なセル数を所定則にしたがって演算し
設定する。すなわち、トラフィックが集中する特定のセ
ルバッファからのセル読出個数を増やし、セルバッファ
に蓄積されるセルの増加を抑えることができる。所定則
は、各バッファに蓄積されたセルの待ち時間が均一にな
るように、あるいは各バッファに蓄積されたセルの数が
均一になるように、もしくはこれらの組合せ論理で設定
することができる。
【００１６】これにより、到着セルが特定の入回線に偏
るようなトラフィック条件において、セルバッファの最
大セル蓄積容量を大幅に増加させることなく、セルを効
率良く接続できる。このために、セルバッファを少ない
ハードウェア量で実現することができる。また、セル蓄
積情報を転送するための専用線を設けることなく、送出
権信号にセル蓄積情報を挿入して巡回させるため、多重
制御回路相互間あるいは、セルバッファと多重制御回路
間のセル蓄積情報の転送遅延時間を小さくすることがで
きる。このために、ＡＴＭスイッチの高速化がはかれ
る。
るようなトラフィック条件において、セルバッファの最
大セル蓄積容量を大幅に増加させることなく、セルを効
率良く接続できる。このために、セルバッファを少ない
ハードウェア量で実現することができる。また、セル蓄
積情報を転送するための専用線を設けることなく、送出
権信号にセル蓄積情報を挿入して巡回させるため、多重
制御回路相互間あるいは、セルバッファと多重制御回路
間のセル蓄積情報の転送遅延時間を小さくすることがで
きる。このために、ＡＴＭスイッチの高速化がはかれ
る。
【００１７】
【実施例】本発明実施例の構成を図１および図２を参照
して説明する。図１は本発明実施例装置のブロック構成
図である。図２は多重制御回路のブロック構成図であ
る。
して説明する。図１は本発明実施例装置のブロック構成
図である。図２は多重制御回路のブロック構成図であ
る。
【００１８】本発明は、図１（ａ）に示すように、ＡＴ
Ｍ通信回線のセルが到来する複数Ｎ本の入回線２１１〜
２１ｎと、セルが出力される複数Ｍ本の出回線２２１〜
２２ｍと、この入回線２１１〜２１ｎおよび出回線２２
１〜２２ｍを格子状に接続するスイッチ７１１〜７ｍｎ
と、このスイッチ７１１〜７ｍｎ毎にそれぞれ設けられ
入回線２１１〜２１ｎから入力されるセルを一時蓄積す
るセルバッファ１１１〜１ｍｎと、このセルバッファ１
１１〜１ｍｎ毎にそれぞれ設けられ出回線２２１〜２２
ｍへのセル読出を制御する多重制御回路６１１〜６ｍｎ
とを備え、多重制御回路６１１〜６ｍｎは、同一出回線
２２ｘに接続された各多重制御回路６１１〜６ｍｎ相互
間でセルの送出権信号５１を巡回させる手段を備えたＡ
ＴＭスイッチである。
Ｍ通信回線のセルが到来する複数Ｎ本の入回線２１１〜
２１ｎと、セルが出力される複数Ｍ本の出回線２２１〜
２２ｍと、この入回線２１１〜２１ｎおよび出回線２２
１〜２２ｍを格子状に接続するスイッチ７１１〜７ｍｎ
と、このスイッチ７１１〜７ｍｎ毎にそれぞれ設けられ
入回線２１１〜２１ｎから入力されるセルを一時蓄積す
るセルバッファ１１１〜１ｍｎと、このセルバッファ１
１１〜１ｍｎ毎にそれぞれ設けられ出回線２２１〜２２
ｍへのセル読出を制御する多重制御回路６１１〜６ｍｎ
とを備え、多重制御回路６１１〜６ｍｎは、同一出回線
２２ｘに接続された各多重制御回路６１１〜６ｍｎ相互
間でセルの送出権信号５１を巡回させる手段を備えたＡ
ＴＭスイッチである。
【００１９】ここで、本発明の特徴とするところは、多
重制御回路６１１〜６ｍｎは、それぞれのセルバッファ
１１１〜１ｍｎ毎にセル蓄積情報５２を生成する手段と
して蓄積セルカウンタ１３および接続待ち時間カウンタ
１４と、このセル蓄積情報５２を送出権信号５１に設定
しかつこの送出権信号５１の内容を監視する手段として
アクセス制御回路１１と、送出権信号５１に設定された
他のセルバッファ１ｘ１〜１ｘｎのセル蓄積情報５２に
応じて自セルバッファ１ｘｊ（ｊは入回線番号）のセル
送出数を所定則にしたがって制御する手段とを備えたと
ころにある。
重制御回路６１１〜６ｍｎは、それぞれのセルバッファ
１１１〜１ｍｎ毎にセル蓄積情報５２を生成する手段と
して蓄積セルカウンタ１３および接続待ち時間カウンタ
１４と、このセル蓄積情報５２を送出権信号５１に設定
しかつこの送出権信号５１の内容を監視する手段として
アクセス制御回路１１と、送出権信号５１に設定された
他のセルバッファ１ｘ１〜１ｘｎのセル蓄積情報５２に
応じて自セルバッファ１ｘｊ（ｊは入回線番号）のセル
送出数を所定則にしたがって制御する手段とを備えたと
ころにある。
【００２０】入回線２１１〜２１ｎから入力したセル
は、各入回線２１１〜２１ｎに対応したセルバッファ１
１１〜１ｍｎに蓄積される。図１（ｂ）は出回線２２ｘ
における各入回線２１１〜２１ｎ毎に配置された多重制
御回路６ｘ１〜６ｘｎを示している。各多重制御回路６
ｘ１〜６ｘｎは内部回線４ｘで接続されている。多重制
御回路６ｘ１〜６ｘｎ間において送出権信号５１にセル
蓄積情報５２を挿入して巡回させる。セル蓄積情報５２
は各セルバッファ１１１〜１ｍｎに蓄積されているセル
数および各セルバッファ１１１〜１ｍｎにおける先頭セ
ルの接続待ち時間の情報である。各多重制御回路６ｘ１
〜６ｘｎは、内部回線４ｘ上の送出権信号５１を受ける
とセル蓄積情報５２を監視し、このセル蓄積情報５２に
含まれる蓄積セル数情報および接続待ち時間情報をパラ
メータとして、一回のセル送出タイミングにおいて送出
が許容されるセル数をあらかじめ設定してある所定則に
もとづき演算して決定し、該当するセル数のセルをセル
バッファ１１１〜１ｍｎから出回線２２１〜２２ｍに連
続して送出する。これにより、セル蓄積数の多いセルバ
ッファ１１１〜１ｍｎを有する多重制御回路６ｘ１〜６
ｘｎは複数のセルを連続してセルバッファ１１１〜１ｍ
ｎから出回線２２１〜２２ｍに読出すことが可能とな
り、セル蓄積数の多いセルバッファ１１１〜１ｍｎのセ
ルを優先して出回線２２１〜２２ｍに接続し、セルバッ
ファ１１１〜１ｍｎのセル数を減少させることができ
る。このため各セルバッファ１１１〜１ｍｎには、大量
のメモリは必要ない。
は、各入回線２１１〜２１ｎに対応したセルバッファ１
１１〜１ｍｎに蓄積される。図１（ｂ）は出回線２２ｘ
における各入回線２１１〜２１ｎ毎に配置された多重制
御回路６ｘ１〜６ｘｎを示している。各多重制御回路６
ｘ１〜６ｘｎは内部回線４ｘで接続されている。多重制
御回路６ｘ１〜６ｘｎ間において送出権信号５１にセル
蓄積情報５２を挿入して巡回させる。セル蓄積情報５２
は各セルバッファ１１１〜１ｍｎに蓄積されているセル
数および各セルバッファ１１１〜１ｍｎにおける先頭セ
ルの接続待ち時間の情報である。各多重制御回路６ｘ１
〜６ｘｎは、内部回線４ｘ上の送出権信号５１を受ける
とセル蓄積情報５２を監視し、このセル蓄積情報５２に
含まれる蓄積セル数情報および接続待ち時間情報をパラ
メータとして、一回のセル送出タイミングにおいて送出
が許容されるセル数をあらかじめ設定してある所定則に
もとづき演算して決定し、該当するセル数のセルをセル
バッファ１１１〜１ｍｎから出回線２２１〜２２ｍに連
続して送出する。これにより、セル蓄積数の多いセルバ
ッファ１１１〜１ｍｎを有する多重制御回路６ｘ１〜６
ｘｎは複数のセルを連続してセルバッファ１１１〜１ｍ
ｎから出回線２２１〜２２ｍに読出すことが可能とな
り、セル蓄積数の多いセルバッファ１１１〜１ｍｎのセ
ルを優先して出回線２２１〜２２ｍに接続し、セルバッ
ファ１１１〜１ｍｎのセル数を減少させることができ
る。このため各セルバッファ１１１〜１ｍｎには、大量
のメモリは必要ない。
【００２１】次に、図２を参照して多重制御回路６１１
〜６ｍｎの動作を説明する。アクセス制御回路１１は、
内部回線４１〜４ｎ上の送出権信号５１を獲得する。送
出権信号５１を獲得したアクセス制御回路１１は、送出
権信号５１に挿入された他のセルバッファ１１１〜１ｍ
ｎの蓄積セル数情報および先頭セルの接続待ち時間情報
と、自己のセルバッファ１１１〜１ｍｎの蓄積セル数お
よび先頭セルの接続待ち時間をもとに送出セル数を所定
則にしたがって演算して決定し、送出セル数情報を読出
制御回路１２に送付する。読出制御回路１２は指定され
た送出セル数をセルバッファ１１１〜１ｍｎから出回線
２２１〜２２ｍに連続して送出する。セル送出後、アク
セス制御回路１１は送出権信号５１に蓄積セルカウンタ
１３および接続待ち時間カウンタ１４で計数された蓄積
セル数および先頭セルの接続待ち時間の情報を挿入して
内部回線４１〜４ｎに送出する。
〜６ｍｎの動作を説明する。アクセス制御回路１１は、
内部回線４１〜４ｎ上の送出権信号５１を獲得する。送
出権信号５１を獲得したアクセス制御回路１１は、送出
権信号５１に挿入された他のセルバッファ１１１〜１ｍ
ｎの蓄積セル数情報および先頭セルの接続待ち時間情報
と、自己のセルバッファ１１１〜１ｍｎの蓄積セル数お
よび先頭セルの接続待ち時間をもとに送出セル数を所定
則にしたがって演算して決定し、送出セル数情報を読出
制御回路１２に送付する。読出制御回路１２は指定され
た送出セル数をセルバッファ１１１〜１ｍｎから出回線
２２１〜２２ｍに連続して送出する。セル送出後、アク
セス制御回路１１は送出権信号５１に蓄積セルカウンタ
１３および接続待ち時間カウンタ１４で計数された蓄積
セル数および先頭セルの接続待ち時間の情報を挿入して
内部回線４１〜４ｎに送出する。
【００２２】次に、図３を参照して本発明実施例装置に
よるセル多重の結果を説明する。図３は本発明実施例装
置によるセル多重の結果を示す図である。本発明実施例
装置では蓄積セル数の多い入回線２１１のセルバッファ
１ｘ１から３個連続してセルを読出している。これによ
り、蓄積セル数の多いセルバッファ１ｘ１は、さらに蓄
積セル数が増加する前にセルを出回線２２ｘに接続する
ことができる。セル数が少ないセルバッファ１ｘ２〜１
ｘ４については通常の送出権信号５１の巡回により１セ
ル毎に読出を行う。この制御により、セルの入出力間の
最大セル遅延量も規定できる。
よるセル多重の結果を説明する。図３は本発明実施例装
置によるセル多重の結果を示す図である。本発明実施例
装置では蓄積セル数の多い入回線２１１のセルバッファ
１ｘ１から３個連続してセルを読出している。これによ
り、蓄積セル数の多いセルバッファ１ｘ１は、さらに蓄
積セル数が増加する前にセルを出回線２２ｘに接続する
ことができる。セル数が少ないセルバッファ１ｘ２〜１
ｘ４については通常の送出権信号５１の巡回により１セ
ル毎に読出を行う。この制御により、セルの入出力間の
最大セル遅延量も規定できる。
【００２３】本発明実施例では、蓄積セル数情報および
接続待ち時間情報をパラメータとして一回のセル送出タ
イミングに送出できるセル数を決定したが、蓄積セル数
情報または接続待ち時間情報のどちらか一方をパラメー
タとして用いることもできる。
接続待ち時間情報をパラメータとして一回のセル送出タ
イミングに送出できるセル数を決定したが、蓄積セル数
情報または接続待ち時間情報のどちらか一方をパラメー
タとして用いることもできる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
トラフィックが特定入回線に偏る場合にも各セルバッフ
ァのセル蓄積量を均一化させることができる。また、セ
ル送出制御に要する遅延時間を小さくできるため、ＡＴ
Ｍスイッチの高速化がはかれる。
トラフィックが特定入回線に偏る場合にも各セルバッフ
ァのセル蓄積量を均一化させることができる。また、セ
ル送出制御に要する遅延時間を小さくできるため、ＡＴ
Ｍスイッチの高速化がはかれる。
【図１】本発明実施例装置のブロック構成図。
【図２】多重制御回路のブロック構成図。
【図３】本発明実施例装置によるセル多重の結果を示す
図。
図。
【図４】従来例装置のブロック構成図。
【図５】その他の従来例装置を示すブロック構成図。
【図６】その他の従来例装置によるセル多重の結果を示
す図。
す図。
１１ アクセス制御回路 １２ 読出制御回路 １３ 蓄積セルカウンタ １４ 接続待ち時間カウンタ １１１〜１ｍｎ セルバッファ ２１１〜２１ｎ 入回線 ２２１〜２２ｍ 出回線 ５１、５３ 送出権信号 ５２ セル蓄積情報 ７１１〜７ｍｎ スイッチ ７１〜７ｎ、３１１〜３ｍｎ、６１１〜６ｍｎ 多重制
御回路 ８１１〜８ｍｎ、４１〜４ｍ 内部回線
御回路 ８１１〜８ｍｎ、４１〜４ｍ 内部回線
Claims (3)
- 【請求項１】 ＡＴＭ通信回線のセルが到来する複数Ｎ
本の入回線と、セルが出力される複数Ｍ本の出回線と、
この入回線および出回線を格子状に接続するスイッチ
と、このスイッチ毎にそれぞれ設けられ前記入回線から
入力されるセルを一時蓄積するセルバッファと、このセ
ルバッファ毎にそれぞれ設けられ前記出回線へのセル読
出を制御する多重制御回路とを備え、 前記多重制御回路は、同一出回線に接続された各多重制
御回路相互間でセルの送出権信号を巡回させる手段を備
えたＡＴＭスイッチにおいて、 前記多重制御回路は、それぞれのセルバッファ毎にセル
蓄積情報を生成する手段と、このセル蓄積情報を前記送
出権信号に設定しかつこの送出権信号の内容を監視する
手段と、前記送出権信号に設定された他のセルバッファ
のセル蓄積情報に応じて自セルバッファのセル送出数を
所定則にしたがって制御する手段とを備えたことを特徴
とするＡＴＭスイッチ。 - 【請求項２】 前記セル蓄積情報は、そのセルバッファ
に蓄積されたセル数を含み、前記生成する手段は、前記
セルバッファに蓄積されたセル数を計数する蓄積セル数
計数手段を備えた請求項１記載のＡＴＭスイッチ。 - 【請求項３】 前記セル蓄積情報は、そのセルバッファ
に蓄積された先頭のセルの接続待ち時間であり、この先
頭のセルの接続待ち時間を計数する時間計数手段を備え
た請求項１または２記載のＡＴＭスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19251293A JPH0746252A (ja) | 1993-08-03 | 1993-08-03 | Ａｔｍスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19251293A JPH0746252A (ja) | 1993-08-03 | 1993-08-03 | Ａｔｍスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746252A true JPH0746252A (ja) | 1995-02-14 |
Family
ID=16292524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19251293A Pending JPH0746252A (ja) | 1993-08-03 | 1993-08-03 | Ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7848341B2 (en) | 2001-02-28 | 2010-12-07 | International Business Machines Corporation | Switching arrangement and method with separated output buffers |
-
1993
- 1993-08-03 JP JP19251293A patent/JPH0746252A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7848341B2 (en) | 2001-02-28 | 2010-12-07 | International Business Machines Corporation | Switching arrangement and method with separated output buffers |
| US8644327B2 (en) | 2001-02-28 | 2014-02-04 | International Business Machines Corporation | Switching arrangement and method with separated output buffers |
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