JPH11330312A - 超高集積回路のｂｌｐスタック及びその製造方法 - Google Patents
超高集積回路のｂｌｐスタック及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＢＬＰ単品を複数利用してメモり容量を拡張
させるとともに、実装面積を最小化可能であるＢＬＰス
タックを提供する。 【解決手段】 外部電源接続用リードがパッケージボデ
ィの底面で露出しているだけのものと底面から側面を通
り上面にまで延びているものとを底面で露出している部
分で双方のものを接合させて重ね合わせた。リードが上
面まで延びているものどうしを重ね合わせても良い。
させるとともに、実装面積を最小化可能であるＢＬＰス
タックを提供する。 【解決手段】 外部電源接続用リードがパッケージボデ
ィの底面で露出しているだけのものと底面から側面を通
り上面にまで延びているものとを底面で露出している部
分で双方のものを接合させて重ね合わせた。リードが上
面まで延びているものどうしを重ね合わせても良い。
Description
【０００１】
【発明の属する技術分野】本発明は超高集積回路のＢＬ
Ｐ(Bottom Leaded Package) スタック及びその製造方法
に関し、更に詳細には、メモリ容量を増加させた半導体
メモリのためのパッケージの積層にあたって、信頼性高
く、且つ実装面積を小さくし、軽く、薄くより小型化を
図ったパッケージスタック構造及びその製造方法に関す
る。なお、本明細書におけるパッケージとはチップを収
容する外囲器そのものを意味するのではなく、チップを
収納した状態を意味する。
Ｐ(Bottom Leaded Package) スタック及びその製造方法
に関し、更に詳細には、メモリ容量を増加させた半導体
メモリのためのパッケージの積層にあたって、信頼性高
く、且つ実装面積を小さくし、軽く、薄くより小型化を
図ったパッケージスタック構造及びその製造方法に関す
る。なお、本明細書におけるパッケージとはチップを収
容する外囲器そのものを意味するのではなく、チップを
収納した状態を意味する。
【０００２】一般に、半導体産業において集積回路に対
するパッケージング技術は小型化の要求を満たすために
発展し続けてきた。集積回路を小型化する方法の進歩は
半導体チップ中に数百万の回路素子を集積可能にし、ひ
いては空間の利用効率を考慮した集積回路のパッケージ
ングの重要性を浮かび上がらせた。
するパッケージング技術は小型化の要求を満たすために
発展し続けてきた。集積回路を小型化する方法の進歩は
半導体チップ中に数百万の回路素子を集積可能にし、ひ
いては空間の利用効率を考慮した集積回路のパッケージ
ングの重要性を浮かび上がらせた。
【０００３】図１〜図３は、個々のパッケージングを完
了したパッケージ単品を積層してメモり容量の拡張され
た半導体パッケージスタックを得る過程を示す。以下、
従来のＴＳＯＰ（thin small outline package）スタッ
ク５の製造過程を説明する。まず、図１Ａ、図１Ｂに示
すように、下部用と上部用のＴＳＯＰでパッケージング
した単品５０を用意する。そして、単品５０の折り曲げ
られたアウタリード５００を図２Ｂに示すように伸ばし
た後、図２Ｃに示すようにその先端部を一定の長さだけ
残して断ち切る。次いで、図３Ａに示すように、各単品
５０の各々のリードが一致するように整列させた状態で
単品５０を相互接着させる。この際、上部の単品５０と
下部の単品５０との間には接着剤５０１が介在される。
この後、図３Ｂに示すように、各単品５０のアウタリー
ド５００を連結するための孔５１１を有する積層用レー
ル５１０を用意し、積層用レール５１０の孔５１１と相
互接合された単品５０のアウタリード５００の先端部を
整列させる。次いで、単品５０のアウタリード５００を
レール５１０の孔５１１に嵌合する。この後、レール５
１０の上端部の下面に接着剤５０３を塗布して、レール
５１０を単品５０の上面に取り付ける。これにより、レ
ール５１０の動きが防止される。しかるのちに、半田ペ
ースト５０２をレール５１０の孔５１１上部に付着した
後、半田ペースト５０２に熱を加えてレール５１０とア
ウタリード５００とを接合させる。半田ペーストに代え
て、溶融された半田にディップして接合させてもよい。
了したパッケージ単品を積層してメモり容量の拡張され
た半導体パッケージスタックを得る過程を示す。以下、
従来のＴＳＯＰ（thin small outline package）スタッ
ク５の製造過程を説明する。まず、図１Ａ、図１Ｂに示
すように、下部用と上部用のＴＳＯＰでパッケージング
した単品５０を用意する。そして、単品５０の折り曲げ
られたアウタリード５００を図２Ｂに示すように伸ばし
た後、図２Ｃに示すようにその先端部を一定の長さだけ
残して断ち切る。次いで、図３Ａに示すように、各単品
５０の各々のリードが一致するように整列させた状態で
単品５０を相互接着させる。この際、上部の単品５０と
下部の単品５０との間には接着剤５０１が介在される。
この後、図３Ｂに示すように、各単品５０のアウタリー
ド５００を連結するための孔５１１を有する積層用レー
ル５１０を用意し、積層用レール５１０の孔５１１と相
互接合された単品５０のアウタリード５００の先端部を
整列させる。次いで、単品５０のアウタリード５００を
レール５１０の孔５１１に嵌合する。この後、レール５
１０の上端部の下面に接着剤５０３を塗布して、レール
５１０を単品５０の上面に取り付ける。これにより、レ
ール５１０の動きが防止される。しかるのちに、半田ペ
ースト５０２をレール５１０の孔５１１上部に付着した
後、半田ペースト５０２に熱を加えてレール５１０とア
ウタリード５００とを接合させる。半田ペーストに代え
て、溶融された半田にディップして接合させてもよい。
【０００４】上記過程を通じて２つのパッケージを機械
的、電気的に連結させると、ＴＳＯＰスタック５が完成
され、パッケージのメモリ容量は２倍に増加する。すな
わち、積層型のＴＳＯＰスタック５は、必要なメモリ容
量に基づいて単品５０を所望の数だけ積層してパッケー
ジスタックのメモリ容量を増加させる。例えば、４メガ
ＤＲＡＭの単品で８メガＤＲＡＭのパッケージスタック
を制作しようとする場合には４メガＤＲＡＭの容量のＴ
ＳＯＰ単品２つ、４メガＤＲＡＭの単品で１６メガＤＲ
ＡＭのパッケージスタックを制作しようとする場合には
４メガＤＲＡＭのＴＳＯＰ単品４つを上記工程を経て積
層する。
的、電気的に連結させると、ＴＳＯＰスタック５が完成
され、パッケージのメモリ容量は２倍に増加する。すな
わち、積層型のＴＳＯＰスタック５は、必要なメモリ容
量に基づいて単品５０を所望の数だけ積層してパッケー
ジスタックのメモリ容量を増加させる。例えば、４メガ
ＤＲＡＭの単品で８メガＤＲＡＭのパッケージスタック
を制作しようとする場合には４メガＤＲＡＭの容量のＴ
ＳＯＰ単品２つ、４メガＤＲＡＭの単品で１６メガＤＲ
ＡＭのパッケージスタックを制作しようとする場合には
４メガＤＲＡＭのＴＳＯＰ単品４つを上記工程を経て積
層する。
【０００５】一方、図５は従来の積層型パッケージスタ
ックの他の例を示す図であり、薄く、頑丈で、湿気及び
撓み等の機械的な変形に強く、放熱性能に優れたパッケ
ージスタック６を提供するものである。これについては
米国特許番号５、４４６、６２０に詳細記載されてい
る。
ックの他の例を示す図であり、薄く、頑丈で、湿気及び
撓み等の機械的な変形に強く、放熱性能に優れたパッケ
ージスタック６を提供するものである。これについては
米国特許番号５、４４６、６２０に詳細記載されてい
る。
【０００６】しかし、これらの従来のパッケージスタッ
クは、単品パッケージを単純積層してなるため、スタッ
クが大きく、且つ重い。更に、レール５１０との連結部
位が露出され、連結部位の接合強度が弱いため、機械的
な信頼性が低下するという問題があった。そして、半導
体チップのボンディングパッドから印刷回路基板まで長
い信号線（アウタリード及びレール）を経るので、高速
性能を妨げる信号遅延が発生したり、干渉ノイズが大き
くなったりする等、電気的な信頼性が低下するという問
題点があった。
クは、単品パッケージを単純積層してなるため、スタッ
クが大きく、且つ重い。更に、レール５１０との連結部
位が露出され、連結部位の接合強度が弱いため、機械的
な信頼性が低下するという問題があった。そして、半導
体チップのボンディングパッドから印刷回路基板まで長
い信号線（アウタリード及びレール）を経るので、高速
性能を妨げる信号遅延が発生したり、干渉ノイズが大き
くなったりする等、電気的な信頼性が低下するという問
題点があった。
【０００７】一方、製造過程においては、接着剤を用い
て接合しなければならないので、構成材料の変形が生じ
たり、半導体チップとモールドボディとの境界の接着力
が悪くなる問題があった。そして、単品のパッケージ制
作工程が終わった状態で積層工程が追加されるので工程
数が多くなり、単品のパッケージに対するパッケージン
グ工程用装備以外に別の積層装備を必要とするため、追
加コストが余分にかかり、制作期間も長期化される等、
多くの問題があった。特に、ＴＳＯＰスタック５の場
合、単品５０のアウタリードを伸ばして余分の部分を断
ち切る過程、レール５１０を別途制作する過程、そして
制作完了したレール５１０の孔５１１にＴＳＯＰのリー
ド５００を挿入する作業及びレールをパッケージの上面
に取り付ける作業を行うために上・下部の単品５０のリ
ード５００を整列する過程及びレールとパッケージ間を
整列する過程等を必要とするため、パッケージスタック
のための工程が非常に複雑となる問題があった。
て接合しなければならないので、構成材料の変形が生じ
たり、半導体チップとモールドボディとの境界の接着力
が悪くなる問題があった。そして、単品のパッケージ制
作工程が終わった状態で積層工程が追加されるので工程
数が多くなり、単品のパッケージに対するパッケージン
グ工程用装備以外に別の積層装備を必要とするため、追
加コストが余分にかかり、制作期間も長期化される等、
多くの問題があった。特に、ＴＳＯＰスタック５の場
合、単品５０のアウタリードを伸ばして余分の部分を断
ち切る過程、レール５１０を別途制作する過程、そして
制作完了したレール５１０の孔５１１にＴＳＯＰのリー
ド５００を挿入する作業及びレールをパッケージの上面
に取り付ける作業を行うために上・下部の単品５０のリ
ード５００を整列する過程及びレールとパッケージ間を
整列する過程等を必要とするため、パッケージスタック
のための工程が非常に複雑となる問題があった。
【０００８】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するためになされたものであり、その目的は、集
積度に優れ、工程が単純で、且つ短い信号線を有して機
械的・電気的な信頼性に優れた半導体パッケージスタッ
クを提供することにある。
を解決するためになされたものであり、その目的は、集
積度に優れ、工程が単純で、且つ短い信号線を有して機
械的・電気的な信頼性に優れた半導体パッケージスタッ
クを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の１実施態様によれば、底面から露出され、パ
ッケージボディの底面及び側面及び上部面の一部を囲む
ように延長形成される外部電源接続用のリードを有する
３次元型ＢＬＰと、３次元型ＢＬＰのパッケージボディ
の底面から露出しているボトムリード部にボトムリード
が接合されて３次元型ＢＬＰにスタックされる標準型Ｂ
ＬＰとを備えることを特徴とする超高集積回路のＢＬＰ
スタックを提供する。
の本発明の１実施態様によれば、底面から露出され、パ
ッケージボディの底面及び側面及び上部面の一部を囲む
ように延長形成される外部電源接続用のリードを有する
３次元型ＢＬＰと、３次元型ＢＬＰのパッケージボディ
の底面から露出しているボトムリード部にボトムリード
が接合されて３次元型ＢＬＰにスタックされる標準型Ｂ
ＬＰとを備えることを特徴とする超高集積回路のＢＬＰ
スタックを提供する。
【００１０】上記目的を達成するための本発明の第２実
施態様によれば、底面から露出される外部電源接続用の
リードが延長形成され、パッケージボディの底面及び側
面及び上部面の一部を囲むように形成される３次元型Ｂ
ＬＰが、少なくとも２個以上順次にスタックされるとと
もに、それらの上側の３次元型ＢＬＰのリードとその下
側の３次元型ＢＬＰのリードとが互いに電気的に連結さ
れることを特徴とする超高集積回路のＢＬＰスタックを
提供する。
施態様によれば、底面から露出される外部電源接続用の
リードが延長形成され、パッケージボディの底面及び側
面及び上部面の一部を囲むように形成される３次元型Ｂ
ＬＰが、少なくとも２個以上順次にスタックされるとと
もに、それらの上側の３次元型ＢＬＰのリードとその下
側の３次元型ＢＬＰのリードとが互いに電気的に連結さ
れることを特徴とする超高集積回路のＢＬＰスタックを
提供する。
【００１１】上記目的を達成するための本発明の第３実
施態様によれば、底面から露出される外部電源接続用の
リードが延長形成され、パッケージボディの下部面及び
側面及び上部面の一部を囲むように形成される３次元型
ＢＬＰと、３次元型ＢＬＰの上に載せられて接合され、
３次元型ＢＬＰのアッパーリード部にボトムリードが電
気的に接続されるようにスタックされる標準型ＢＬＰと
から構成される第１ＢＬＰスタックと；第１ＢＬＰスタ
ックと同じ構成であり、第１ＢＬＰスタックに対向する
よう位置し、第１ＢＬＰスタックの３次元型ＢＬＰのボ
トムリード部に３次元型ＢＬＰのボトムリード部が接合
される第２ＢＬＰスタックと；を備えることを特徴とす
る超高集積回路のＢＬＰスタックを提供する。
施態様によれば、底面から露出される外部電源接続用の
リードが延長形成され、パッケージボディの下部面及び
側面及び上部面の一部を囲むように形成される３次元型
ＢＬＰと、３次元型ＢＬＰの上に載せられて接合され、
３次元型ＢＬＰのアッパーリード部にボトムリードが電
気的に接続されるようにスタックされる標準型ＢＬＰと
から構成される第１ＢＬＰスタックと；第１ＢＬＰスタ
ックと同じ構成であり、第１ＢＬＰスタックに対向する
よう位置し、第１ＢＬＰスタックの３次元型ＢＬＰのボ
トムリード部に３次元型ＢＬＰのボトムリード部が接合
される第２ＢＬＰスタックと；を備えることを特徴とす
る超高集積回路のＢＬＰスタックを提供する。
【００１２】上記目的を達成するための本発明の第４実
施形態によれば、底面から露出される外部電源接続用の
リードが延長形成され、パッケージボディの底面及び側
面及び上部面の一部を囲むように形成される３次元型Ｂ
ＬＰと、３次元型ＢＬＰのボトムリード部の上部に載せ
られ、３次元型ＢＬＰのアッパーリード部にボトムリー
ドが電気的に接続されるように接合される標準型ＢＬＰ
とからなり、３次元型ＢＬＰと標準型ＢＬＰとが離隔さ
れるように３次元型ＢＬＰと標準型ＢＬＰとの間にスペ
ーサを設けたことを特徴とする超高集積回路のＢＬＰス
タックを提供する。
施形態によれば、底面から露出される外部電源接続用の
リードが延長形成され、パッケージボディの底面及び側
面及び上部面の一部を囲むように形成される３次元型Ｂ
ＬＰと、３次元型ＢＬＰのボトムリード部の上部に載せ
られ、３次元型ＢＬＰのアッパーリード部にボトムリー
ドが電気的に接続されるように接合される標準型ＢＬＰ
とからなり、３次元型ＢＬＰと標準型ＢＬＰとが離隔さ
れるように３次元型ＢＬＰと標準型ＢＬＰとの間にスペ
ーサを設けたことを特徴とする超高集積回路のＢＬＰス
タックを提供する。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。まず、図６〜図１１に基
づき本発明の第１実施形態の底面からリードを導出した
パッケージ、すなわちＢＬＰ(Bottom Leaded Package)
を複数重ねたＢＬＰスタックのスタック過程を説明す
る。図６Ａ、図６Ｂは本発明に利用される標準型ＢＬＰ
２０、３次元型ＢＬＰ１０をそれぞれ示す縦断面図であ
り、図９は本発明の超高集積回路のＢＬＰスタックの第
１実施形態（３Ｄ＋標準）１を示す縦断面図である。本
発明の第１実施形態のＢＬＰスタック１は、図９に示す
ように、標準型ＢＬＰ２０の上に３次元型ＢＬＰ１０が
積層された形状である。本明細書において上下という表
現は単に図面上でのもので絶対的なものではない。３次
元型ＢＬＰ１０は、チップ７をパッケージボディ１２で
覆い、チップ７の底面に連結され、パッケージボディ１
２の底面で外に出されて露出し、パッケージボディの側
面から上面にまでパッケージボディ１２に沿って延びて
いる外部電源接続用のリード１１を有する。一方、標準
型ＢＬＰ２０の外部電源接続用のリード２１はパッケー
ジボディの底面の両端部分に露出しているだけである。
標準型と３次元型では上記したリードの違いがあるだけ
である。これらを積層するに当たっては図９に示すよう
に標準型２０の外部電源接続用のリード２１を３次元型
ＢＬＰ１０の外部電源接続用のリードの底面に露出して
いる部分１１１に接合させる。
面を参照して詳細に説明する。まず、図６〜図１１に基
づき本発明の第１実施形態の底面からリードを導出した
パッケージ、すなわちＢＬＰ(Bottom Leaded Package)
を複数重ねたＢＬＰスタックのスタック過程を説明す
る。図６Ａ、図６Ｂは本発明に利用される標準型ＢＬＰ
２０、３次元型ＢＬＰ１０をそれぞれ示す縦断面図であ
り、図９は本発明の超高集積回路のＢＬＰスタックの第
１実施形態（３Ｄ＋標準）１を示す縦断面図である。本
発明の第１実施形態のＢＬＰスタック１は、図９に示す
ように、標準型ＢＬＰ２０の上に３次元型ＢＬＰ１０が
積層された形状である。本明細書において上下という表
現は単に図面上でのもので絶対的なものではない。３次
元型ＢＬＰ１０は、チップ７をパッケージボディ１２で
覆い、チップ７の底面に連結され、パッケージボディ１
２の底面で外に出されて露出し、パッケージボディの側
面から上面にまでパッケージボディ１２に沿って延びて
いる外部電源接続用のリード１１を有する。一方、標準
型ＢＬＰ２０の外部電源接続用のリード２１はパッケー
ジボディの底面の両端部分に露出しているだけである。
標準型と３次元型では上記したリードの違いがあるだけ
である。これらを積層するに当たっては図９に示すよう
に標準型２０の外部電源接続用のリード２１を３次元型
ＢＬＰ１０の外部電源接続用のリードの底面に露出して
いる部分１１１に接合させる。
【００１４】３次元型ＢＬＰ１０の外部電源接続用のリ
ード１１を、パッケージボディ１２の底面から露出した
部分をボトムリード部１１１と、これから延びてボディ
の側面に沿った部分をサイドリード部１１３と、サイド
リード部１１３から延びてボディの上面の一部を囲む部
分をアッパーリード部１１２という。標準型ＢＬＰ２０
は外部電源接続用のリード２１はパッケージボディの底
面から露出された状態であり、これはボトムリードと称
する。
ード１１を、パッケージボディ１２の底面から露出した
部分をボトムリード部１１１と、これから延びてボディ
の側面に沿った部分をサイドリード部１１３と、サイド
リード部１１３から延びてボディの上面の一部を囲む部
分をアッパーリード部１１２という。標準型ＢＬＰ２０
は外部電源接続用のリード２１はパッケージボディの底
面から露出された状態であり、これはボトムリードと称
する。
【００１５】次に、このように構成された本発明の第１
実施形態のＢＬＰスタックの製造過程について図７〜図
１０を参照して説明する。図７は本発明実施形態の超高
集積回路のＢＬＰスタック製作用のジグを示す縦断面図
であり、図８は図７の下部ジグの全体を示す平面図であ
り、図１０は図７のジグ１００にスタックのために３次
元型ＢＬＰが装着された状態を示す断面図である。ま
ず、ボトムリード２１を上方に向けるように標準型ＢＬ
Ｐ２０を図７のスタック用の下部ジグ１０１に形成され
たポケット１０２に入れた後、それを図１０に示すよう
に真空圧で吸着して下部ジグに固定させる。その後、標
準型ＢＬＰ２０上に３次元型ＢＬＰ１０を置く。その
際、標準型ＢＬＰ２０のボトムリード２１と、その上の
３次元型ＢＬＰ１０のボトムリード部１１１とを互いに
整列させた状態で当接させる。次いで、上側の３次元型
ＢＬＰ１０を上部ジグ１０３にて押圧して固定した状態
で、標準型ＢＬＰ２０のボトムリード２１と３次元型Ｂ
ＬＰ１０のボトムリード部１１１との境界面にレーザを
照射して、３次元型ＢＬＰ１０のボトムリード部１１１
とその下部の標準型ＢＬＰ２０のボトムリード２１とを
溶接させる。
実施形態のＢＬＰスタックの製造過程について図７〜図
１０を参照して説明する。図７は本発明実施形態の超高
集積回路のＢＬＰスタック製作用のジグを示す縦断面図
であり、図８は図７の下部ジグの全体を示す平面図であ
り、図１０は図７のジグ１００にスタックのために３次
元型ＢＬＰが装着された状態を示す断面図である。ま
ず、ボトムリード２１を上方に向けるように標準型ＢＬ
Ｐ２０を図７のスタック用の下部ジグ１０１に形成され
たポケット１０２に入れた後、それを図１０に示すよう
に真空圧で吸着して下部ジグに固定させる。その後、標
準型ＢＬＰ２０上に３次元型ＢＬＰ１０を置く。その
際、標準型ＢＬＰ２０のボトムリード２１と、その上の
３次元型ＢＬＰ１０のボトムリード部１１１とを互いに
整列させた状態で当接させる。次いで、上側の３次元型
ＢＬＰ１０を上部ジグ１０３にて押圧して固定した状態
で、標準型ＢＬＰ２０のボトムリード２１と３次元型Ｂ
ＬＰ１０のボトムリード部１１１との境界面にレーザを
照射して、３次元型ＢＬＰ１０のボトムリード部１１１
とその下部の標準型ＢＬＰ２０のボトムリード２１とを
溶接させる。
【００１６】このようにして、３次元型ＢＬＰ１０と標
準型ＢＬＰ２０を用いたＢＬＰスタックが製造される。
ＢＬＰスタックは、３次元型ＢＬＰ１０の半導体チップ
と標準型ＢＬＰ２０の半導体チップとが互いに電気的に
連結されるため、メモリ容量が拡張される。かかる第１
実施形態の超高集積回路のＢＬＰスタック１は図１１に
示すような形態にマザーボード２００に実装可能であ
る。
準型ＢＬＰ２０を用いたＢＬＰスタックが製造される。
ＢＬＰスタックは、３次元型ＢＬＰ１０の半導体チップ
と標準型ＢＬＰ２０の半導体チップとが互いに電気的に
連結されるため、メモリ容量が拡張される。かかる第１
実施形態の超高集積回路のＢＬＰスタック１は図１１に
示すような形態にマザーボード２００に実装可能であ
る。
【００１７】尚、３次元型ＢＬＰ１０のアッパーリード
部１１２と標準型ＢＬＰ２０のボトムリード２１とが互
いに溶接されるように、３次元型ＢＬＰ１０と標準型Ｂ
ＬＰ２０をスタックしてもよい。また、レーザによる溶
接に代えて３次元型ＢＬＰ１０のリード１１と標準型Ｂ
ＬＰ２０のリード２１とを半田或いは導電性を備えた導
電膜にっよて接合して電気的に連結してもよい。
部１１２と標準型ＢＬＰ２０のボトムリード２１とが互
いに溶接されるように、３次元型ＢＬＰ１０と標準型Ｂ
ＬＰ２０をスタックしてもよい。また、レーザによる溶
接に代えて３次元型ＢＬＰ１０のリード１１と標準型Ｂ
ＬＰ２０のリード２１とを半田或いは導電性を備えた導
電膜にっよて接合して電気的に連結してもよい。
【００１８】図１２は超高集積回路のＢＬＰスタックの
第２実施形態（３Ｄ＋３Ｄ）を示す縦断面図である。こ
の実施形態は二つの１次元ＢＬＰ１０を重ねたものであ
る。その積層に当たっては、標準型ＢＬＰ２０の代わり
に図１３に示すようにＢＬＰスタック製作用のジグに３
次元型ＢＬＰを装着し、その上に他の３次元型ＢＬＰを
置いて接合させる。図１４は第２実施形態の超高集積回
路のＢＬＰスタックをマザーボードに実装させた状態を
示す。本発明の第２実施形態のＢＬＰスタック２は、底
面から露出される外部電源接続用のリード１１が延長形
成され、パッケージボディ１２の底面及び側面及び上部
面の一部を囲むよう曲げられた３次元型ＢＬＰ１０が、
少なくとも２個以上順次にスタックされるとともに、上
側の３次元型ＢＬＰ１０の半導体チップ７とその下側の
３次元型ＢＬＰ１０の半導体チップ７とが各々のリード
１１を介して互いに電気的に連結されるように構成され
ている。
第２実施形態（３Ｄ＋３Ｄ）を示す縦断面図である。こ
の実施形態は二つの１次元ＢＬＰ１０を重ねたものであ
る。その積層に当たっては、標準型ＢＬＰ２０の代わり
に図１３に示すようにＢＬＰスタック製作用のジグに３
次元型ＢＬＰを装着し、その上に他の３次元型ＢＬＰを
置いて接合させる。図１４は第２実施形態の超高集積回
路のＢＬＰスタックをマザーボードに実装させた状態を
示す。本発明の第２実施形態のＢＬＰスタック２は、底
面から露出される外部電源接続用のリード１１が延長形
成され、パッケージボディ１２の底面及び側面及び上部
面の一部を囲むよう曲げられた３次元型ＢＬＰ１０が、
少なくとも２個以上順次にスタックされるとともに、上
側の３次元型ＢＬＰ１０の半導体チップ７とその下側の
３次元型ＢＬＰ１０の半導体チップ７とが各々のリード
１１を介して互いに電気的に連結されるように構成され
ている。
【００１９】以下、このように構成された本発明の第２
実施形態のＢＬＰスタックの製造過程を説明する。ま
ず、図７のスタック用の下部ジグ１０１のポケット１０
２に３次元型ＢＬＰ１０単品を入れて真空圧を用いて吸
着させて固定させる。ポケット１０２の下部には真空圧
を維持可能な真空ライン（図示せず）が連結されてい
る。一方、真空圧を用いて３次元型ＢＬＰ１０を固定さ
せた後に、３次元型ＢＬＰ１０上面に又他の３次元型Ｂ
ＬＰ１０を置く。このスタックされる３次元型ＢＬＰ１
０は、下側の３次元型ＢＬＰ１０のアッパーリード部１
１２と、上側の３次元型ＢＬＰ１０のボトムリード部１
１１とが互いに接続するように整列する。
実施形態のＢＬＰスタックの製造過程を説明する。ま
ず、図７のスタック用の下部ジグ１０１のポケット１０
２に３次元型ＢＬＰ１０単品を入れて真空圧を用いて吸
着させて固定させる。ポケット１０２の下部には真空圧
を維持可能な真空ライン（図示せず）が連結されてい
る。一方、真空圧を用いて３次元型ＢＬＰ１０を固定さ
せた後に、３次元型ＢＬＰ１０上面に又他の３次元型Ｂ
ＬＰ１０を置く。このスタックされる３次元型ＢＬＰ１
０は、下側の３次元型ＢＬＰ１０のアッパーリード部１
１２と、上側の３次元型ＢＬＰ１０のボトムリード部１
１１とが互いに接続するように整列する。
【００２０】次に、図１３に示すように、上部の３次元
型ＢＬＰ１０を上部ジグ１０３にて押圧して固定させた
状態で、３次元型ＢＬＰ１０のリード１１間の境界面に
レーザ（図示せず）を用いて光線を照射して、上下部の
３次元型ＢＬＰ１０のリード１１を相互溶接させる。こ
れにより、３次元型ＢＬＰ１０を用いたＢＬＰスタック
を製造完了する。各ＢＬＰスタックの各半導体チップ７
はリード１１を介して互いに電気的に連結され、このた
めメモリ容量が拡張される。上記したような第２実施形
態の高集積回路のＢＬＰスタックは図１４に示すような
形態にマザーボード２００に実装可能である。
型ＢＬＰ１０を上部ジグ１０３にて押圧して固定させた
状態で、３次元型ＢＬＰ１０のリード１１間の境界面に
レーザ（図示せず）を用いて光線を照射して、上下部の
３次元型ＢＬＰ１０のリード１１を相互溶接させる。こ
れにより、３次元型ＢＬＰ１０を用いたＢＬＰスタック
を製造完了する。各ＢＬＰスタックの各半導体チップ７
はリード１１を介して互いに電気的に連結され、このた
めメモリ容量が拡張される。上記したような第２実施形
態の高集積回路のＢＬＰスタックは図１４に示すような
形態にマザーボード２００に実装可能である。
【００２１】図１５は第２実施形態の超高集積回路の３
次元型ＢＬＰスタックの変形例を示す縦断面図である。
３次元型ＢＬＰ１０は、２個のＢＬＰをスタックする場
合、リード１１の形態的な特性上、図１５に示すように
リード１１のアッパーリード部１１２側が対向接触する
ようにスタックしてもよく、ボトムリード１１１側が対
向接触するようにスタックしてもよい。
次元型ＢＬＰスタックの変形例を示す縦断面図である。
３次元型ＢＬＰ１０は、２個のＢＬＰをスタックする場
合、リード１１の形態的な特性上、図１５に示すように
リード１１のアッパーリード部１１２側が対向接触する
ようにスタックしてもよく、ボトムリード１１１側が対
向接触するようにスタックしてもよい。
【００２２】図１６は第２実施形態の超高集積回路のＢ
ＬＰスタックの容量拡張例を示す縦断面図である。第２
実施形態のＢＬＰスタックは、３次元型ＢＬＰ１０の個
数さえ増加させればメモリ容量を拡張可能であることを
示している。実装の時に、ＢＬＰスタック高があんまり
高くならないように８個以下に積層することが好まし
く、４個以下に積層することが更に好ましい。上記の図
１６の超高集積回路のＢＬＰスタックは図１７に示すよ
うな形態にマザーボード２００に実装してもよく、図１
８に示すような形態に実装してもよい。
ＬＰスタックの容量拡張例を示す縦断面図である。第２
実施形態のＢＬＰスタックは、３次元型ＢＬＰ１０の個
数さえ増加させればメモリ容量を拡張可能であることを
示している。実装の時に、ＢＬＰスタック高があんまり
高くならないように８個以下に積層することが好まし
く、４個以下に積層することが更に好ましい。上記の図
１６の超高集積回路のＢＬＰスタックは図１７に示すよ
うな形態にマザーボード２００に実装してもよく、図１
８に示すような形態に実装してもよい。
【００２３】図１９は本発明の超高集積回路のＢＬＰス
タック製作用のジグの他の実施形態を示す縦断面図であ
り、図２０は図１９のジグ１００ａに３次元型ＢＬＰ１
０が装着された状態を示す縦断面図である。このジグ１
００ａを用いてＢＬＰスタックを制作する場合には、上
・下部のジグでなく、左・右に対向するように設けられ
たジグを用いて積層されるＢＬＰを挟み込む。ただし、
左右のジグとも上下に分離するように形成されており、
それぞれの上又は下のいずれかに突起とその突起を挿入
する孔又は溝を形成させて、突起を孔又は溝に挿入する
ことで上下一体とする。そして、レーザ（図示せず）か
らの照射光によってリードの境界部位を溶接する。この
際、左右に対向するように設けられたジグ１００ａの一
方には案内孔が形成されている。この案内孔には、ジグ
に装着された３次元型ＢＬＰのうち何れか一方の３次元
型ＢＬＰ１０を他方の３次元型ＢＬＰに押圧するプッシ
ャ１０４が入れられる。
タック製作用のジグの他の実施形態を示す縦断面図であ
り、図２０は図１９のジグ１００ａに３次元型ＢＬＰ１
０が装着された状態を示す縦断面図である。このジグ１
００ａを用いてＢＬＰスタックを制作する場合には、上
・下部のジグでなく、左・右に対向するように設けられ
たジグを用いて積層されるＢＬＰを挟み込む。ただし、
左右のジグとも上下に分離するように形成されており、
それぞれの上又は下のいずれかに突起とその突起を挿入
する孔又は溝を形成させて、突起を孔又は溝に挿入する
ことで上下一体とする。そして、レーザ（図示せず）か
らの照射光によってリードの境界部位を溶接する。この
際、左右に対向するように設けられたジグ１００ａの一
方には案内孔が形成されている。この案内孔には、ジグ
に装着された３次元型ＢＬＰのうち何れか一方の３次元
型ＢＬＰ１０を他方の３次元型ＢＬＰに押圧するプッシ
ャ１０４が入れられる。
【００２４】図２１は本発明の超高集積回路のＢＬＰス
タックの第３実施形態（（３Ｄ＋標準）＋（３Ｄ＋標
準））を示す縦断面図である。本発明の第３実施形態の
ＢＬＰスタック３によれば、底面から露出された外部電
源接続用のリード１１が、パッケージボディ１２の底面
及び側面及び上部面の一部を囲むように曲げられた３次
元型ＢＬＰ１０と、３次元型ＢＬＰ１０上に載せられて
接合され、３次元型ＢＬＰ１０のアッパーリード部１１
１にボトムリード２１が電気的に接続されるようにスタ
ックされる標準型ＢＬＰ２０とから構成される第１ＢＬ
Ｐスタックと；第１ＢＬＰスタックと同じ構成であり、
第１ＢＬＰスタックに対向するように配置され、第１Ｂ
ＬＰスタックの３次元型ＢＬＰ１０のボトムリード部１
１１に自身の３次元型ＢＬＰ１０のボトムリード部１１
１が接合される第２ＢＬＰスタックとを備えている。
タックの第３実施形態（（３Ｄ＋標準）＋（３Ｄ＋標
準））を示す縦断面図である。本発明の第３実施形態の
ＢＬＰスタック３によれば、底面から露出された外部電
源接続用のリード１１が、パッケージボディ１２の底面
及び側面及び上部面の一部を囲むように曲げられた３次
元型ＢＬＰ１０と、３次元型ＢＬＰ１０上に載せられて
接合され、３次元型ＢＬＰ１０のアッパーリード部１１
１にボトムリード２１が電気的に接続されるようにスタ
ックされる標準型ＢＬＰ２０とから構成される第１ＢＬ
Ｐスタックと；第１ＢＬＰスタックと同じ構成であり、
第１ＢＬＰスタックに対向するように配置され、第１Ｂ
ＬＰスタックの３次元型ＢＬＰ１０のボトムリード部１
１１に自身の３次元型ＢＬＰ１０のボトムリード部１１
１が接合される第２ＢＬＰスタックとを備えている。
【００２５】次に、このように構成された本発明の第３
実施形態のＢＬＰスタックの製造過程を説明する。ま
ず、３次元型ＢＬＰ１０をスタック用の下部ジグ１０１
のポケット１０２に入れる第１段階と、その３次元型Ｂ
ＬＰ１０を真空圧を用いて吸着する第２段階と、第３次
元型ＢＬＰ１０のアッパーリード部１１２と標準型ＢＬ
Ｐ２０のボトムリード２１とが接続するように３次元型
ＢＬＰ上に標準型ＢＬＰを整列させて載せる第３段階
と、標準型ＢＬＰ２０のボトムリード２１の先端にレー
ザ光線を照射して、標準型ＢＬＰ２０のボトムリード２
１と３次元型ＢＬＰ１０のボトムリード部１１１とを溶
接させる第４段階とで第１ＢＬＰスタックを製造する。
この後、第１〜第４段階を同様に経て第２ＢＬＰスタッ
クを製造した後、第１ＢＬＰスタックの３次元型ＢＬＰ
１０のボトムリード部１１１と第２ＢＬＰスタックの３
次元型ＢＬＰ１０のボトムリード部１１１とが対向して
接触するように第１ＢＬＰスタックの上部に第２ＢＬＰ
スタックを載せる。この状態で、対向する第１、第２Ｂ
ＬＰスタックを上部ジグ１０３にて押圧してクランピン
グした後、第１、第２ＢＬＰスタックの各３次元型ＢＬ
Ｐ１０のボトムリード部１１１の接する境界面にレーザ
光線を照射して第１、第２ＢＬＰスタックの３次元型Ｂ
ＬＰ１０のリード１１間の境界部位を溶接させる。これ
により、第３実施形態のＢＬＰスタック３が完成する。
このようにして制作した本発明の第３実施形態のＢＬＰ
スタックは図２２に示すような形態にマザーボード２０
０に実装可能である。
実施形態のＢＬＰスタックの製造過程を説明する。ま
ず、３次元型ＢＬＰ１０をスタック用の下部ジグ１０１
のポケット１０２に入れる第１段階と、その３次元型Ｂ
ＬＰ１０を真空圧を用いて吸着する第２段階と、第３次
元型ＢＬＰ１０のアッパーリード部１１２と標準型ＢＬ
Ｐ２０のボトムリード２１とが接続するように３次元型
ＢＬＰ上に標準型ＢＬＰを整列させて載せる第３段階
と、標準型ＢＬＰ２０のボトムリード２１の先端にレー
ザ光線を照射して、標準型ＢＬＰ２０のボトムリード２
１と３次元型ＢＬＰ１０のボトムリード部１１１とを溶
接させる第４段階とで第１ＢＬＰスタックを製造する。
この後、第１〜第４段階を同様に経て第２ＢＬＰスタッ
クを製造した後、第１ＢＬＰスタックの３次元型ＢＬＰ
１０のボトムリード部１１１と第２ＢＬＰスタックの３
次元型ＢＬＰ１０のボトムリード部１１１とが対向して
接触するように第１ＢＬＰスタックの上部に第２ＢＬＰ
スタックを載せる。この状態で、対向する第１、第２Ｂ
ＬＰスタックを上部ジグ１０３にて押圧してクランピン
グした後、第１、第２ＢＬＰスタックの各３次元型ＢＬ
Ｐ１０のボトムリード部１１１の接する境界面にレーザ
光線を照射して第１、第２ＢＬＰスタックの３次元型Ｂ
ＬＰ１０のリード１１間の境界部位を溶接させる。これ
により、第３実施形態のＢＬＰスタック３が完成する。
このようにして制作した本発明の第３実施形態のＢＬＰ
スタックは図２２に示すような形態にマザーボード２０
０に実装可能である。
【００２６】図２３は本発明の第４実施形態（３Ｄ＋標
準＋スペーサ）のＢＬＰスタックを示す正面図であり、
図２４は本発明の第４実施形態のＢＬＰスタック制作に
適用される半田ディップ装置を示す斜視図であり、図２
５〜図２９は本第４実施形態の超高集積回路のＢＬＰス
タックの制作過程を示す正面図である。本発明の第４実
施形態のＢＬＰスタック４は、３次元型ＢＬＰ１０と標
準型ＢＬＰ２０を間にスペーサ７０を介在させて結合し
たものである。同じ３次元型ＢＬＰ及び標準型ＢＬＰと
いう言葉を使用しているが、正確には前の各実施形態に
使用したパッケージの形状とは異なるが、本明細書にお
いて、基本的に３次元型ＢＬＰ１０とは要するにチップ
を覆うパッケージボディの底面から外部リードをパッケ
ージボディの上側の面にまで曲げて延ばした形状のもの
を意味し、一方、標準型ＢＬＰ２０とはパッケージボデ
ィの底面部から外部リードが短く直線状に延びているも
のを意味する。パッケージボディの形状や、外部リード
が底面部位外でパッケージボディに接触しているかどう
かは問わない。この第４実施形態４は双方のＢＬＰの間
が離れているのが特徴である。したがって、外部リード
どうしを連結するのに先の例のように溶接や接着剤によ
る接着を使用することはできない。半田にディップさせ
て接合している。
準＋スペーサ）のＢＬＰスタックを示す正面図であり、
図２４は本発明の第４実施形態のＢＬＰスタック制作に
適用される半田ディップ装置を示す斜視図であり、図２
５〜図２９は本第４実施形態の超高集積回路のＢＬＰス
タックの制作過程を示す正面図である。本発明の第４実
施形態のＢＬＰスタック４は、３次元型ＢＬＰ１０と標
準型ＢＬＰ２０を間にスペーサ７０を介在させて結合し
たものである。同じ３次元型ＢＬＰ及び標準型ＢＬＰと
いう言葉を使用しているが、正確には前の各実施形態に
使用したパッケージの形状とは異なるが、本明細書にお
いて、基本的に３次元型ＢＬＰ１０とは要するにチップ
を覆うパッケージボディの底面から外部リードをパッケ
ージボディの上側の面にまで曲げて延ばした形状のもの
を意味し、一方、標準型ＢＬＰ２０とはパッケージボデ
ィの底面部から外部リードが短く直線状に延びているも
のを意味する。パッケージボディの形状や、外部リード
が底面部位外でパッケージボディに接触しているかどう
かは問わない。この第４実施形態４は双方のＢＬＰの間
が離れているのが特徴である。したがって、外部リード
どうしを連結するのに先の例のように溶接や接着剤によ
る接着を使用することはできない。半田にディップさせ
て接合している。
【００２７】このように構成された本発明の第４実施形
態のＢＬＰスタック４の製造過程は以下の通りである。
まず、標準型ＢＬＰ２０と３次元型ＢＬＰ１０を用意す
るとともに、図２４に示すような半田ディップ装置８を
用意する。ＢＬＰ単品及び半田ディップ装置８の用意が
完了すると、３次元型ＢＬＰ１０のアッパーリード部１
１２を下に向けるようにした状態でＢＬＰのボトム側の
ボディ上面に図２５Ａに示すように小さな塊であるスペ
ーサ７０を適宜の位置に置く。この後、スペーサ７０が
配置された３次元型ＢＬＰ１０の上に、標準型ＢＬＰ２
０を図２５Ｂに示すように載せる。３次元型ＢＬＰ１０
に標準型ＢＬＰ２０を載せた後には、図２５Ｃに示すよ
うに３次元型ＢＬＰ１０及び標準型ＢＬＰ２０を固定ジ
グ９で挟み込んでクランプさせる。このように、３次元
型ＢＬＰ１０及び標準型ＢＬＰ２０を固定ジグ９でクラ
ンプした後には、固定ジグ９で双方のＢＬＰをその形状
のまま移動させることができる。図２６に示すようにク
ランプされた双方のＢＬＰ１０、２０の一方の端部を半
田ディップ装置８へ向け、半田供給チップ８１から排出
される半田７１に図２７に示すようにディップさせる。
これにより、３次元型ＢＬＰ１０の一方のボトムリード
部１１１と、これに対向する標準型ＢＬＰ２０の一方の
ボトムリード２１とが電気的に接続されるように半田付
けされる。このとき、３次元型ＢＬＰ１０のボディと標
準型ＢＬＰ２０のボディとの間にはスペーサ７０があ
り、一定の間隙のギャップがあるので、ギャップを介し
て半田が流入し易いため、パッケージ間の接着信頼性が
向上する。半田ディップ装置８の中央部の半田供給チッ
プ８１から噴出される半田７１のうち、半田付け作業後
の残留分は再び貯蔵槽の内部へ流入され、再循環され
る。
態のＢＬＰスタック４の製造過程は以下の通りである。
まず、標準型ＢＬＰ２０と３次元型ＢＬＰ１０を用意す
るとともに、図２４に示すような半田ディップ装置８を
用意する。ＢＬＰ単品及び半田ディップ装置８の用意が
完了すると、３次元型ＢＬＰ１０のアッパーリード部１
１２を下に向けるようにした状態でＢＬＰのボトム側の
ボディ上面に図２５Ａに示すように小さな塊であるスペ
ーサ７０を適宜の位置に置く。この後、スペーサ７０が
配置された３次元型ＢＬＰ１０の上に、標準型ＢＬＰ２
０を図２５Ｂに示すように載せる。３次元型ＢＬＰ１０
に標準型ＢＬＰ２０を載せた後には、図２５Ｃに示すよ
うに３次元型ＢＬＰ１０及び標準型ＢＬＰ２０を固定ジ
グ９で挟み込んでクランプさせる。このように、３次元
型ＢＬＰ１０及び標準型ＢＬＰ２０を固定ジグ９でクラ
ンプした後には、固定ジグ９で双方のＢＬＰをその形状
のまま移動させることができる。図２６に示すようにク
ランプされた双方のＢＬＰ１０、２０の一方の端部を半
田ディップ装置８へ向け、半田供給チップ８１から排出
される半田７１に図２７に示すようにディップさせる。
これにより、３次元型ＢＬＰ１０の一方のボトムリード
部１１１と、これに対向する標準型ＢＬＰ２０の一方の
ボトムリード２１とが電気的に接続されるように半田付
けされる。このとき、３次元型ＢＬＰ１０のボディと標
準型ＢＬＰ２０のボディとの間にはスペーサ７０があ
り、一定の間隙のギャップがあるので、ギャップを介し
て半田が流入し易いため、パッケージ間の接着信頼性が
向上する。半田ディップ装置８の中央部の半田供給チッ
プ８１から噴出される半田７１のうち、半田付け作業後
の残留分は再び貯蔵槽の内部へ流入され、再循環され
る。
【００２８】そして、パッケージスタックの一方のリー
ド１１に対する半田付けが完了すると、半田付けされな
い反対側のリードに対する半田付けを行う。その際、固
定ジグ９が図２８に示すように振動しながら回転する。
これは、固定ジグ９を振動させることによってパッケー
ジスタックのリード１１についた半田の量を一定にする
とともに、半田をパッケージ間の隙間の広い面積に拡散
させるためである。固定ジグ９の振動のために、固定ジ
グ９を振動させる発振モータ（図示せず）等の発振装置
を備える必要があることはいうまでもない。
ド１１に対する半田付けが完了すると、半田付けされな
い反対側のリードに対する半田付けを行う。その際、固
定ジグ９が図２８に示すように振動しながら回転する。
これは、固定ジグ９を振動させることによってパッケー
ジスタックのリード１１についた半田の量を一定にする
とともに、半田をパッケージ間の隙間の広い面積に拡散
させるためである。固定ジグ９の振動のために、固定ジ
グ９を振動させる発振モータ（図示せず）等の発振装置
を備える必要があることはいうまでもない。
【００２９】一方、固定ジグ９が振動しつつ１８０゜回
転した後には、クランプした双方のＢＬＰ１０、２０の
他方のボトムリード部１１１とボトムリード２１の先端
を半田ディップ装置８の半田供給チップ８１から排出さ
れる半田７１に図２９のようにディップさせる。これに
より、３次元型ＢＬＰ１０のボトムリード部１１１とこ
れに対向する標準型ＢＬＰ２０のボトムリード２１とが
電気的に接続されるように半田付けされる。このように
して完成した超高集積回路の３次元型ＢＬＰスタック４
（図３０に示す）はメモリ容量が拡張される。ＢＬＰス
タック４は図３１に示すような形態にマザーボード２０
０に実装可能である。
転した後には、クランプした双方のＢＬＰ１０、２０の
他方のボトムリード部１１１とボトムリード２１の先端
を半田ディップ装置８の半田供給チップ８１から排出さ
れる半田７１に図２９のようにディップさせる。これに
より、３次元型ＢＬＰ１０のボトムリード部１１１とこ
れに対向する標準型ＢＬＰ２０のボトムリード２１とが
電気的に接続されるように半田付けされる。このように
して完成した超高集積回路の３次元型ＢＬＰスタック４
（図３０に示す）はメモリ容量が拡張される。ＢＬＰス
タック４は図３１に示すような形態にマザーボード２０
０に実装可能である。
【００３０】
【発明の効果】本発明のＢＬＰスタックは、パッケージ
ボディの底面に露出したリードを互いに連結した構造で
あるので、集積度に優れ、信号経路が短く、高速デバイ
スの積層時に優れた性能を示す。また本発明の製造方法
は、工程が単純で、作業速度が速く、且つ工程の信頼性
が高い。したがって、ＴＡＴ（処理所要時間）を短縮す
ることができ、更に生産性を向上することができる。
ボディの底面に露出したリードを互いに連結した構造で
あるので、集積度に優れ、信号経路が短く、高速デバイ
スの積層時に優れた性能を示す。また本発明の製造方法
は、工程が単純で、作業速度が速く、且つ工程の信頼性
が高い。したがって、ＴＡＴ（処理所要時間）を短縮す
ることができ、更に生産性を向上することができる。
【図１】 スタックのために用意されたＴＳＯＰ単品を
示す縦断面図。
示す縦断面図。
【図２】 ＴＳＯＰ単品のアウタリードの断切り過程を
示す縦断面図、
示す縦断面図、
【図３】 積層されたＴＳＯＰを積層レールに入れて半
田付けする過程を示す縦断面図。
田付けする過程を示す縦断面図。
【図４】 従来の積層型半導体パッケージを示す図。
【図５】 従来の積層型半導体パッケージの他例を示す
側面図。
側面図。
【図６】 本発明が適用される標準型ＢＬＰを示す縦断
面図（Ａ）と本発明に適用される３次元型ＢＬＰを示す
縦断面図（Ｂ）。
面図（Ａ）と本発明に適用される３次元型ＢＬＰを示す
縦断面図（Ｂ）。
【図７】 本発明実施形態の超高集積回路のＢＬＰスタ
ック製作用の上・下部ジグを示す要部縦断面図。
ック製作用の上・下部ジグを示す要部縦断面図。
【図８】 図７の下部ジグの全体を示す平面図。
【図９】 本発明の超高集積回路のＢＬＰスタックの第
１実施形態を示す縦断面図。
１実施形態を示す縦断面図。
【図１０】 図７のジグに、スタックのために標準型及
び３次元型ＢＬＰが装着された状態を示す縦断面図。
び３次元型ＢＬＰが装着された状態を示す縦断面図。
【図１１】 図９の超高集積回路のＢＬＰスタックがマ
ザーボードに実装される状態を示す縦断面図。
ザーボードに実装される状態を示す縦断面図。
【図１２】 完成した超高集積回路の３次元型ＢＬＰス
タックの第２実施形態を示す縦断面図。
タックの第２実施形態を示す縦断面図。
【図１３】 図７のＢＬＰスタック製作用のジグにスタ
ックのために３次元型ＢＬＰが装着された状態を示す縦
断面図。
ックのために３次元型ＢＬＰが装着された状態を示す縦
断面図。
【図１４】 第２実施形態の超高集積回路のＢＬＰスタ
ックがマザーボードに実装される状態を示す縦断面図。
ックがマザーボードに実装される状態を示す縦断面図。
【図１５】 第２実施形態の超高集積回路の３次元型Ｂ
ＬＰスタックの変形例を示す縦断面図。
ＬＰスタックの変形例を示す縦断面図。
【図１６】 第２実施形態の超高集積回路のＢＬＰスタ
ックの容量拡張例を示す縦断面図。
ックの容量拡張例を示す縦断面図。
【図１７】 図１６のＢＬＰスタックがマザーボードに
対して実装される様子を示す縦断面図。
対して実装される様子を示す縦断面図。
【図１８】 図１６のＢＬＰスタックがマザーボードに
対して他の形態に実装される様子を示す縦断面図。
対して他の形態に実装される様子を示す縦断面図。
【図１９】 本発明の超高集積回路のＢＬＰスタック製
作用のジグの他実施形態を示す縦断面図。
作用のジグの他実施形態を示す縦断面図。
【図２０】 図１９のジグへ３次元型ＢＬＰが装着され
た状態を示す縦断面図。
た状態を示す縦断面図。
【図２１】 本発明の超高集積回路のＢＬＰスタックの
第３実施形態を示す縦断面図。
第３実施形態を示す縦断面図。
【図２２】 図２１の超高集積回路のＢＬＰスタックが
マザーボードに実装される状態を示す縦断面図。
マザーボードに実装される状態を示す縦断面図。
【図２３】 本発明の超高集積回路のＢＬＰスタックの
第４実施形態を示す正面図。
第４実施形態を示す正面図。
【図２４】本発明の第４実施形態のＢＬＰスタックの制
作に適用される半田ディップ装置を示す斜視図。
作に適用される半田ディップ装置を示す斜視図。
【図２５】〜
【図３０】 本発明の第４実施形態の超高集積回路のＢ
ＬＰスタックの製造過程を示す正面図。
ＬＰスタックの製造過程を示す正面図。
【図３１】 本発明の第４実施形態のＢＬＰスタックが
マザーボードに実装される状態を説明する正面図。
マザーボードに実装される状態を説明する正面図。
１ 第１実施形態のＢＬＰスタック １０ ３次元型ＢＬＰ １１ ３次元型ＢＬＰのリード １１１ ボトムリード部 １１２ アッパーリード部 １１３ サイドリード部 １２ パッケージボディ ２ 第２実施形態のＢＬＰスタック ２０ 標準型ＢＬＰ ２１ ボトムリード ３ 第３実施形態のＢＬＰスタック ４ 第４実施形態のＢＬＰスタック ７ 半導体チップ
フロントページの続き (72)発明者 キ・ボン・チャ 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・シンボン−ドン・ （番地なし）・サムゾン ベクゾ アパー トメント 101−802 (72)発明者 チャン・クク・チョイ 大韓民国・ソウル・インピョン−ク・カル ヒョン１−ドン・274−51・ヒョンデ ア パートメント 102−210
Claims (8)
- 【請求項１】 パッケージボディの底面から露出され、
ボディの側面を経て上面まで延長されている、パッケー
ジボディの底面から露出されているボトムリード部と、
パッケージボディの側面を囲むサイドリード部と、パッ
ケージボディの上面を囲むアッパーリード部とからなる
外部電源接続用のリードを有する第１パッケージと、 パッケージボディの底面から露出され、第１パッケージ
の外部電源接続用のリードに接合されて電気的に連結さ
れる外部電源接続用のリードを有する第２パッケージ
と、 を備えることを特徴とする超高集積回路のＢＬＰスタッ
ク。 - 【請求項２】 第２パッケージの外部電源接続用のリー
ドは、第１パッケージの外部電源接続用のリードと同様
にパッケージボディの底面から露出され、パッケージボ
ディの側面を経て上面まで延長形成されることを特徴と
する請求項１記載の超高集積回路のＢＬＰスタック。 - 【請求項３】 第１パッケージ上に、 パッケージボディの底面から露出され、パッケージボデ
ィの側面を経て上面まで延長形成される外部電源接続用
のリードを有する第３パッケージと、 パッケージボディの底面から露出され、第３パッケージ
の外部電源接続用のリードに接合されて電気的に連結さ
れる外部電源接続用のリードを有する第４パッケージ
と、を更に重ねることを特徴とする請求項１記載の超高
集積回路のＢＬＰスタック。 - 【請求項４】 第１パッケージのパッケージボディと第
２パッケージのパッケージボディとの間に、第１パッケ
ージのパッケージボディと第２パッケージのパッケージ
ボディ間を離隔させるためのスペーサを介在することを
特徴とする請求項１記載の超高集積回路のＢＬＰスタッ
ク。 - 【請求項５】 第１パッケージの外部電源接続用のリー
ドと第２パッケージの外部電源接続用のリードは半田ま
たは導電膜によって接合されて電気的に連結されること
を特徴とする請求項１記載の超高集積回路のＢＬＰスタ
ック。 - 【請求項６】 パッケージボディの下面を介して露出さ
れる外部電源接続用のリードを有する第２パッケージ
を、リードを上部に向けるようにスタック用の下部ジグ
のポケットに入れる段階と、 スタック用の下部ジグのポケットに入れらた第２パッケ
ージを真空圧を用いて吸着する段階と、 パッケージボディの底面から露出されるボトムリード部
と、ボトムリード部から延びてボディの側面を囲むサイ
ドリード部と、サイドリード部から延びて上面を囲むア
ッパーリード部とからなる外部電源接続用のリードを有
する第１パッケージを第２パッケージの上に置いて、第
１パッケージのリードと第２パッケージのボトムリード
とを接続させる段階と、 第１パッケージを上部ジグにて押圧して第１パッケージ
及び第２パッケージを挟み込む段階と、 第１パッケージのボトムリード部とこれに接触する第２
パッケージの外部電源接続用のリードとの境界面にレー
ザ光線を照射して、第２パッケージの外部電源接続用の
リードと第１パッケージのリードとを溶接させる段階
と、を順次に行うことを特徴とする超高集積回路のＢＬ
Ｐスタックの製造方法。 - 【請求項７】 スタック用の下部ジグのポケットに第２
パッケージを置くのに代えて第１パッケージが入れられ
た後、第１パッケージの上に別の第１パッケージを置
き、双方の第１パッケージの外部電源接続用のリードを
接合することを特徴とする請求項６記載の超高集積回路
のＢＬＰスタックの製造方法。 - 【請求項８】 第１パッケージのボトムリード部を上方
に向けるようにした状態で第１パッケージのパッケージ
ボディの底面にスペーサを置く段階と、 スペーサが置かれた第１パッケージの上に第２パッケー
ジを載せる段階と、 第１パッケージと第２パッケージを固定ジグでクランプ
する段階と、 固定ジグを移動させることにより、クランプした双方の
パッケージのボトムリード部とボトムリードの先端を半
田ディップ装置の半田供給チップから排出される半田に
ディップさせて、第１パッケージのボトムリード部の一
方とこれに対向する第２パッケージのボトムリードの一
方とが電気的に接続されるように半田付けする段階と、 固定ジグが振動しつつ回転して、クランプした双方のパ
ッケージの他方のリードの先端を半田ディップ装置の半
田供給チップから排出される半田にディップさせて、第
１パッケージの他方のボトムリード部とこれに対向する
第２パッケージの他方のボトムリードとが電気的に接続
されるように半田付けする段階と、を更に備えることを
特徴とする請求項６記載の超高集積回路のＢＬＰスタッ
クの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016194A KR100331841B1 (ko) | 1998-05-06 | 1998-05-06 | 초고집적회로비·엘·피스택및그제조방법 |
| KR16342/1998 | 1998-05-07 | ||
| KR1019980016342A KR100290885B1 (ko) | 1998-05-07 | 1998-05-07 | 초고집적회로비·엘·피스택및그제조방법 |
| KR16194/1998 | 1998-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330312A true JPH11330312A (ja) | 1999-11-30 |
| JP4342013B2 JP4342013B2 (ja) | 2009-10-14 |
Family
ID=26633627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34990598A Expired - Fee Related JP4342013B2 (ja) | 1998-05-06 | 1998-12-09 | 超高集積回路のｂｌｐスタック及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6399420B2 (ja) |
| JP (1) | JP4342013B2 (ja) |
| DE (1) | DE19920445B4 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW434756B (en) * | 1998-06-01 | 2001-05-16 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| JP2001352035A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 多層半導体装置の組立治具及び多層半導体装置の製造方法 |
| DE10244713A1 (de) * | 2002-07-18 | 2004-02-05 | Epcos Ag | Oberflächenmontierbares Bauelement und Verfahren zu dessen Herstellung |
| TWI226648B (en) | 2002-07-18 | 2005-01-11 | Epcos Ag | Surface-mountable component and its production method |
| US20040108583A1 (en) * | 2002-12-05 | 2004-06-10 | Roeters Glen E. | Thin scale outline package stack |
| CN2779618Y (zh) * | 2005-01-21 | 2006-05-10 | 资重兴 | 可层叠的封装芯片结构改良 |
| US8080867B2 (en) * | 2009-10-29 | 2011-12-20 | Stats Chippac Ltd. | Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof |
| US20110147910A1 (en) * | 2009-12-21 | 2011-06-23 | Micron Technology, Inc. | Method for stacking die in thin, small-outline package |
| US8513784B2 (en) * | 2010-03-18 | 2013-08-20 | Alpha & Omega Semiconductor Incorporated | Multi-layer lead frame package and method of fabrication |
| TWI550823B (zh) * | 2014-04-10 | 2016-09-21 | 南茂科技股份有限公司 | 晶片封裝結構 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446620A (en) | 1990-08-01 | 1995-08-29 | Staktek Corporation | Ultra high density integrated circuit packages |
| US5760471A (en) | 1994-04-20 | 1998-06-02 | Fujitsu Limited | Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package |
| US6002167A (en) * | 1995-09-22 | 1999-12-14 | Hitachi Cable, Ltd. | Semiconductor device having lead on chip structure |
| KR100204753B1 (ko) | 1996-03-08 | 1999-06-15 | 윤종용 | 엘오씨 유형의 적층 칩 패키지 |
| JP3638750B2 (ja) * | 1997-03-25 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5986209A (en) * | 1997-07-09 | 1999-11-16 | Micron Technology, Inc. | Package stack via bottom leaded plastic (BLP) packaging |
-
1998
- 1998-12-09 JP JP34990598A patent/JP4342013B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-04 DE DE19920445A patent/DE19920445B4/de not_active Expired - Fee Related
-
2001
- 2001-05-04 US US09/848,586 patent/US6399420B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010040278A1 (en) | 2001-11-15 |
| DE19920445B4 (de) | 2005-09-01 |
| DE19920445A1 (de) | 1999-11-18 |
| JP4342013B2 (ja) | 2009-10-14 |
| US6399420B2 (en) | 2002-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081110 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090707 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |