KR100671268B1 - Ｚ자형 외부리드를 구비하는 반도체 패키지 및 이를 이용한패키지 적층 구조와 방법 - Google Patents

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Abstract

본 발명은 Z자형의 외부리드를 구비하는 개별 반도체 패키지를 이용하여 패키지 적층 구조와 방법을 구현한다. 외부리드의 상단부와 하단부가 각각 패키지 상하부면에 인접하여 평행하게 형성되고, 하단부의 밑면과 패키지 하부면 사이의 간격이 상단부의 윗면과 패키지 상부면 사이의 간격보다 크므로, 위아래 패키지의 리드간 직접 접촉을 통하여 기계적, 전기적 연결을 구현할 수 있다. 외부리드가 Z자형으로 형성되면 패키지의 전체 폭이 통상적인 패키지에 비하여 증가하지 않고 패키지 실장 면적도 늘어나지 않는다. 본 발명은 리드간 연결을 위하여 솔더, 전도성 에폭시, 전도성 접착 테이프 등의 접합부재를 이용할 수 있다.
패키지 적층, 개별 패키지, 외부리드, Z자형, 솔더, 전도성 에폭시

Description

Ｚ자형 외부리드를 구비하는 반도체 패키지 및 이를 이용한 패키지 적층 구조와 방법{semiconductor package having Z-shaped outer leads and package stack structure and method using the same}
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 1a는 제1 실시예의 변형예에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 패키지 적층 구조의 일부를 나타내는 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 패키지 적층 구조의 일부를 나타내는 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다.
도 6a 및 도 6b는 본 발명의 제6 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다.
도 7a 및 도 7b는 본 발명의 제7 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다.
도 8a 및 도 8b는 본 발명의 제8 실시예에 따른 패키지 적층 방법을 개략적 으로 나타내는 사시도이다.
<도면에 사용된 참조 번호의 설명>
100, 100a, 100-1, 100-2, 200: 반도체 패키지(semiconductor package)
110: 패키지 몸체(package body)
111, 112, 113: (패키지 몸체의) 상부면, 하부면, 측면
120: 집적회로 칩(IC chip)
130: 리드프레임(leadframe)
131, 231: (리드프레임의) 내부리드(internal lead)
132, 232: (리드프레임의) 외부리드(external lead)
132a, 132b, 132c, 232d: (외부리드의) 상단부, 중단부, 하단부, 연결부
300, 400: 패키지 적층 구조
340: 접착층
450, 550, 650, 750, 850: 접합부재
본 발명은 반도체 패키지 및 패키지 적층 기술에 관한 것으로서, 좀 더 구체적으로는 리드프레임 유형의 반도체 패키지 및 이를 아래위로 적층하고 외부리드를 통하여 직접 전기적 연결을 구현한 패키지 적층 구조와 그 방법에 관한 것이다.
근래 들어 각종 전자기기, 휴대용 정보통신기기 등의 폭발적인 성장에 따라 이들 제품에 데이터 저장매체로 사용되는 메모리 소자의 수요가 지속적으로 늘고 있다. 아울러, 메모리 소자의 메모리 용량 증대에 대한 시장의 요구 또한 급격히 높아지고 있는 추세이다. 그러나 메모리 칩의 개발 속도는 이러한 시장의 요구를 충족시키지 못하고 있는 실정이며, 이에 따라 칩 또는 패키지를 여러 개 적층하여 메모리 소자 제품을 구현함으로써 칩 제조 이후의 단계에서 메모리 용량을 증가시키는 기술이 활발히 연구되고 있다.
적층 기술(stack technology)은 크게 칩 적층 방식과 패키지 적층 방식으로 구분될 수 있다. 칩 적층 방식은 여러 개의 칩을 적층하여 하나의 패키지 안에 조립하는 구조이기 때문에, 최종 제품의 크기, 두께 등에 장점이 있고 휴대용 기기의 소형화 추세에 적합한 방식이라 할 수 있다. 이에 반하여, 패키지 적층 방식은 패키지 상태에서 칩의 전기적 특성을 검사하고 신뢰성이 검증된 개별 패키지들을 적층하여 제품을 구현하기 때문에, 칩 적층 방식에 비하여 신뢰성과 수율 면에서 장점이 있다고 할 수 있다.
패키지 적층 방식은 아래위로 적층되는 개별 패키지들을 어떻게 기계적, 전기적으로 연결하는지가 중요한 기술적 과제 중의 하나이다. 지금까지 매우 다양한 유형의 패키지 적층 구조 및 방법들이 제안되었으나, 종래의 기술들은 각각 나름대로 단점들을 안고 있다. 예컨대, 적층 구조에 이용하기 위하여 패키지의 리드 변형을 필요로 하기 때문에 적층 구조에 이용되는 패키지를 개별적으로 사용할 수 없는 점, 제조 공정의 자동화가 곤란하고 리드간 연결 품질을 일정하게 유지하기 어려운 점, 별도의 전기적 연결부재를 필요로 하기 때문에 적층 공정이 복잡하고 제조비용 이 상승하는 점, 패키지 특성 검사 후에 리드 연결을 위하여 리드 가공을 필요로 하는 점 등이 종래의 적층 기술에서 나타나는 문제점들이다.
따라서 본 발명의 목적은 구조가 단순하고 안정적이며 적층 공정이 용이하고 자동화가 가능하며 제조비용이 낮고 신뢰성이 우수한 패키지 적층 구조와 방법 및 이에 이용되는 반도체 패키지를 제공하고자 하는 것이다.
본 발명의 다른 목적은 적층 구조에도 이용할 수 있고 개별적으로도 이용할 수 있는 반도체 패키지를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 패키지 특성 검사 후에 리드 가공이 필요 없는 반도체 패키지 및 이를 이용한 패키지 적층 구조와 방법을 제공하기 위한 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 다음과 같은 구성을 가지는 반도체 패키지 및 이를 이용한 패키지 적층 구조와 방법을 제공한다.
본 발명에 따른 반도체 패키지는 패키지 몸체와 적어도 하나 이상의 집적회로 칩과 리드프레임을 포함하여 구성된다. 패키지 몸체는 상부면과 하부면과 상하부면을 연결하는 측면을 구비하고, 집적회로 칩은 패키지 몸체의 내부에 내장된다. 리드프레임은 패키지 몸체의 내부에서 집적회로 칩과 기계적, 전기적으로 연결되는 내부리드와, 내부리드로부터 연장되어 패키지 몸체의 측면 외부에 위치하는 외부리드를 구비한다.
특히, 외부리드는 상단부와 중단부와 하단부를 가지며, 상단부는 내부리드와 연결되고 패키지 몸체의 상부면에 인접하여 상부면보다 낮은 높이에 위치하고, 하단부는 상단부와 평행하게 형성되고 패키지 몸체의 하부면에 인접하여 하부면보다 낮은 높이에 위치하고, 중단부는 상단부와 하단부를 서로 연결한다.
본 발명에 따른 반도체 패키지에 있어서, 상단부는 패키지 몸체의 상부면과 평행한 것이 바람직하며, 중단부는 상단부와 하단부에 각각 90도 미만의 각도로 연결되는 것이 바람직하다.
본 발명의 반도체 패키지에서, 외부리드는 내부리드와 상단부를 연결하는 연결부를 더 가질 수 있고, 하단부의 밑면과 패키지 몸체의 하부면 사이의 간격은 상단부의 윗면과 패키지 몸체의 상부면 사이의 간격보다 큰 것이 바람직하다.
또한, 본 발명에 따른 패키지 적층 구조는 제1 반도체 패키지와 제2 반도체 패키지가 아래위로 적층된 구조이며, 제1, 제2 반도체 패키지의 각각은, 상부면과 하부면과 상하부면을 연결하는 측면을 구비하는 패키지 몸체와; 패키지 몸체의 내부에 내장되는 적어도 하나 이상의 집적회로 칩과; 패키지 몸체의 내부에서 집적회로 칩과 기계적, 전기적으로 연결되는 내부리드와, 내부리드로부터 연장되어 패키지 몸체의 측면 외부에 위치하는 외부리드를 구비하는 리드프레임을 포함하여 구성된다.
제1, 제2 반도체 패키지의 외부리드 각각은, 내부리드와 연결되고 패키지 몸체의 상부면에 인접하여 상부면보다 낮은 높이에 위치하는 상단부와, 상단부와 평행하게 형성되고 패키지 몸체의 하부면에 인접하여 하부면보다 낮은 높이에 위치하는 하단부와, 상단부와 하단부를 서로 연결하는 중단부를 가지며, 특히 제2 반도체 패키지의 하단부는 제1 반도체 패키지의 상단부 위에 위치하여 전기적으로 연결된다.
본 발명에 따른 패키지 적층 구조에 있어서, 제1, 제2 반도체 패키지의 상단부 각각은 패키지 몸체의 상부면과 평행한 것이 바람직하며, 제1, 제2 반도체 패키지의 중단부 각각은 상단부와 하단부에 각각 90도 미만의 각도로 연결되는 것이 바람직하다.
본 발명에 따른 패키지 적층 구조에 있어서, 제1, 제2 반도체 패키지의 외부리드 각각은 내부리드와 상단부를 연결하는 연결부를 더 가질 수 있다.
본 발명의 패키지 적층 구조에서, 제2 반도체 패키지의 하단부는 제1 반도체 패키지의 상단부 위에 위치하여 직접 기계적으로 접촉할 수 있다.
본 발명의 패키지 적층 구조는, 제2 반도체 패키지의 하단부와 제1 반도체 패키지의 상단부를 기계적으로 접합하고 전기적으로 연결시키는 접합부재를 더 포함할 수 있다.
본 발명의 패키지 적층 구조에서, 제1, 제2 반도체 패키지의 각각은 하단부의 밑면과 패키지 몸체의 하부면 사이의 간격이 상단부의 윗면과 패키지 몸체의 상부면 사이의 간격보다 큰 것이 바람직하다.
본 발명의 패키지 적층 구조는, 제1, 제2 반도체 패키지의 패키지 몸체 사이에 개재되는 접착층을 더 포함할 수 있다. 이 때, 제1, 제2 반도체 패키지의 각각은 하단부의 밑면과 패키지 몸체의 하부면 사이의 간격이 상단부의 윗면과 패키지 몸체의 상부면 사이의 간격과 접착층의 두께를 더한 것보다 크거나 같은 것이 바람 직하다.
한편, 본 발명에 따른 패키지 적층 방법은 전술한 구성의 제1 반도체 패키지와 제2 반도체 패키지를 제조하는 단계와, 제1 반도체 패키지의 상단부 위에 제2 반도체 패키지의 하단부가 위치하도록 제1, 제2 반도체 패키지를 적층하는 단계와, 제1 반도체 패키지의 상단부와 제2 반도체 패키지의 하단부를 전기적으로 연결하는 단계를 포함하여 구성된다.
본 발명에 따른 패키지 적층 방법에 있어서, 제1, 제2 반도체 패키지의 전기적 연결 단계는 접합부재에 의하여 이루어지는 것이 바람직하다. 접합부재는 솔더, 전도성 에폭시, 전도성 접착 테이프 중의 어느 하나일 수 있다.
본 발명의 패키지 적층 방법은, 제1, 제2 반도체 패키지의 적층 단계 전에 제1 반도체 패키지의 상단부에 솔더를 용융 상태로 도포하는 단계를 더 포함하거나, 제1, 제2 반도체 패키지의 적층 단계 후에 제1 반도체 패키지의 상단부와 제2 반도체 패키지의 하단부에 솔더를 용융 상태로 도포하는 단계를 더 포함할 수 있다. 또한, 제1, 제2 반도체 패키지의 적층 단계 전에 제1 반도체 패키지의 상단부에 솔더를 페이스트 상태로 스크린 프린트하는 단계를 더 포함할 수도 있다.
본 발명의 패키지 적층 방법은, 제1, 제2 반도체 패키지의 적층 단계 전에 제1 반도체 패키지의 상단부에 전도성 에폭시를 액상 상태로 도포하는 단계를 더 포함하거나, 제1, 제2 반도체 패키지의 적층 단계 후에 제1 반도체 패키지의 상단부와 제2 반도체 패키지의 하단부에 전도성 에폭시를 액상 상태로 도포하는 단계를 더 포함할 수 있다. 또한, 제1, 제2 반도체 패키지의 적층 단계 전에 제1 반도체 패키지의 상단부에 전도성 접착 테이프를 부착하는 단계를 더 포함할 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
여기에 설명되는 실시예는 본 발명이 속하는 기술 분야의 당업자들이 본 발명을 충분히 실시할 수 있도록 예시되는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 실시예를 설명함에 있어, 일부 구조나 제조 공정에 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 마찬가지의 이유로 도면에 도시된 일부 구성요소들은 때론 과장되게 때론 개략적으로 나타내었고, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.
제1 실시예(개별 패키지)
도 1은 본 발명의 실시예에 따른 반도체 패키지(100)의 개략적인 단면도이다.
도 1을 참조하면, 제1 실시예의 반도체 패키지(100)는 개별 패키지로서, 통상적인 TSOP(thin small outline package)와 같이 리드프레임(leadframe)을 패키지 기판으로 이용하는 리드프레임 유형의 패키지이다. 본 실시예의 반도체 패키지(100)는 크게 패키지 몸체(110)와 집적회로 칩(120)과 리드프레임(130)으로 구성된다.
패키지 몸체(110)는 몰드 수지(mold resin)로 형성되며, 상부면(111)과 하부 면(112)과 상하부면(111, 112)을 연결하는 측면(113)을 구비한다. 집적회로 칩(120)은 패키지 몸체(110)의 내부에 내장된다. 즉, 집적회로 칩(120)은 몰드 수지로 둘러싸여 보호되고 고정된다. 집적회로 칩(120)은 예컨대 낸드 플래시 메모리(NAND flash memory)와 같은 메모리 소자 칩이다. 그러나 반드시 이에 한정되는 것은 아니다.
리드프레임(130)은 다수의 리드들로 이루어지며, 각각의 리드들은 패키지 몸체(110) 내부에 위치하는 내부리드(131)와 외부에 위치하는 외부리드(132)로 구분된다. 내부리드(131)는 패키지 몸체(110) 내부에서 집적회로 칩(120)과 기계적, 전기적으로 연결된다.
내부리드(131)의 형태, 구성, 배치 등은 매우 다양하며, 내부리드(131)와 집적회로 칩(120) 사이의 위치 관계, 기계적 연결 방식, 전기적 연결 방식 또한 매우 다양하게 구현할 수 있다. 이는 본 발명이 속하는 기술 분야에 잘 알려져 있으며, 본 발명과 직접적인 관련이 없으므로 자세한 도시 및 설명을 생략한다. 도 1a에 도시된 반도체 패키지(100a)는 본 실시예의 반도체 패키지(100)에서 내부 구조가 변형된 예이다. 이와 같이 본 발명에 따른 반도체 패키지는 패키지 몸체 내부의 구조가 다양하게 변형될 수 있으며, 특정 구조로 한정되지 않는다.
본 실시예에 따른 반도체 패키지(100)의 특징은 리드프레임(130)의 외부리드(132)에 있다. 외부리드(132)는 내부리드(131)로부터 연장되어 패키지 몸체(110)의 측면(113) 외부에 위치하며, 상단부(132a)와 중단부(132b)와 하단부(132c)로 이루어진다.
상단부(132a)는 내부리드(131)와 연결되는 부위이며, 패키지 몸체(110)의 상부면(111)에 인접하여 상부면(111)보다 낮은 높이에 위치한다. 상단부(132a)는 패키지 몸체 상부면(111)과 평행한 것이 바람직하다. 하단부(132c)는 상단부(132a)와 평행하게 형성되고, 패키지 몸체(110)의 하부면(112)에 인접하여 하부면(112)보다 낮은 높이에 위치한다.
중단부(132b)는 상단부(132a)와 하단부(132c)를 서로 연결하며, 상단부(132a)와 하단부(132c)에 각각 90도 미만의 각도로 연결되는 것이 바람직하다. 즉, 외부리드(132)에서 상단부(132a)와 중단부(132b)가 이루는 각도(θ1) 및 중단부(132b)와 하단부(132c)가 이루는 각도(θ2)는 각각 90도 미만이다. 따라서 외부리드(132) 전체의 형태는 Z자형을 이룬다. 이와 같이 외부리드(132)가 Z자형을 가지게 되면 패키지(100)의 전체 폭(A)이 통상적인 패키지에 비하여 증가하지 않으며, 그에 따라 패키지 실장 면적도 늘어나지 않는다.
한편, 하단부(132c)의 밑면과 패키지 몸체 하부면(112) 사이의 간격은 상단부(132a)의 윗면과 패키지 몸체 상부면(111) 사이의 간격보다 큰 것이 바람직하다. 이에 대해서는 도 3을 참조하여 뒤에서 다시 설명한다.
제2 실시예(개별 패키지)
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지(200)의 개략적인 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 패키지(200)는 외부리드(232)의 구성과 형태를 비롯하여 몇 가지 점에서 앞서 설명한 제1 실시예와 다소 차이가 있다. 이하, 제1 실시예와 다른 점에 대해서만 설명하며, 동일한 구성요소에 대해서는 동일한 참조 번호를 사용하고 설명을 생략한다.
본 실시예의 외부리드(232)는 내부리드(231)와 상단부(132a)를 연결하는 연결부(232d)를 더 가진다. 전술한 바와 같이, 내부리드(231)와 연결되는 외부리드 상단부(132a)는 패키지 몸체(110)의 상부면(111)에 인접하여 위치한다. 그런데 패키지 몸체(110) 내부에서의 내부리드(231) 위치가 상부면(111)에 인접하지 않을 경우에는 연결부(232d)를 통하여 내부리드(231)와 외부리드 상단부(132a)를 연결시킨다. 연결부(232d)가 더 형성되더라도 외부리드(232)의 기본적인 형태는 Z자형을 유지한다.
한편, 패키지 몸체(110) 내부의 구조에 있어서 집적회로 칩(120)은 내부리드(231)의 아래위에 각각 한 개씩 모두 두 개가 위치한다. 이와 같이 본 발명에 따른 개별 반도체 패키지를 구성하는 집적회로 칩은 전술한 실시예와 같이 한 개가 될 수도 있지만, 본 실시예와 같이 두 개 또는 그 이상이 될 수도 있다.
제3 실시예(패키지 적층 구조)
이상 설명한 개별 반도체 패키지는 패키지 적층 구조를 구성하는 데 효율적으로 이용될 수 있다. 이하, 본 발명의 패키지 적층 구조에 대하여 설명한다.
도 3은 본 발명의 제3 실시예에 따른 패키지 적층 구조(300)의 일부를 나타내는 단면도이다.
도 3을 참조하면, 패키지 적층 구조(300)는 아래쪽에 위치한 제1 반도체 패키지(100-1)와 위쪽에 위치한 제2 반도체 패키지(100-2)로 이루어진다. 각각의 반 도체 패키지(100-1, 100-2)는 전술한 제1 실시예의 개별 패키지와 동일한 구성을 가진다. 따라서 전술한 구성요소에 대해서는 동일한 참조 번호를 사용하고 가급적 중복 설명을 생략한다. 적층 구조(300)를 설명하기 위하여 제1 실시예의 개별 패키지를 예로 들지만, 이는 단지 설명을 위한 것이며 본 발명의 적층 구조가 특정 실시예의 패키지 구성에 의하여 한정되지는 않는다.
본 실시예의 적층 구조(300)에서 제2 패키지(100-2)의 외부리드 하단부(132c)는 제1 패키지(100-1)의 외부리드 상단부(132a) 위에 위치한다. 각각의 패키지(100-1, 100-2)에서 외부리드 하단부(132c)의 밑면과 패키지 몸체 하부면(112) 사이의 간격(B)은 외부리드 상단부(132a)의 윗면과 패키지 몸체 상부면(111) 사이의 간격(C)보다 크다.
한편, 적층 구조(300)는 각 패키지(100-1, 100-2)의 패키지 몸체(110) 사이에 개재되는 접착층(340)을 더 포함할 수 있다. 이 경우, 각 패키지의 외부리드 하단부(132c)의 밑면과 패키지 몸체 하부면(112) 사이의 간격(B)은 외부리드 상단부(132a)의 윗면과 패키지 몸체 상부면(111) 사이의 간격(C)과 접착층(340)의 두께(D)를 더한 것보다 크거나 같은 것이 바람직하다.
따라서 제2 패키지(100-2)의 외부리드 하단부(132c)는 제1 패키지(100-1)의 외부리드 상단부(132a) 위에 위치하여 직접 기계적으로 접촉하며 전기적으로 연결된다.
제4 실시예(패키지 적층 구조)
도 4는 본 발명의 제4 실시예에 따른 패키지 적층 구조(400)의 일부를 나타 내는 단면도이다.
도 4를 참조하면, 본 실시예의 패키지 적층 구조(400)는 아래위로 적층된 패키지(100-1, 100-2) 사이의 전기적 연결을 보다 확실히 하기 위하여 접합부재(450)를 이용하는 것이 특징이다.
접합부재(450)는 제2 패키지(100-2)의 외부리드 하단부(132c)와 제1 패키지(100-1)의 외부리드 상단부(132a)를 기계적으로 접합하면서 동시에 전기적으로 연결시킨다. 예를 들어, 접합부재(450)는 솔더(solder), 전도성 에폭시(conductive epoxy), 전도성 접착 테이프와 같이 기계적 접합력과 전기적 전도성을 모두 제공할 수 있는 소재로 이루어진다. 접합부재(450)에 대해서는 이어지는 적층 방법의 실시예에서 보다 자세히 설명할 것이다.
제5 실시예(패키지 적층 방법)
이상 설명한 패키지 적층 구조는 다음과 같은 방법으로 형성될 수 있다. 이하, 본 발명의 패키지 적층 방법에 대하여 설명한다.
다시 도 4를 참조하면, 본 발명에 따른 패키지 적층 방법은 제1 반도체 패키지(100-1)와 제2 반도체 패키지(100-2)를 제조하는 단계와, 제1 패키지(100-1)의 외부리드 상단부(132a) 위에 제2 패키지(100-2)의 외부리드 하단부(132c)가 위치하도록 제1, 제2 패키지(100-1, 100-2)를 적층하는 단계와, 제1 패키지(100-1)의 외부리드 상단부(132a)와 제2 패키지(100-2)의 외부리드 하단부(132c)를 전기적으로 연결하는 단계를 포함하여 이루어진다.
특히, 전기적 연결 단계는 솔더, 전도성 에폭시, 전도성 접착 테이프와 같은 접합부재(450)에 의하여 이루어지는 것이 바람직하다. 접합부재(450)는 적층 단계 전에 제1 패키지(100-1)의 외부리드 상단부(132a)에 형성될 수도 있고, 적층 단계 후에 제1 패키지(100-1)의 외부리드 상단부(132a)와 제2 패키지(100-2)의 외부리드 하단부(132c)에 동시에 형성될 수도 있다.
도 5는 본 발명의 제5 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다. 도 5에 도시된 본 실시예의 패키지 적층 방법은 접합부재로서 솔더를 이용하는 경우이다.
도 5를 참조하면, 패키지 적층 단계 전에 먼저 제1 패키지(100-1)의 외부리드 상단부(132a)에 용융된 솔더(550)를 도포한다. 용융 솔더(550)의 도포 과정은 통상적인 도포 기구(560)를 이용하여 각각의 리드(132)마다 불연속적으로 진행한다. 용융 솔더(550)는 예컨대 중량 조성비가 96.5/3/0.5이고 녹는점이 217℃인 주석/은/구리(Sn/Ag/Cu) 또는 중량 조성비가 63/37이고 녹는점이 183℃인 주석/납(Sn/Pb)을 이용한다.
용융 솔더 대신에 소정의 점도를 가지는 액상의 전도성 에폭시를 사용할 수도 있다. 액상 에폭시를 이용할 경우, 패키지 적층 단계 전후에 경화 공정을 거치는 것이 필요하다. 한편, 패키지 적층 전에 용융 솔더 또는 액상 에폭시를 도포하는 것이 아니라, 적층 후에 도포하는 것도 가능하다. 아울러, 리드를 따라 용융 솔더 또는 액상 에폭시를 불연속적으로 도포하는 것이 아니라, 연속적으로 도포하는 것도 가능하다. 다음의 제6 실시예는 그러한 예이다.
제6 실시예(패키지 적층 방법)
도 6a 및 도 6b는 본 발명의 제6 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다.
먼저, 도 6a에 도시된 바와 같이, 도포 기구(660)를 이용하여 리드(132)를 따라 연속적으로 용융 솔더(650) 또는 액상 에폭시를 도포한다. 이어서, 용융 솔더(650) 또는 액상 에폭시를 부분 경화하고 적층 단계를 진행한다. 도 6a와 도 6b에서는 편의상 제1 패키지(100-1)만 도시하였고 그 위에 적층되는 제2 패키지는 도시하지 않았다.
이어서, 도 6b에 도시된 바와 같이, 흡입 기구(670) 또는 송풍 기구를 이용하여 리드(132) 사이에 남아있는 잔류 솔더 또는 에폭시를 제거한다. 흡입 기구(670)는 고온 분위기에서 잔류 솔더 또는 에폭시의 점도를 떨어뜨린 후 진공 흡입력을 이용하여 제거하며, 송풍 기구는 고온의 공기를 불어넣어 제거한다. 제거 단계 후, 부분 경화 상태의 솔더 또는 에폭시를 완전 경화시킨다.
제7 실시예(패키지 적층 방법)
도 7a 및 도 7b는 본 발명의 제7 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다.
접합부재로 사용되는 솔더는 용융 상태가 아니라 페이스트(paste) 상태로 공급될 수 있다. 솔더 페이스트는 분말 상태의 솔더와 액상의 플럭스(flux)가 혼합된 형태로, 이를 이용한 적층 방법이 본 실시예이다.
도 7a를 참조하면, 솔더 페이스트(750)는 스크린 프린트(screen print) 방법에 의하여 리드 상단부(132a)에 도포된다. 먼저, 리드(132)의 열을 따라 스텐실 (stencil, 760)을 설치하고, 스퀴즈(squeeze, 770)를 이용하여 스텐실(760)의 홈(761) 안으로 솔더 페이스트(750)를 밀어 넣는다. 스텐실(760)의 홈(761)은 각각의 리드 상단부(132a)에 대응하여 형성되어 있다. 따라서 스텐실을 제거하면 도 7b에 도시된 바와 같이 각 리드의 상단부(132a)에만 솔더 페이스트(750)가 도포된다. 이어서, 스텐실을 제거한 후, 패키지 적층 단계를 진행하고 적외선 리플로우(IR reflow) 공정을 거쳐 리드 접합을 완료한다.
제8 실시예(패키지 적층 방법)
도 8a 및 도 8b는 본 발명의 제8 실시예에 따른 패키지 적층 방법을 개략적으로 나타내는 사시도이다.
접합부재로 전도성 접착 테이프를 사용하는 예가 제8 실시예이다. 먼저, 도 8a에 도시된 바와 같이, 리드(132)의 열을 따라 전도성 접착 테이프(850)를 부착한다. 이어서, 도 8b에 도시된 바와 같이, 절단 기구(860)를 이용하여 각 리드 사이의 접착 테이프(850)를 잘라내어 제거한다.
지금까지 여러 실시예들을 통하여 설명한 바와 같이, 본 발명은 Z자형의 외부리드를 구비하는 개별 반도체 패키지를 이용하여 패키지 적층 구조와 방법을 구현한다. 외부리드의 상단부와 하단부가 각각 패키지 상하부면에 인접하여 평행하게 형성되고, 하단부의 밑면과 패키지 하부면 사이의 간격이 상단부의 윗면과 패키지 상부면 사이의 간격보다 크기 때문에, 위아래 패키지의 리드간 직접 접촉을 통하여 기계적, 전기적 연결을 구현할 수 있는 장점이 있다. 외부리드가 Z자형으로 형성되 면 패키지의 전체 폭이 통상적인 패키지에 비하여 증가하지 않으며, 그에 따라 패키지 실장 면적도 늘어나지 않는 이점도 있다.
본 발명은 적층 구조가 매우 단순하고 안정적이며, 별도의 리드 가공을 거치지 않고 개별 패키지의 외부리드를 그대로 이용하여 적층 구조를 구현할 수 있다. 따라서 본 발명의 반도체 패키지는 적층 구조에 뿐만 아니라 개별적으로도 이용할 수 있으며, 패키지 특성 검사에 적용되는 리드 형태 그대로 적층 구조에 이용할 수 있는 장점이 있다.
또한, 본 발명은 외부리드 구조가 단순하고 별도의 가공 단계를 필요로 하지 않기 때문에 적층 공정이 용이하고 자동화가 가능하며 제조비용이 낮다. 그리고 다양한 접합부재를 이용하여 적층 방법을 구현할 수 있으므로 신뢰성 면에서도 우수한 특성을 가질 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (25)

  1. 상부면과 하부면과 상기 상하부면을 연결하는 측면을 구비하는 패키지 몸체;
    상기 패키지 몸체의 내부에 내장되는 적어도 하나 이상의 집적회로 칩; 및
    상기 패키지 몸체의 내부에서 상기 집적회로 칩과 기계적, 전기적으로 연결되는 내부리드와, 상기 내부리드로부터 연장되어 상기 패키지 몸체의 측면 외부에 위치하는 외부리드를 구비하는 리드프레임을 포함하며,
    상기 외부리드는 상단부와 중단부와 하단부를 가지며, 상기 상단부는 상기 내부리드와 연결되고 상기 패키지 몸체의 상부면과 평행하게 형성되며 상기 패키지 몸체의 상부면에 인접하여 상기 상부면보다 낮은 높이에 위치하고, 상기 하단부는 상기 상단부와 평행하게 형성되고 상기 패키지 몸체의 하부면에 인접하여 상기 하부면보다 낮은 높이에 위치하고, 상기 중단부는 상기 상단부와 상기 하단부를 서로 연결하며,
    상기 하단부의 밑면과 상기 패키지 몸체의 하부면 사이의 간격은 상기 상단부의 윗면과 상기 패키지 몸체의 상부면 사이의 간격보다 큰 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 반도체 패키지와 제2 반도체 패키지가 아래위로 적층된 패키지 적층 구조로서,
    상기 제1, 제2 반도체 패키지의 각각은, 상부면과 하부면과 상기 상하부면을 연결하는 측면을 구비하는 패키지 몸체; 상기 패키지 몸체의 내부에 내장되는 적어도 하나 이상의 집적회로 칩; 및 상기 패키지 몸체의 내부에서 상기 집적회로 칩과 기계적, 전기적으로 연결되는 내부리드와, 상기 내부리드로부터 연장되어 상기 패키지 몸체의 측면 외부에 위치하는 외부리드를 구비하는 리드프레임을 포함하며,
    상기 제1, 제2 반도체 패키지의 상기 외부리드 각각은, 상기 내부리드와 연결되고 상기 패키지 몸체의 상부면에 인접하여 상기 상부면보다 낮은 높이에 위치하는 상단부와, 상기 상단부와 평행하게 형성되고 상기 패키지 몸체의 하부면에 인접하여 상기 하부면보다 낮은 높이에 위치하는 하단부와, 상기 상단부와 상기 하단부를 서로 연결하는 중단부를 가지며,
    상기 제2 반도체 패키지의 상기 하단부는 상기 제1 반도체 패키지의 상기 상 단부 위에 위치하여 전기적으로 연결되는 것을 특징으로 하는 패키지 적층 구조.
  7. 제6항에 있어서, 상기 제1, 제2 반도체 패키지의 상기 상단부 각각은 상기 패키지 몸체의 상부면과 평행한 것을 특징으로 하는 패키지 적층 구조.
  8. 제6항에 있어서, 상기 제1, 제2 반도체 패키지의 상기 중단부 각각은 상기 상단부와 상기 하단부에 각각 90도 미만의 각도로 연결되는 것을 특징으로 하는 패키지 적층 구조.
  9. 제6항에 있어서, 상기 제1, 제2 반도체 패키지의 상기 외부리드 각각은 상기 내부리드와 상기 상단부를 연결하는 연결부를 더 가지는 것을 특징으로 하는 패키지 적층 구조.
  10. 제6항에 있어서, 상기 제2 반도체 패키지의 상기 하단부는 상기 제1 반도체 패키지의 상기 상단부 위에 위치하여 직접 기계적으로 접촉하는 것을 특징으로 하는 패키지 적층 구조.
  11. 제6항에 있어서, 상기 제2 반도체 패키지의 상기 하단부와 상기 제1 반도체 패키지의 상기 상단부를 기계적으로 접합하고 전기적으로 연결시키는 접합부재를 더 포함하는 것을 특징으로 하는 패키지 적층 구조.
  12. 제6항에 있어서, 상기 제1, 제2 반도체 패키지의 각각은 상기 하단부의 밑면과 상기 패키지 몸체의 하부면 사이의 간격이 상기 상단부의 윗면과 상기 패키지 몸체의 상부면 사이의 간격보다 큰 것을 특징으로 하는 패키지 적층 구조.
  13. 제6항에 있어서, 상기 제1, 제2 반도체 패키지의 상기 패키지 몸체 사이에 개재되는 접착층을 더 포함하는 것을 특징으로 하는 패키지 적층 구조.
  14. 제13항에 있어서, 상기 제1, 제2 반도체 패키지의 각각은 상기 하단부의 밑면과 상기 패키지 몸체의 하부면 사이의 간격이 상기 상단부의 윗면과 상기 패키지 몸체의 상부면 사이의 간격과 상기 접착층의 두께를 더한 것보다 크거나 같은 것을 특징으로 하는 패키지 적층 구조.
  15. 제6항 내지 제9항 및 제12항 중의 어느 한 항에 기재된 상기 제1 반도체 패키지와 상기 제2 반도체 패키지를 제조하는 단계;
    상기 제1 반도체 패키지의 상기 상단부 위에 상기 제2 반도체 패키지의 상기 하단부가 위치하도록 상기 제1, 제2 반도체 패키지를 적층하는 단계; 및
    상기 제1 반도체 패키지의 상기 상단부와 상기 제2 반도체 패키지의 상기 하단부를 전기적으로 연결하는 단계;
    를 포함하는 패키지 적층 방법.
  16. 제15항에 있어서, 상기 제1, 제2 반도체 패키지의 전기적 연결 단계는 접합부재에 의하여 이루어지는 것을 특징으로 하는 패키지 적층 방법.
  17. 제16항에 있어서, 상기 접합부재는 솔더인 것을 특징으로 하는 패키지 적층 방법.
  18. 제16항에 있어서, 상기 접합부재는 전도성 에폭시인 것을 특징으로 하는 패키지 적층 방법.
  19. 제16항에 있어서, 상기 접합부재는 전도성 접착 테이프인 것을 특징으로 하는 패키지 적층 방법.
  20. 제17항에 있어서, 상기 제1, 제2 반도체 패키지의 적층 단계 전에 상기 제1 반도체 패키지의 상기 상단부에 상기 솔더를 용융 상태로 도포하는 단계를 더 포함하는 것을 특징으로 하는 패키지 적층 방법.
  21. 제17항에 있어서, 상기 제1, 제2 반도체 패키지의 적층 단계 후에 상기 제1 반도체 패키지의 상기 상단부와 상기 제2 반도체 패키지의 상기 하단부에 상기 솔더를 용융 상태로 도포하는 단계를 더 포함하는 것을 특징으로 하는 패키지 적층 방법.
  22. 제17항에 있어서, 상기 제1, 제2 반도체 패키지의 적층 단계 전에 상기 제1 반도체 패키지의 상기 상단부에 상기 솔더를 페이스트 상태로 스크린 프린트하는 단계를 더 포함하는 것을 특징으로 하는 패키지 적층 방법.
  23. 제18항에 있어서, 상기 제1, 제2 반도체 패키지의 적층 단계 전에 상기 제1 반도체 패키지의 상기 상단부에 상기 전도성 에폭시를 액상 상태로 도포하는 단계를 더 포함하는 것을 특징으로 하는 패키지 적층 방법.
  24. 제18항에 있어서, 상기 제1, 제2 반도체 패키지의 적층 단계 후에 상기 제1 반도체 패키지의 상기 상단부와 상기 제2 반도체 패키지의 상기 하단부에 상기 전도성 에폭시를 액상 상태로 도포하는 단계를 더 포함하는 것을 특징으로 하는 패키지 적층 방법.
  25. 제19항에 있어서, 상기 제1, 제2 반도체 패키지의 적층 단계 전에 상기 제1 반도체 패키지의 상기 상단부에 상기 전도성 접착 테이프를 부착하는 단계를 더 포함하는 것을 특징으로 하는 패키지 적층 방법.
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JPH11307708A (ja) * 1998-04-23 1999-11-05 Nec Corp 半導体装置

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05206361
11307708

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