DE19920445A1 - Integrierte Schaltung ultrahoher Dichte mit BLP-Stapel sowie Verfahren zum Herstellen derselben - Google Patents
Integrierte Schaltung ultrahoher Dichte mit BLP-Stapel sowie Verfahren zum Herstellen derselbenInfo
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Abstract
Es wird ein BLP-Stapel (2) mit hoher Zuverlässigkeit und kleiner Montagefläche sowie mit hoher Packungsdichte offenbart. Dieser Baustein weist Folgendes auf: DOLLAR A - einen ersten Baustein (10) mit äußeren Spannungsanschlußleitungen (11), die an ihrem Anfang jeweils durch den Boden desselben ins Freie treten und sich über eine Seitenfläche zur Oberseite erstrecken, mit unteren Zuleitungsabschnitten (111) an der Unterseite, seitlichen Zuleitungsabschnitten (113) an der Seitenfläche und oberen Zuleitungsabschnitten (112) an der Oberseite; und DOLLAR A - einen zweiten Baustein (20) mit äußeren Spannungsanschlußleitungen (21), die an ihrem Anfang durch den Boden desselben ins Freie treten und mit den äußeren Spannungsanschlußleitungen des ersten Bausteins in Kontakt gebracht sind, um mit diesen elektrisch verbunden zu sein.
Description
Die Erfindung betrifft einen BLP(Bottom Leaded Package =
Baustein mit Zuleitungen am Boden)-Stapel integrierter
Schaltungen ultrahoher Dichte sowie ein Verfahren zum Her
stellen desselben.
Im Allgemeinen wurden in der Vergangenheit Bausteinherstel
lungstechniken für integrierte Schaltungen dahingehend ent
wickelt, Forderungen hinsichtlich Miniaturisierung an die
Halbleiterindustrie zu genügen. Verbesserte Verfahren zum
Miniaturisieren integrierter Schaltungen, die die Integra
tion von Millionen von Schaltungselementen in eine einzelne
integrierte, auf Silizium aufgebaute Schaltung ermöglichen,
haben zu erhöhter Hervorhebung von Verfahren geführt, durch
die diese Schaltungen in räumlich effizienten, aber dennoch
zuverlässigen und in Massen herstellbaren Bausteinen einge
baut werden.
Die Fig. 1A-3C veranschaulichen die Schritte von Herstell
prozessen zum Erhalten von Stapeln von Halbleiterspeicher-
Bauelementen. Spezieller werden Schritte eines Herstellpro
zesses für einen bekannten TSOP(Thin Small Outline Package =
Flachbaustein mit kleiner Außenkontur)-Stapel 5 erläutert.
Gemäß den Fig. 1A und 1B werden ein oberes und ein unteres
TSOP 50 bereitgestellt. Wie es in Fig. 2B dargestellt ist,
werden die beiden umgebogenen Außenzuleitungen 500 an jedem
der TSOPs 50 geradegerichtet, wie es in Fig. 2B dargestellt
ist, und die Enden werden abgeschnitten, so dass nur kurze
Stücke verbleiben, wie es in Fig. 2C dargestellt ist. Dann
werden die TSOPs 50 aufeinander gestapelt und miteinander
verbunden, während die Zuleitungen ausgerichtet sind, wie es
in Fig. 3A dargestellt ist. Zwischen das obere und untere
TSOP 50 wird ein Kleber 501 eingebracht. Wie es in Fig. 3B
dargestellt ist, werden Stapelschienen 510 mit Löchern 511
zum Einführen der Außenzuleitungen 500 der TSOPs 50 und zum
Anschließen derselben bereitgestellt, diese Löcher 511 und
die Vorderenden der Außenzuleitungen 500 an den verklebten
TSOPs 50 werden ausgerichtet, und dann werden diese Außenzu
leitungen 500 in die Löcher 511 eingeführt. Anschließend
wird Kleber 503 auf die Unterseite der oberen Teile der
Schienen 510 aufgetragen, und die Schienen und die Oberflä
che des oberen TSOP 50 werden aneinander befestigt, wodurch
eine weitere Bewegung der Schienen 510 verhindert ist. Auf
die Oberseiten der Löcher 511 wird eine Lotpaste 502 aufge
tragen und erwärmt, so dass sie die Schienen 510 und die
Außenzuleitungen 500 miteinander verbindet. Anstatt dass
Lotpaste auf die zu verbindenden Teile aufgetragen wird,
können diese auch in geschmolzenes Lot eingetaucht werden.
So wird durch mechanischen und elektrischen Anschluss der
zwei Bausteine ein TSOP-Stapel 5 mit doppelter Speicherkapa
zität hergestellt. Die Speicherkapazität des Bausteinesta
pels kann dadurch variiert werden, dass so viele TSOPs 50
aufeinander gestapelt werden, dass die erforderliche Spei
cherkapazität erreicht wird. Wenn z. B. ein 8-Mega-DRAM-Bau
steinestapel aus 4-Mega-DRAM-TSOPs hergestellt werden soll,
werden zwei dieser TSOPs aufeinander gestapelt, während vier
aufeinander gestapelt werden, wenn aus ihnen ein 16-Mega-
DRAM-Bausteinestapel hergestellt werden soll.
Fig. 5 veranschaulicht ein anderes Beispiel eines bekannten
Stapelbausteins zum Bereitstellen eines dünnen Bausteinesta
pels 6, der dennoch beständig, widerstandsfähig gegen mecha
nische Beeinflussung durch Feuchtigkeit und Verwindung ist
und außerdem gute Wärmeabstrahlung zeigt, wie es im Dokument
US-A-5,446,620 im Einzelnen offenbart ist.
Jedoch führt der bekannte einfache Bausteinestapel von Chip
bausteinen zu einem sperrigen und schweren Stapel. Auch be
stehen beim bekannten Bausteinestapel Probleme dahingehend,
dass die Anschlüsse an den Schienen 510 freiliegen und keine
zufriedenstellende Festigkeit aufweisen, was die Zuverläs
sigkeit beeinträchtigt. Außerdem können die langen Signal
leitungen von den Bondflecken am Halbleiterchip 7 zu einer
gedruckten Leiterplatte (die Außenzuleitungen und die Schie
nen) eine Signalverzögerung verursachen, die schnelles Funk
tionsvermögen beeinträchtigt oder zu mehr Störsignalen
führt, was die Zuverlässigkeit hinsichtlich der elektrischen
Funktion beeinträchtigt. Andererseits können die wiederhol
ten Kleberbondschritte beim Herstellprozess zu einer Verwin
dung der Komponenten führen oder die Verwindungskraft zwi
schen einem Halbleiterchip und einem Vergusskörper schwä
chen. Außerdem führen die erhöhte Anzahl von Herstellschrit
ten durch das zusätzliche Aufstapeln der fertiggestellten
Bausteine und das Erfordernis gesonderter Stapelausrüstungen
neben den zum Herstellen des fertiggestellten Bausteins er
forderlichen Ausrüstungen zu zusätzlichen Kosten und einer
längeren Herstellzeit. Insbesondere sind im Fall eines TSOP-
Stapels 5 die Prozessschritte zum Stapeln der Bausteine
durch das Strecken und Abschneiden überflüssiger Teile der
Außenzuleitung an den fertigen TSOPs 50, die gesonderte Her
stellung der Schienen 510 und die Ausrichtung der Zuleitun
gen 500 zwischen dem oberen und dem unteren TSOP 50 zum Ein
führen der Zuleitungen 500 in die Löcher 511 in den Schienen
510 wie auch die Befestigung der Schienen an der Oberseite
des oberen Bausteins sehr kompliziert.
Der Erfindung liegt die Aufgabe zugrunde, einen Stapel von
Hauptleiterbausteinen mit hoher Dichte und kurzen Signallei
tungen sowie hervorragender mechanischer und elektrischer
Zuverlässigkeit sowie ein Verfahren zu dessen Herstellung zu
schaffen.
Diese Aufgabe ist hinsichtlich des Stapels durch die Lehren
von Anspruch 1 und hinsichtlich des Verfahrens durch die
Lehre von Anspruch 10 gelöst. Der erfindungsgemäße Stapel
ist leicht, flach, kurz und klein und benötigt weniger Mon
tagefläche bei dichterer Packungsdichte, wobei dennoch hohe
Zuverlässigkeit erzielt wird. Gemäß einer ersten Erschei
nungsform verfügt ein BLP-Stapel integrierter Schaltungen
ultrahoher Dichte über einen 3D(dreidimensionalen)-BLP mit
externen Spannungsanschlussleitungen, die an ihrem Anfang
durch dessen Boden ins Freie führen und sich um die Unter
seite, eine Seitenfläche und die Oberseite des Körpers des
Bausteins erstrecken, wobei auf diesen 3D-BLP ein Standard-
BLP mit unteren Zuleitungen aufgestapelt ist, die in Kontakt
mit den unteren Zuleitungen des BLP gebracht sind.
Gemäß einer zweiten Erscheinungsform der Erfindung ist ein
BLP-Stapel integrierter Schaltungen ultrahoher Dichte ge
schaffen, mit mindestens zwei 3D-BLPs geschaffen, die auf
einanderfolgend aufgestapelt sind, so dass Zuleitungsab
schnitte eines oberen 3D-BLP und Zuleitungen an einem unte
ren 3D-BLP elektrisch miteinander verbunden sind, wobei die
3D-BLPs äußere Spannungsanschlussleitungen aufweisen, die an
ihrem Anfang jeweils durch den Boden derselben gehen und
sich in gebogener Weise so erstrecken, dass sie die Unter
seite, eine Seitenfläche und die Oberseite des Körpers des
Bausteins umgeben.
Gemäß einer dritten Erscheinungsform der Erfindung ist ein
BLP-Stapel mit einem ersten BLP-Stapel und einem zweiten
BLP-Stapel, der mit dem ersten identisch ist und diesem ge
genüberstehend so angeordnet ist, dass die unteren Zulei
tungsabschnitte der 3D-BLP im zweiten BLP-Stapel in Kontakt
mit den unteren Zuleitungsabschnitten des 3D-BLP im ersten
BLP-Stapel gebracht sind, geschaffen, wobei der erste BLP-
Stapel einen 3D-BLP mit externen Spannungsanschlussleitungen
aufweist, die an ihrem Anfang jeweils durch den Boden des
selben ins Freie treten und sich in gebogener Weise so er
strecken, dass sie die Unterseite, eine Seitenfläche und
einen Teil der Oberseite desselben umgeben, und mit einem
Standard-BLP, der so auf den 3D-BLP gestapelt ist, dass die
unteren Zuleitungen des Standard-BLP elektrisch mit den obe
ren Zuleitungsabschnitten verbunden sind, die an der Ober
seite des Körpers des 3D-BLP freiliegen.
Gemäß einer vierten Erscheinungsform der Erfindung ist ein
BLP-Stapel mit einem 3D-BLP mit äußeren Spannungsanschluss
leitungen geschaffen, die an ihrem Anfang jeweils durch den
Boden desselben ins Freie treten und sich gebogen so erstrecken,
dass sie die Unterseite, eine Seitenfläche und einen
Teil der Oberseite desselben umgeben, wobei ein Standard-BLP
auf die unteren Zuleitungsabschnitte des 3D-BLP so aufge
setzt ist, dass die unteren Zuleitungen elektrisch in Kon
takt mit den oberen Leitungsabschnitten des 3D-BLP gebracht
sind, die an der Oberseite des Körpers desselben freiliegen,
und wobei zwischen den 3D-BLP und den Standard-BLP Abstands
halter eingesetzt sind, um diese zwei BLPs voneinander zu
beabstanden.
Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er
findung werden teilweise in der folgenden Beschreibung dar
gelegt, und teilweise werden sie dem Fachmann bei der Unter
suchung des Folgenden oder beim Ausüben der Erfindung er
kennbar. Die Aufgaben und Vorteile der Erfindung werden spe
ziell durch die Maßnahmen erzielt, wie sie in den beigefüg
ten Ansprüchen dargelegt sind.
Die Erfindung wird aus der nachfolgenden detaillierten Be
schreibung und den beigefügten Zeichnungen, die nur zur Ver
anschaulichung dienen und demgemäß für die Erfindung nicht
beschränkend sind, vollständiger zu verstehen sein.
Fig. 1A-3C zeigen Querschnitte zum Veranschaulichen je
weils eines Schritts eines bekannten Prozesses zum Herstel
len eines Stapels von Halbleiterbausteinen, wobei
Fig. 1A-1B Querschnitte fertiggestellter TSOPs zeigen, die
für den Stapelvorgang bereitgestellt werden;
Fig. 2A-2C Querschnitte zeigen, die Schritte eines Ab
schneidprozesses für Außenzuleitungen an einem TSOP veran
schaulichen; und
Fig. 3A-3C Querschnitte zeigen, die Schritte eines Prozes
ses zum Einführen eines TSOP-Stapels in Stapelschienen und
zum gegenseitigen Verlöten veranschaulichen;
Fig. 4A ist ein Querschnitt eines bekannten Stapels von
Halbleiterbausteinen;
Fig. 4B ist eine Seitenansicht des Stapels gemäß Fig. 4A ge
sehen aus einer Richtung "A";
Fig. 5 ist eine Seitenansicht eines anderen Beispiels eines
bekannten Stapels von Halbleiterbausteinen;
Fig. 6A ist ein Querschnitt eines erfindungsgemäßen Stan
dard-BLP;
Fig. 6B ist ein Querschnitt eines erfindungsgemäßen 3D-BLP;
Fig. 7 ist ein Querschnitt, der Schlüsselteile eines oberen
und eines unteren Teils einer Spanneinrichtung zum Herstel
len eines BLP-Stapels integrierter Schaltungen ultrahoher
Dichte gemäß einem bevorzugten Ausführungsbeispiel der Er
findung zeigt;
Fig. 8 ist eine Gesamtdraufsicht des unteren Spannteils in
Fig. 7;
Fig. 9 ist eine Schnittansicht, die einen BLP-Stapel inte
grierter Schaltungen ultrahoher Dichte gemäß einem ersten
bevorzugten Ausführungsbeispiel der Erfindung zeigt (Stapel
aus einem Standard-BLP und einem 3D-BLP);
Fig. 10 ist eine Schnittansicht, die einen Standard-BLP und
einen 3D-BLP zeigt, die auf die zum Stapeln bereite Spann
einrichtung von Fig. 7 aufgesetzt sind;
Fig. 11 ist eine Schnittansicht, die einen BLP-Stapel inte
grierter Schaltungen ultrahoher Dichte gemäß Fig. 9 zeigt,
der an einem Motherboard angebracht ist;
Fig. 12 ist eine Schnittansicht, die einen fertiggestellten
3D-BLP-Stapel integrierter Schaltungen ultrahoher Dichte ge
mäß einem zweiten bevorzugten Ausführungsbeispiel der Erfin
dung zeigt (Stapelung zweier 3D-BLPs);
Fig. 13 ist eine Schnittansicht, die 3D-BLPs zeigt, die auf
die zum Stapeln aufgesetzte Spanneinrichtung von Fig. 7 auf
gesetzt sind;
Fig. 14 ist eine Schnittansicht, die ein zweites Ausfüh
rungsbeispiel eines BLP-Stapels integrierter Schaltungen
ultrahoher Dichte zeigt, der auf einem Motherboard ange
bracht ist;
Fig. 15 ist eine Schnittansicht, die eine modifizierte Ver
sion eines zweiten Ausführungsbeispiels eines BLP-Stapels
integrierter Schaltungen ultrahoher Dichte zeigt;
Fig. 16A ist eine Schnittansicht eines zweiten Ausführungs
beispiels eines BLP-Stapels integrierter Schaltungen ultra
hoher Dichte, wobei ein Beispiel einer Kapazitätserweiterung
dargestellt ist;
Fig. 16B ist eine Schnittansicht, die den in Fig. 16A darge
stellten BLP-Stapel auf einem Motherboard montiert zeigt;
Fig. 16C ist eine Schnittansicht, die den in Fig. 16A darge
stellten BLP-Stapel zeigt, der in anderer Form auf einem
Motherboard montiert ist;
Fig. 17 ist eine Schnittansicht, die ein anderes Ausfüh
rungsbeispiel einer Spanneinrichtung zum Herstellen eines
BLP-Stapels integrierter Schaltungen ultrahoher Dichte gemäß
einem bevorzugten Ausführungsbeispiel der Erfindung zeigt;
Fig. 18 ist eine Schnittansicht, die 3D-BLPs zeigt, die auf
die Spanneinrichtung von Fig. 17 aufgesetzt sind;
Fig. 19 ist eine Schnittansicht, die ein drittes Ausfüh
rungsbeispiel eines BLP-Stapels integrierter Schaltungen
ultrahoher Dichte gemäß der Erfindung zeigt (Stapelung des
bereits hergestellten Stapels aus einem Standard-BLP und
einem 3D-BLP);
Fig. 20 ist eine Schnittansicht, die den in Fig. 19 darge
stellten BLP-Stapel zeigt, der auf einem Motherboard mon
tiert ist;
Fig. 21 ist eine Vorderansicht, die ein viertes Ausführungs
beispiel eines BLP-Stapels integrierter Schaltungen ultraho
her Dichte gemäß der Erfindung zeigt (Stapelung unter Ver
wendung von Abstandshaltern);
Fig. 22 ist eine perspektivische Ansicht einer Löttauchein
richtung, die bei der Herstellung des vierten Ausführungs
beispiels eines BLP-Stapels integrierter Schaltungen ultra
hoher Dichte gemäß der Erfindung anwendbar ist;
Fig. 23A-23H sind Vorderansichten zum Veranschaulichen der
Schritte eines Herstellprozesses für das genannte vierte
Ausführungsbeispiel, wobei
Fig. 23A eine Vorderansicht ist, die punktweise auf den 3D-
BLP aufgesetzte Abstandshalter zeigt;
Fig. 23B eine Vorderansicht ist, die einen auf den 3D-BLP
montierten Standard-BLP zeigt;
Fig. 23C eine Vorderansicht ist, die den 3D-BLP und den dar
auf montierten Standard-BLP zeigt, die durch eine Spannein
richtung aufeinander geklemmt sind;
Fig. 23D eine Vorderansicht ist, die einen BLP zeigt, der
zur Verlötung auf einer Seite bereit ist;
Fig. 23E eine Vorderansicht ist, die einen BLP zeigt, dessen
Zuleitungen auf einer Seite in Lot eingetaucht werden;
Fig. 23F eine Vorderansicht ist, die einen BLP zeigt, der
durch die Spanneinrichtung festgeklemmt ist und gedreht und
in Schwingung versetzt wird, um die Zuleitungen auf seiner
anderen Seite in Lot einzutauchen;
Fig. 23G eine Vorderansicht ist, die einen BLP zeigt, wäh
rend die Zuleitungen auf seiner anderen Seite in Lot einge
taucht sind;
Fig. 23H eine Schnittansicht ist, die einen fertiggestellten
BLP-Stapel gemäß dem vierten Ausführungsbeispiel zeigt; und
Fig. 24 ist eine Vorderansicht des BLP-Stapels des vierten
Ausführungsbeispiels der Erfindung der auf einem Motherboard
montiert ist.
Nun wird im Einzelnen auf die bevorzugten Ausführungsformen
der Erfindung Bezug genommen, zu denen in den beigefügten
Zeichnungen Beispiele dargestellt sind. Die Schritte des
Stapelungsprozesses eines BLP-Stapels gemäß einem bevorzug
ten Ausführungsbeispiel der Erfindung werden unter Bezugnah
me auf die Fig. 6A-11 erläutert. Die Fig. 6A und 6B sind
Schnittansichten eines Standard-BLP und eines 3D-BLP, wie
sie jeweils bei der Erfindung angewandt werden, und Fig. 9
ist eine Schnittansicht, die einen BLP-Stapel integrierter
Schaltungen ultrahoher Dichte (im Folgenden der Kürze halber
einfach als BLP-Stapel bezeichnet) gemäß einem ersten bevor
zugten Ausführungsbeispiel der Erfindung zeigt (Stapelung
eines Standard-BLP und eines 3D-BLP).
Gemäß den Fig. 6A, 6B und 9 beinhaltet ein BLP-Stapel gemäß
dem ersten bevorzugten Ausführungsbeispiel der Erfindung
einen 3D-BLP 10 mit äußeren Spannungsanschlussleitungen 11,
die an ihrem Anfang jeweils durch den Boden desselben ins
Freie treten und sich in umgebogener Weise so erstrecken,
dass sie die Unterseite, eine Seitenfläche und einen Teil
der Oberseite desselben umgeben, und einen Standard-BLP 20,
der so auf den 3D-BLP 10 aufgestapelt ist, dass untere Zu
leitungen 21 des Standard-BLP 20 elektrisch mit unteren Zu
leitungsabschnitten 111 verbunden sind, die an der Untersei
te des 3D-BLP 10 freiliegen. Jede der äußeren Spannungsan
schlussleitungen 11 am 3D-BLP 10 beinhaltet einen unteren
Zuleitungsabschnitt 111 an der Unterseite eines Bausteinkör
pers 12, einen seitlichen Zuleitungsabschnitt 113 an einer
Seite des Körpers, der sich ausgehend vom unteren Zulei
tungsabschnitt 111 erstreckt, und einen oberen Zuleitungsab
schnitt 112 an einem Teil der Oberseite des Körpers, der
sich ausgehend vom seitlichen Zuleitungsabschnitt 113 er
streckt. Die äußeren Spannungsanschlussleitungen 21 am Stan
dard-BLP 20 liegen nur an der Unterseite des Bausteinkörpers
frei, und sie werden als "untere Zuleitungen" bezeichnet.
Nun werden Schritte des Herstellprozesses für den obigen
BLP-Stapel gemäß einem ersten bevorzugten Ausführungsbei
spiel der Erfindung unter Bezugnahme auf die Fig. 7-10 er
läutert. Fig. 7 ist eine Schnittansicht, die Schlüsselteile
eines oberen und unteren Teils einer Spanneinrichtung zur
Herstellung eines BLP-Stapels gemäß einem bevorzugten Aus
führungsbeispiel der Erfindung zeigt, Fig. 8 ist eine Ge
samtansicht des unteren Spannteils in Fig. 7, und Fig. 10
ist eine Schnittansicht, die 3D-BLPs zeigt, die auf die in
Fig. 7 dargestellte, zur Stapelung bereite Spanneinrichtung
100 aufgesetzt sind.
Gemäß den Fig. 7-10 beginnt der Herstellprozess für den
BLP-Stapel gemäß dem ersten bevorzugten Ausführungsbeispiel
der Erfindung damit, dass ein Standard-BLP 20 so auf eine
Tasche 102 im unteren Spannteil 101 in Fig. 7 aufgesetzt
wird, dass die unteren Zuleitungen 21 nach oben zeigen, und
der BLP durch Unterdruck zum unteren Spannteil gezogen wird,
um ihn dort festzuhalten. Dann wird ein 3D-BLP 10 auf den
Standard-BLP 20 aufgesetzt und so zu diesem ausgerichtet,
dass die unteren Zuleitungen 21 am Standard-BLP 20 und die
unteren Zuleitungsabschnitte 111 des 3D-BLP 10 in Kontakt
gebracht sind. Der 3D-BLP 10 wird durch das obere Spannteil
103 nach unten gedrückt, um ihn an seiner Position zu hal
ten, und ein Laserstrahl (nicht dargestellt) wird auf die
Grenze zwischen den unteren Zuleitungen 21 des Standard-BLP
20 und den unteren Zuleitungsabschnitten 111 des 3D-BLP 10
gebracht, um diese in Kontakt stehenden Teile miteinander zu
verschweißen. So sind bei Fertigstellung des BLP-Stapels aus
dem 3D-BLP 10 und dem Standard-BLP 20 die Halbleiterchips 7
dieser BLPs elektrisch miteinander verbunden und die Spei
cherkapazität ist erweitert.
Wie es in Fig. 11 dargestellt ist, kann der BLP-Stapel 1 des
ersten Ausführungsbeispiels auf einem Motherboard 200 mon
tiert werden. In diesem Fall können der 3D-BLP 10 und der
Standard-BLP 20 so aufgestapelt werden, dass die oberen Zu
leitungsabschnitte 112 des 3D-BLP 10 und die unteren Zulei
tungen 21 des Standard-BLP 20 miteinander verschweißt wer
den. Auch können die Zuleitungen 11 am 3D-BLP 10 und die Zu
leitungen 21 am Standard-BLP 20 durch Lot oder einen leiten
den Film mechanisch und elektrisch miteinander verbunden
werden.
Fig. 12 ist eine Schnittansicht, die einen fertiggestellten
3D-BLP-Stapel gemäß einem zweiten bevorzugten Ausführungs
beispiel der Erfindung zeigt (Aufstapeln zweier 3D-BLPs);
Fig. 13 ist ein Querschnitt, der 3D-BLPs zeigt, die auf die
zum Stapeln bereite Spanneinrichtung von Fig. 7 aufgesetzt
sind, und Fig. 14 ist eine Schnittansicht, die ein zweites
Ausführungsbeispiel eines BLP-Stapels des zweiten Ausfüh
rungsbeispiels zeigt, der auf einem Motherboard montiert
ist.
Gemäß Fig. 12 beinhaltet der 3D-BLP-Stapel 2 gemäß dem zwei
ten bevorzugten Ausführungsbeispiel der Erfindung mindestens
zwei aufeinanderfolgend aufgestapelte 3D-BLPs 10, von denen
jeder äußere Spannungsanschlussleitungen 11 aufweist, die an
ihrem Anfang jeweils durch den Boden derselben hindurchtre
ten und sich gebogen so erstrecken, dass sie die Unterseite,
eine Seitenfläche und einen Teil der Oberseite derselben um
geben, wobei die Halbleiterchips 7 im oberen und unteren 3D-
BLP 10 über jeweilige Zuleitungen 11 verbunden sind.
Nun werden die Schritte des Herstellprozesses für den obigen
BLP-Stapel gemäß dem zweiten Ausführungsbeispiel der Erfin
dung erläutert.
Gemäß Fig. 13 beginnt der Herstellprozess mit dem Anordnen
eines fertiggestellten 3D-BLP 10 in einer Tasche 102 im in
Fig. 7 dargestellten unteren Spannteil 101, wobei dieser BLP
durch Unterdruck an das untere Spannteil gezogen wird, um
ihn dort festzuhalten. Der Unterdruck in der Tasche 102 wird
mittels einer Vakuumleitung (nicht dargestellt) erzeugt, die
mit dem Boden der Tasche verbunden ist. Nachdem der 3D-BLP
10 durch Unterdruck festgehalten wurde, wird ein weiterer
3D-BLP 10 auf diesen aufgesetzt. In diesem Fall sind die
aufgestapelten 3D-BLPs 10 so ausgerichtet, dass die oberen
Zuleitungsabschnitte 112, die an der Oberseite des Körpers
des unteren 3D-BLP 10 freiliegen, und die unteren Zulei
tungsabschnitte 111 des oberen 3D-BLP 10 zueinander passen.
Dann wird, wie es in Fig. 13 dargestellt ist, der obere 3D-
BLP 10 durch das obere Spannteil 103 nach unten gedrückt, um
ihn positioniert zu halten, und ein Laserstrahl (nicht dar
gestellt) wird auf die Grenze zwischen den Zuleitungen 11
der 3D-BLP 10 gerichtet, um diese miteinander zu verschwei
ßen. So verfügt der BLP-Stapel aus den 3D-BLPs 10 bei seiner
Fertigstellung über Halbleiterchips 7 in den beiden BLPs,
die elektrisch miteinander verbunden sind, so dass die Spei
cherkapazität erweitert ist. Wie es in Fig. 14 dargestellt
ist, kann der so hergestellte BLP-Stapel gemäß dem zweiten
Ausführungsbeispiel der Erfindung auf einem Motherboard 200
montiert werden.
Fig. 15 ist eine Schnittansicht, die eine modifizierte Ver
sion des zweiten Ausführungsbeispiels eines 3D-BLP-Stapels
zeigt, wobei die zwei 3D-BLPs 10 anders als beim vorstehen
den zweiten Ausführungsbeispiel so aufeinandergestapelt
sind, dass, angesichts der Form der Zuleitungen 11, die Sei
ten der Zuleitungen 11 mit den oberen Zuleitungsabschnitten
112 einander zugewandt und in Kontakt miteinander gebracht
sind, wobei die zwei 3D-BLPs 10 so aufgestapelt sein können,
dass die Seiten der Zuleitungen 11 mit den unteren Zulei
tungsabschnitten 111 einander zugewandt und in Kontakt ge
bracht sind.
Fig. 16A ist eine Schnittansicht des zweiten Ausführungsbei
spiels eines BLP-Stapels mit Kapazitätserweiterung, aus dem
erkennbar ist, dass diese Kapazitätserweiterung dadurch mög
lich ist, dass einfach die Anzahl aufgestapelter 3D-BLPs 10
erhöht wird. Die Anzahl aufgestapelter 3D-BLPs 10 beträgt
vorzugsweise weniger als acht, bevorzugter weniger als vier,
um eine zu große Höhe zu vermeiden. Der BLP-Stapel gemäß
Fig. 16A kann in der in Fig. 16B oder der in Fig. 16C darge
stellten Form montiert werden.
Fig. 17 ist eine Schnittansicht eines anderen Ausführungs
beispiels einer Spanneinrichtung zum Herstellen eines BLP-
Stapels gemäß einem bevorzugten Ausführungsbeispiel der Er
findung, und Fig. 18 ist eine Schnittansicht, die 3D-BLPs 10
zeigt, die auf die Spanneinrichtung 100a in Fig. 17 aufge
setzt sind, wobei ein nach oben und unten verlaufender La
serstrahl auf die Grenze zwischen den Zuleitungen 11 der
aufgestapelten BLPs gerichtet wird, die unter Verwendung der
Spannteile 100a festgeklemmt werden, die von links und
rechts statt von oben und unten wirken, um die Zuleitungen
11 miteinander zu verschweißen. Auf einer Seite der Spann
teile 100a, die einander gegenüberstehend links und rechts
angeordnet sind, existiert ein Führungsloch 105 zum Führen
einer Stoßeinrichtung 104, wenn diese vorgeschoben oder zu
rückgezogen wird, um einen der auf die Spannteile gesetzten
3D-BLPs so zu verschieben, dass enger Kontakt mit dem ande
ren 3D-BLP 10 erreicht wird.
Fig. 19 ist eine Schnittansicht, die ein drittes Ausfüh
rungsbeispiel eines BLP-Stapels gemäß der Erfindung zeigt
(Stapelung des bereits erstellten Stapels aus einem Stan
dard-BLP und einem 3D-BLP).
Gemäß Fig. 19 beinhaltet der BLP-Stapel 3 des dritten Aus
führungsbeispiels der Erfindung einen ersten BLP-Stapel und
einen zweiten BLP-Stapel, der mit dem ersten identisch ist
und diesem so gegenübersteht, dass die unteren Zuleitungsab
schnitte 111 des 3D-BLP 10 im zweiten BLP-Stapel in Kontakt
mit den unteren Zuleitungsabschnitten 111 des 3D-BLP 10 im
ersten BLP-Stapel gebracht sind, wobei der erste BLP-Stapel
einen 3D-BLP 10 mit äußeren Spannungsanschlussleitungen 11
aufweist, die an ihrem Anfang jeweils durch den Boden des
selben treten und sich umgebogen so erstrecken, dass sie die
Unterseite, eine Seitenfläche und einen Teil der Oberseite
desselben umgeben, und wobei ein Standard-BLP 20 so auf den
3D-BLP 10 gestapelt ist, dass die unteren Zuleitungen 21 des
ersteren elektrisch mit den oberen Zuleitungsabschnitten 111
verbunden sind, die an der Oberseite des Körpers des 3D-BLP
10 freiliegen.
Nun werden Schritte des Herstellprozesses für den vorstehen
den BLP-Stapel gemäß dem dritten Ausführungsbeispiel der Er
findung erläutert.
Als Erstes wird der erste BLP-Stapel durch die folgenden
Schritte hergestellt: (1) Positionieren eines 3D-BLP 10 in
einer Tasche 102 in einem unteren Spannteil 101; (2) Anzie
hen des BLP 10 an das untere Spannteil durch Unterdruck, um
es dort festzuhalten; (3) Positionieren und Ausrichten des
Standard-BLP auf der Oberseite des 3D-BLP in solcher Weise,
dass die an der Oberseite des 3D-BLP 10 freiliegenden oberen
Zuleitungsabschnitte 112 und die unteren Zuleitungen 21 am
Standard-BLP 20 übereinstimmen; und (4) Lenken eines Laser
strahls auf die Vorderenden der unteren Zuleitungen 21 des
Standard-BLP 20, um die unteren Zuleitungen 21 des Standard-
BLP 20 und die unteren Zuleitungsabschnitte 112 am 3D-BLP 10
zu verschweißen. Dann wird ein zweiter BLP-Stapel durch Her
stellschritte hergestellt, die den obigen Schritten (1)-(4)
entsprechen, und so auf den ersten BLP-Stapel aufge
setzt, dass der 3D-BLP 10 im ersten BLP-Stapel und der 3D-
BLP 10 im zweiten BLP-Stapel so miteinander in Kontakt ge
bracht sind, dass ihre jeweiligen unteren Zuleitungsab
schnitte 111 einander zugewandt sind. Der erste und der
zweite BLP-Stapel werden durch ein oberes Spannteil 103, das
die Stapel positioniert hält, heruntergedrückt, und ein La
serstrahl wird auf die Grenze zwischen den unteren Zulei
tungsabschnitten 111 der 3D-BLPs 10 im ersten und zweiten
BLP-Stapel gerichtet, um die Zuleitungen 11 der 3D-BLPs 10
im ersten und zweiten BLP-Stapel zu verschweißen, um dadurch
den BLP-Stapel 3 gemäß dem dritten Ausführungsbeispiel der
Erfindung fertigzustellen. Der BLP-Stapel 3 gemäß dem drit
ten Ausführungsbeispiel der Erfindung kann mit der in Fig. 20
dargestellten Form auf ein Motherboard 200 montiert wer
den.
Fig. 21 ist eine Vorderansicht, die ein viertes Ausführungs
beispiel eines BLP-Stapels gemäß der Erfindung zeigt, Fig. 22
ist eine perspektivische Ansicht einer Löttaucheinrich
tung, die bei der Herstellung des BLP-Stapels des vierten
Ausführungsbeispiels anwendbar ist; und Fig. 23A-23H sind
Vorderansichten zum Veranschaulichen von Schritten des Her
stellprozesses für den BLP-Stapel gemäß dem vierten Ausfüh
rungsbeispiel.
Gemäß Fig. 21 umfasst der BLP-Stapel 4 des vierten Ausfüh
rungsbeispiels einen 3D-BLP 10 mit äußeren Spannungsan
schlussleitungen 11, die an ihrem Anfang jeweils durch den
Boden desselben ins Freie treten und sich gebogen so erstrecken,
dass sie die Unterseite, eine Seitenfläche und einen
Teil der Oberseite desselben umgeben, wobei ein Standard-BLP
20 so auf die unteren Zuleitungsabschnitte 111 am 3D-BLP 10
aufgesetzt ist, dass die unteren Zuleitungen 21 elektrisch
in Kontakt mit den oberen Zuleitungsabschnitten 112 des 3D-
BLP 10 gebracht sind, die an der Oberseite des Körpers der
selben freiliegen, und wobei Abstandshalter 70 zwischen den
3D-BLP 10 und den Standard-BLP 20 eingesetzt sind, damit
diese voneinander beabstandet sind. Die Abstandshalter 70
können aus Kleber bestehen, der sowohl am 3D-BLP 10 als auch
am Standard-BLP 20 anhaftet. Die unteren Zuleitungsabschnit
te 111 des 3D-BLP 10 sowie die unteren Zuleitungen 21 am
Standard-BLP 20 sind so konzipiert, dass sie durch Eintau
chen in Lot 71 miteinander verbunden werden.
Nun werden Schritte des Herstellprozesses für den BLP-Stapel
4 gemäß dem vierten Ausführungsbeispiel erläutert.
Der Herstellprozess für den BLP-Stapel 4 gemäß dem vierten
Ausführungsbeispiel beginnt mit dem Bereitstellen eines
Standard-BLP 20 und eines 3D-BLP 10 sowie einer Löttauchein
richtung 8, wie sie in Fig. 22 dargestellt ist. Wie es in
Fig. 23A dargestellt ist, werden Abstandshalter 70 punktför
mig auf der Unterseite des Körpers des 3D-BLP 10 angebracht,
wobei die oberen Zuleitungsabschnitte 112 des 3D-BLP 10 nach
unten zeigen. Gemäß Fig. 23B wird der Standard-BLP 20 auf
dem 3D-BLP 10 montiert, der die punktförmigen Abstandshalter
70 trägt. Gemäß Fig. 23C werden der Standard-BLP 20 und der
3D-BLP 10 gleichzeitig durch eine Spanneinrichtung 9 festge
klemmt. Der Standard-BLP 20 und der 3D-BLP 10 werden im ge
klemmten Zustand durch die Spanneinrichtung 9 über die Löt
taucheinrichtung 8 gebracht, damit die Vorderenden sowohl
der unteren Zuleitungsabschnitte 111 an einer Seite des 3D-
BLP 10 als auch die unteren Zuleitungen 21 an einer Seite
des Standard-BLP 20 in Lot 71 getaucht werden, das über eine
Lotzuführspitze 81 in die Löttaucheinrichtung 8 gegeben
wird, wie es in Fig. 23D dargestellt ist, um die unteren Zu
leitungsabschnitte 111 an einer Seite des 3D-BLP 10 und die
gegenüberstehenden unteren Zuleitungen 21 an einer Seite des
Standard-BLP 20 zu verlöten und elektrisch zu verbinden. Der
durch die Abstandshalter 70 geschaffene Abstand zwischen dem
Standard-BLP 20 und dem 3D-BLP 10 sorgt für einfache Strö
mung von Lot in den Zwischenraum, was die Verbindungszuver
lässigkeit zwischen den Bausteinen verbessert. Überschüssi
ges Lot 71, wie es über die Lotzuführspitze 81 im Zentrum
der Löttaucheinrichtung 8 eingespült wird, wird nach dem Ge
brauch beim Lötvorgang für erneute Umwälzung in einen Vor
ratsbehälter rückgeführt. Bei Abschluss des Lottauchvorgangs
hinsichtlich der Zuleitungen 11 an einer Seite des Baustei
nestapels wird die Spanneinrichtung 9 gedreht, während bei
der Verstellung, um die entgegengesetzten Zuleitungen in die
Tauchposition zu bringen, eine Schwingung angeregt wird, wie
in Fig. 23F dargestellt, um die Menge des an den Zuleitungen
11 des Bausteinestapels anhaftenden Lots konstant zu halten
und für eine große Ausbreitung des Lots im Zwischenraum zwi
schen den Bausteinen zu sorgen, wofür eine Schwingungsvor
richtung mit einem Schwingungsmotor (nicht dargestellt) vor
handen ist. Wenn die Spanneinrichtung 9 die Schwingung und
eine Drehung um 180° beendet hat, werden die Vorderenden so
wohl der unteren Zuleitungsabschnitte 111 an der anderen
Seite des 3D-BLP 10 als auch der unteren Zuleitungen 21 an
der anderen Seite des Standard-BLP 20 in das Lot 21 ge
taucht, das durch die Lotzuführspitze 81 in der Löttauchein
richtung 8 ausgegeben wird, wie es in Fig. 23G dargestellt
ist, um die unteren Zuleitungsabschnitte 111 an der anderen
Seite des 3D-BLP 10 und die gegenüberstehenden unteren Zu
leitungen 21 an der anderen Seite des Standard-BLP 20 zu
verlöten und elektrisch zu verbinden. Der so fertiggestellte
3D-BLP-Stapel 4 (in Fig. 23H dargestellt) verfügt über ver
größerte Speicherkapazität und kann in der in Fig. 24 darge
stellten Form an einem Motherboard 200 montiert werden.
Der erläuterte erfindungsgemäße BLP-Stapel kann bei kürzes
ten Signalpfaden, was schnelle Funktion ermöglicht, hohe
Dichte aufweisen. Der Herstellprozess für diesen BLP-Stapel
ist einfach, schnell und zuverlässig. Demgemäß kann der Bau
steinestapel mit geringen Kosten innerhalb kurzer Zeit bei
verringertem TAT-Effekt und verbesserter Produktivität her
gestellt werden.
Claims (12)
1. BLP-Stapel (1, 2, 3) integrierter Schaltungen ultraho
her Dichte, gekennzeichnet durch:
- 1. einen ersten Baustein (10) mit äußeren Spannungsanschluss leitungen (11), die an ihrem Anfang jeweils durch den Boden desselben ins Freie treten und sich über eine Seitenfläche zur Oberseite erstrecken, mit unteren Zuleitungsabschnitten (111) an der Unterseite, seitlichen Zuleitungsabschnitten (113) an der Seitenfläche und oberen Zuleitungsabschnitten (112) an der Oberseite; und
- 2. einen zweiten Baustein (20) mit äußeren Spannungsan schlussleitungen (21), die an ihrem Anfang durch den Boden desselben ins Freie treten und mit den äußeren Spannungsan schlussleitungen des ersten Bausteins in Kontakt gebracht sind, um mit diesen elektrisch verbunden zu sein.
2. BLP-Stapel nach Anspruch 1, dadurch gekennzeichnet,
dass die äußeren Spannungsanschlussleitungen (21) am zweiten
Baustein (20) wahlweise entweder mit den oberen Zuleitungs
abschnitten (112) oder den unteren Zuleitungsabschnitten
(111) des ersten Bausteins (10) verbunden sind.
3. BLP-Stapel nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, dass die äußeren Spannungsanschluss
leitungen (21) am zweiten Baustein (20), die an ihrem Anfang
durch dessen Boden ins Freie treten, sich ähnlich wie die
äußeren Spannungsanschlussleitungen (11) am ersten Baustein
(10) über eine Seitenfläche des Körpers zur Oberseite er
strecken.
4. BLP-Stapel nach Anspruch 3, dadurch gekennzeichnet,
dass die oberen Zuleitungsabschnitte des zweiten Bausteins
(20) in Kontakt mit den oberen Zuleitungsabschnitten (112)
des ersten Bausteins (10) gebracht sind, um elektrisch mit
diesen verbunden zu sein.
5. BLP-Stapel nach Anspruch 3, dadurch gekennzeichnet,
dass die oberen Zuleitungsabschnitte des zweiten Bausteins
(20) in Kontakt mit den unteren Zuleitungsabschnitten (111)
des ersten Bausteins (10) gebracht sind, um mit diesen elek
trisch verbunden zu sein.
6. BLP-Stapel nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, dass sich zwischen den Körpern des
ersten Bausteins (10) und des zweiten Bausteins (20) Ab
standshalter (70) befinden, um die Körper voneinander zu be
abstanden.
7. BLP-Stapel nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, dass ein dritter und ein vierter Bau
stein auf den ersten Baustein gestapelt sind, wobei der
dritte Baustein über äußere Spannungsanschlussleitungen ver
fügt, die an ihrem Anfang durch den Boden desselben ins
Freie treten und sich über eine Seitenfläche des Körpers zur
Oberseite erstrecken, und der vierte Baustein über äußere
Spannungsanschlussleitungen verfügt, die sich an ihrem An
fang durch den Boden desselben ins Freie erstrecken und mit
den äußeren Spannungsanschlussleitungen am dritten Baustein
in Kontakt gebracht sind, um mit diesen elektrisch verbunden
zu sein.
8. BLP-Stapel nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, dass die äußeren Spannungsanschluss
leitungen (11, 21) am ersten und zweiten Baustein (10, 20)
durch Lot oder einen leitenden Film elektrisch miteinander
verbunden sind.
9. BLP-Stapel nach einem der Ansprüche 1 bis 7, dadurch
gekennzeichnet, dass die äußeren Spannungsanschlussleitungen
(11, 21) am ersten und zweiten Baustein (10, 20) durch einen
Laserstrahl verschweißt wurden, um elektrisch miteinander
verbunden zu sein.
10. Verfahren zum Herstellen eines BLP-Stapels integrierter
Schaltungen ultrahoher Dichte, gekennzeichnet durch die fol
genden Schritte:
- 1. Positionieren eines zweiten Bausteins (20) mit äußeren Spannungsanschlussleitungen (21), die an ihrem Anfang durch die Bodenfläche des Körpers ins Freie treten, in einer Ta sche eines unteren Stapelspannteils in solcher Weise, dass die Zuleitungen nach oben zeigen;
- 2. Anziehen dieses zweiten Bausteins in der Tasche im unte ren Stapelspannteil durch Unterdruck;
- 3. Positionieren eines ersten Bausteins (20) auf der Ober seite des zweiten Bausteins in solcher Weise, dass äußere Spannungsanschlussleitungen (11) am ersten Baustein und un tere Zuleitungsabschnitte am zweiten Baustein in Kontakt miteinander gebracht sind, wobei die äußeren Spannungsan schlussleitungen untere Zuleitungsabschnitte, die an ihrem Anfang durch die Unterseite des Körpers ins Freie treten, seitliche Zuleitungsabschnitte an der Seitenfläche des Kör pers, die sich ausgehend von den unteren Zuleitungsabschnit ten erstrecken, und obere Zuleitungsabschnitte an der Ober seite des Körpers aufweisen, die sich ausgehend von den seitlichen Zuleitungsabschnitten erstrecken;
- 4. Herunterdrücken des ersten Bausteins mit einem oberen Spannteil zum Festklemmen des ersten Bausteins und des zwei ten Bausteins; und
- 5. Lenken eines Laserstrahls auf die Grenze zwischen den unteren Zuleitungsabschnitten am ersten Baustein und den äußeren Spannungsanschlussleitungen am zweiten Baustein in Kontakt mit den unteren Zuleitungsabschnitten am ersten Bau stein, um die äußeren Spannungsanschlussleitungen am zweiten Baustein und die Zuleitungen am ersten Baustein zu ver schweißen.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
dass statt des zweiten Bausteins der erste Baustein in der
Tasche im unteren Stapelspannteil positioniert wird und ein
weiterer erster Baustein so auf die Oberseite des ersten
Bausteins aufgesetzt wird, dass die äußeren Spannungsan
schlussleitungen der zwei ersten Bausteine in Kontakt ge
bracht sind, um diese zwei ersten Bausteine aufzustapeln.
12. Verfahren nach Anspruch 10, gekennzeichnet durch die
folgenden Schritte:
- 1. punktweises Auftragen von Abstandshaltern auf die Unter seite des ersten Bausteins, wobei die unteren Zuleitungsab schnitte des ersten Bausteins nach oben zeigen;
- 2. Montieren des zweiten Bausteins auf dem ersten Baustein mit den punktförmig aufgetragenen Abstandshaltern;
- 3. Festklemmen des ersten und zweiten Bausteins durch eine Spanneinrichtung;
- 4. Erstellen des festgeklemmten ersten und zweiten Bausteins über eine Löttaucheinrichtung durch Verstellen der Spannein richtung in solcher Weise, dass die Vorderenden sowohl der unteren Zuleitungsabschnitte an einer Seite des ersten Bau steins und die äußeren Spannungsanschlussleitungen auf einer Seite des zweiten Bausteins in das Lot getaucht werden, das über eine Lotzuführspitze in der Löttaucheinrichtung ausge geben wird, um die unteren Zuleitungsabschnitte auf einer Seite des ersten Gehäusebausteins und die gegenüberstehenden äußeren Spannungsanschlussleitungen auf einer Seite des zweiten Bausteins zu verlöten und elektrisch zu verbinden; und
- 5. Umdrehen der Spanneinrichtung, während sie bei der Bewe gung in Schwingung versetzt wird, die dazu dient, die Vor derenden sowohl der unteren Zuleitungsabschnitte auf der an deren Seite des geklemmten ersten Bausteins als auch die äußeren Spannungsanschlussleitungen auf der anderen Seite des zweiten Bausteins zum Eintauchen in das Lot zu bringen, das durch die Lotzuführspitze in der Löttaucheinrichtung ausgegeben wird, um die unteren Zuleitungsabschnitte an der anderen Seite des ersten Bausteins und die gegenüberstehen den Spannungsanschlussleitungen auf der anderen Seite des zweiten Bausteins zu verlöten und elektrisch miteinander zu verbinden.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10244713A1 (de) * | 2002-07-18 | 2004-02-05 | Epcos Ag | Oberflächenmontierbares Bauelement und Verfahren zu dessen Herstellung |
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EP1684348A3 (de) * | 2005-01-21 | 2007-08-29 | Chung-Hsing Tzu | Verbessertes Chip-Stapelgehäuse |
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