KR100290885B1 - 초고집적회로비·엘·피스택및그제조방법 - Google Patents

초고집적회로비·엘·피스택및그제조방법 Download PDF

Info

Publication number
KR100290885B1
KR100290885B1 KR1019980016342A KR19980016342A KR100290885B1 KR 100290885 B1 KR100290885 B1 KR 100290885B1 KR 1019980016342 A KR1019980016342 A KR 1019980016342A KR 19980016342 A KR19980016342 A KR 19980016342A KR 100290885 B1 KR100290885 B1 KR 100290885B1
Authority
KR
South Korea
Prior art keywords
dimensional
standard
blood
solder
blp
Prior art date
Application number
KR1019980016342A
Other languages
English (en)
Other versions
KR19990084522A (ko
Inventor
차기본
최창국
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980016342A priority Critical patent/KR100290885B1/ko
Priority to JP34990598A priority patent/JP4342013B2/ja
Priority to DE19920445A priority patent/DE19920445B4/de
Publication of KR19990084522A publication Critical patent/KR19990084522A/ko
Priority to US09/848,586 priority patent/US6399420B2/en
Application granted granted Critical
Publication of KR100290885B1 publication Critical patent/KR100290885B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 칩사이즈에 최대한 가까운 비·엘·피를 이용하여 용량을 확대시키는 한편 실장면적을 최소화 한 비·엘·피 스택을 제공하기 위한 것이다.
이를 위해, 본 발명은 3차원 비·엘·피(10)의 어퍼리드부(110)가 아래쪽으로 향하도록 한 상태에서 3차원 비·엘·피의 바텀쪽 바디 상면에 스페이서(30)를 도팅하는 단계와, 스페이서가 도팅된 3차원 비·엘·피 상부에 표준형 비·엘·피(20)를 탑재시키는 단계와, 3차원 비·엘·피와 표준형 비·엘·피를 고정지그(5)로 클램핑하는 단계와, 고정지그(5)를 이동시켜 클램핑된 3차원 비·엘·피의 한쪽 바텀리드부(111)와 표준형 비·엘·피의 한쪽 바텀리드(21) 선단을 솔더 딥핑기(4)의 솔더 공급팁(41)을 통해 배출되는 솔더(31)에 딥핑시켜 상기 3차원 비·엘·피의 일측 바텀리드부와 이와 마주보는 표준형 비·엘·피의 일측 바텀리드가 전기적으로 접속되도록하는 단계와, 고정지그(5)가 진동하면서 회전하여 클램핑된 3차원 비·엘·피(10)의 타측 바텀리드부(111)와 표준형 비·엘·피(20)의 타측 바텀리드(21) 선단을 솔더 딥핑기(4)의 솔더 공급팁(41)을 통해 배출되는 솔더(31)에 딥핑시켜 3차원 비·엘·피의 타측 바텀리드부와 이와 마주보는 표준형 비·엘·피의 타측 바텀리드가 전기적으로 접속되도록 하는 단계;를 수행하여서 되는 초고집적회로 비·엘·피 스택이다.

Description

초고집적회로 비·엘·피 스택 및 그 제조방법{ultra high density integrated circuit BLP stack and method for fabricating the same}
본 발명은 초고집적회로 비·엘·피 스택 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 칩의 용량 증가를 위해 적층함에 있어서 신뢰성이 높고 실장면적이 작은 경박단소화된 패키지 스택을 구현하기 위한 것이다.
일반적으로, 집적회로에 대한 패키징 기술은 반도체 산업에서 소형화에 대한 요구를 만족시키기 위해 지금까지 계속 발전해오고 있다.
집적회로의 소형화에 대한 방법의 진보는 회로가 구현된 단일의 실리콘 또는 칩속으로 수백만 개의 회로소자들이 집적되는 것을 가능하게 하였으며, 공간의 효율성을 제고하여 집적회로들을 패키징하는 방법에 대한 중요성을 부각시켜왔다.
한편, 도 2a 내지 도 3c는 용량이 확장된 반도체 패키지 스택을 얻기 위한 제조 과정을 나타낸 것으로서, 패키징이 완료된 패키지 단품들을 적층하여 용량이 확장된 반도체 패키지 스택을 얻게 된다.
종래 티·에스·오·피 스택(7)의 제조 과정은 다음과 같다.
먼저, 도 1a 및 도 1b에 나타낸 바와 같이 바텀용과 탑용으로 쓰일 티·에스·오·피(70)(TSOP : Thin Small Outline Package ; 이하, "티·에스·오·피"라고 한다)단품을 준비한다.
이와 같이 된 상태에서 티·에스·오·피(70)의 구부러진 아우터리드(700)를 도 2b에 나타낸 바와 같이 곧게 편 다음 선단부를 일정 길이만 남겨두고 컷팅하여 도 2c 상태로 만든다.
이어서, 상기 티·에스·오·피(70)들의 각 리드(11)를 정렬시킨 상태에서 상기 티·에스·오·피(70)들을 서로 접착시켜 도 3a에 나타낸 바와 같은 상태로 만든다.
이 때, 상부의 티·에스·오·피(70) 및 하부의 티·에스·오·피(70) 사이에는 접착제(701)가 개재(介在)된다.
그 후, 선단부가 컷팅된 각 티·에스·오·피(70)의 아우터리드(700)를 연결하기 위해 홀(801)이 뚫린 적층용 레일(80)을 준비하여, 상기 적층용 레일(80)의 홀(801)과 서로 접합된 티·에스·오·피(70)의 아우터리드(700) 선단부를 정렬시킨 후, 도 3b와 같이 티·에스·오·피(70)의 아웃터리드(11)를 레일(80)의 홀(801)에 끼워 맞춘다.
그 다음, 접착제(701)를 이용하여 레일(80) 상단부를 티·에스·오·피(70) 상면에 부착시키므로써 레일(80)의 유동을 방지한다.
그리고 나서, 솔더 페이스트(802)를 레일(80)의 홀(801) 상부에 부착한 후,솔더 페이스트(802)에 열을 가해서 레일(80)과 아우터리드(700)를 접합시키거나, 용융 솔더(31)에 딥핑하여 접합시키게 된다.
상기한 바와 같은 과정을 통해 2개의 패키지를 기계적, 전기적으로 연결시키면 티·에스·오·피 스택(7)이 완성되며, 이 때 패키지의 용량은 2배로 늘어나게 된다.
한편, 상기한 적층형 티·에스·오·피 스택(7)은 요구되는 용량에 따라 티·에스·오·피(70)를 원하는 수만큼 적층하여 제작하게 된다.
예를 들어, 4메가 DRAM의 티·에스·오·피(70)들로 8메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피(70) 단품 2개를 이용하고, 4메가 DRAM의 티·에스·오·피(70)들로 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피(70) 단품 4개를 이용하여 상기한 공정을 적용하여 적층하게 된다.
그러나, 이와 같은 종래의 패키지 스택은 패키징을 거쳐 만들어진 단품 패키지를 다시 적층하므로 부피가 크고 무거우며, 다단계를 이루는 연결부위가 노출될 뿐만 아니라, 접합부위의 강도가 약해 기계적 신뢰성이 저하되는 문제점이 있었다.
그리고, 반도체칩의 본딩패드에서부터 인쇄회로기판까지 긴 신호선을 거쳐야 하므로 고속 성능의 구현을 방해하는 신호 지연이 발생하거나, 간섭 노이즈등이 커지는 등 전기적 신뢰성 또한 저하되는 문제점이 있었다.
한편, 제조 과정에서 여러 번의 접합 단계를 거쳐야 하므로 구성 재료의 변형이 초래되거나, 반도체칩과 몰드바디와의 계면 접착력이 약화되는 문제점이 있었다.
또한, 패키지의 리드 피치가 파인 피치(Fine Pitch)로 갈수록, 즉, 리드(11)간의 피치가 좁아질수록 리드(11)에 묻는 솔더 페이스트(802)의 양을 컨트롤 하기가 어려우며, 따라서 솔더 페이스트(802)의 도포불량에 의해 리드(11)간의 절연이 이루어지지 않게 되는 등의 문제점이 있었다.
뿐만 아니라, 스택을 위해 레일을 별도로 제작하는 공정이 필요하고, 티·에스·오·피(70) 단품들의 아우터리드(700)를 곧게 펴고, 필요없는 부분을 잘라내야 하며, 이와 더불어 제작된 레일(80)의 홀(801)에 티·에스·오·피(70)의 리드(11)를 삽입시켜야 할 뿐만 아니라 레일(80)을 티에오피 상면에 부착해야 하며, 이를 위한 정렬 과정이 수반되어야 하는 등 패키지 스택 제작 공정이 복잡해지게 되는 문제점이 있다.
한편, 단품 패키지를 만드는 공정이 끝난 상태에서 적층하는 공정이 추가되므로 인해 총공정수가 늘어나며, 단품 패키지에 대한 패키징 공정용 장비외에 별도의 적층 장비를 추가적으로 갖추어야 하므로 많은 추가 비용이 소요되고, 제작에 소요되는 기간도 길어지게 되는등 많은 문제점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 집적도가 우수하고 패키징 단계에서 적층이 진행되기 때문에 공정이 단순하며, 외부로 노출되지 않도록 보호된 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수한 반도체패키지 스택을 제공하는데 그 목적이 있다.
도 1a 내지 도 3c는 종래의 적층형 반도체 패키지 제조 과정을 나타낸 종단면도로서,
도 1a는 및 도 1b는 스택을 위해 준비된 티·에스·오·피 단품을 나타낸 종단면도
도 2a 내지 도 2c는 티에오피 단품의 아우터리드 절단과정을 나타낸 종단면도
도 3a 내지 도3c는 티·에스·오·피 단품을 적층용 레일에 끼워 솔더링하는 과정을 나타낸 종단면도
도 4a 내지 도 4b는 본 발명에 따른 비·엘·피 스택용 비·엘·피 단품의 유형을 나타낸 정면도로서,
도 4a는 본 발명에 적용되는 표준형 비·엘·피를 나타낸 정면도
도 4b는 본 발명에 적용되는 3차원 비·엘·피를 나타낸 정면도
도 5는 본 발명에 적용되는 솔더 딥핑기를 나타낸 사시도
도 6a 내지 도 6g는 본 발명의 초고집적회로 비·엘·피 스택 제작 과정을 나타낸 정면도로서,
도 6a는 3차원 비·엘·피에 스페이서가 도팅된 상태를 나타낸 정면도
도 6b는 표준형 비·엘·피를 탑재시킨 상태를 나타낸 정면도
도 6c는 고정지그를 이용하여 3차원 비·엘·피 및 그 위에 탑재된 표준형 비·엘·피를 동시에 클램핑한 상태를 나타낸 정면도
도 6d는 비·엘·피의 일측 리드에 대해 솔더링이 이루어지기 직전의 상태를 나타낸 정면도
도 6e는 비·엘·피의 일측 리드에 대한 솔더 딥핑이 이루어지고 있는 상태를 나타낸 정면도
도 6f는 솔더링이 이루어지지 않는 타측 리드에 대한 솔더 딥핑이 이루어지도록 고정지그가 진동하면서 회전하는 과정을 나타낸 정면도
도 6g는 타측 리드에 대한 솔더 딥핑이 이루어지고 있는 상태를 나타낸 정면도
도 7은 완성된 초고집적회로 3차원 비·엘·피 스택을 나타낸 정면도
도 8은 본 발명의 비·엘·피 스택이 마더보드에 실장된 상태를 설명하는 정면도
도면의 주요부분에 대한 부호의 설명
1:비·엘·피 스택 10:3차원 비·엘·피
11:리드 110:어퍼리드부
111:바텀리드부 20:표준형 비·엘·피
21:바텀리드 30:스페이서
31:솔더 4:솔더 딥핑기
41:솔더 공급팁 5:고정지그
6:마더보드 7:티·에스·오·피 스택
70:티·에스·오·피 700:아우터리드
701:접착제 80:적층용 레일
801:홀 802:솔더 페이스트
상기한 목적을 달성하기 위해, 본 발명은 바텀을 통해 노출되는 외부전원접속용 리드가 연장형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원 비·엘·피의 바텀리드부 상부에 안착되어 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 접합되는 표준형 비·엘·피와, 상기 3차원 비·엘·피와 표준형 비·엘·피가 이격되도록 상기 3차원 비·엘·피와 표준형 비·엘·피 사이에 개재되는 스페이서를 구비한 것을 특징으로 하는 초고집적회로 비·엘·피 스택이 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 3차원 비·엘·피의 어퍼리드부가 아래쪽으로 향하도록 한 상태에서 상기 비·엘·피의 바텀쪽 바디 상면에 스페이서를 도팅하는 단계와, 상기 스페이서가 도팅된 3차원 비·엘·피 상부에 표준형 비·엘·피를 탑재시키는 단계와, 상기 3차원 비·엘·피와 표준형 비·엘·피를 고정지그로 클램핑하는 단계와, 상기 고정지그를 이동시켜 클램핑된 3차원 비·엘·피의 한쪽 바텀리드부와 표준형 비·엘·피의 한쪽 바텀리드 선단을 솔더 딥핑기의 솔더 공급팁을 통해 배출되는 솔더에 딥핑시켜 상기 3차원 비·엘·피의 일측 바텀리드부와 이와 마주보는 표준형 비·엘·피의 일측 바텀리드가 전기적으로 접속되도록 솔더링하는 단계와, 상기 고정지그가 진동하면서 회전하여 클램핑된 3차원 비·엘·피의 타측 바텀리드부와 표준형 비·엘·피의타측 바텀리드 선단을 솔더 딥핑기의 솔더 공급팁을 통해 배출되는 솔더에 딥핑시켜 상기 3차원 비·엘·피의 타측 바텀리드부와 이와 마주보는 표준형 비·엘·피의 타측 바텀리드가 전기적으로 접속되도록 솔더링하는 단계;를 순차적으로 수행하여서 됨을 특징으로 하는 초고집적회로 비·엘·피 스택 제조방법이 제공된다.
이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4b는 본 발명에 따른 비·엘·피 스택용 비·엘·피의 유형을 나타낸 정면도이고, 도 6a 내지 도 6g는 본 발명의 초고집적회로 비·엘·피 스택 제작 과정을 나타낸 정면도로서, 본 발명의 비·엘·피 스택(1)은, 바텀을 통해 노출되는 외부전원접속용 리드(11)가 연장형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)(3-D BLP : Three-Dmensional Bottom Leaded Package)와, 상기 3차원 비·엘·피(10)의 바텀리드부(111) 상부에 안착되어 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(110)에 바텀리드(21)가 전기적으로 접속되도록 접합되는 표준형 비·엘·피(20)(Normal type Bottom Leaded Package)와, 상기 3차원 비·엘·피(10)와 표준형 비·엘·피(20)가 이격되도록 상기 3차원 비·엘·피(10)와 표준형 비·엘·피(20) 사이에 개재되는 스페이서(30)(spacer)로 이루어지게 된다.
이 때, 상기 스페이서(30)는 3차원 비·엘·피(10)의 바디 혹은 표준형 비·엘·피(20)의 바디에 부착될 수 있도록 접착성을 띠어도 무방하다.
한편, 3차원 비·엘·피(10)의 바텀리드부(111)와 표준형 비·엘·피(20)의바텀리드(21)는 접합시, 솔더(31)에 딥핑되어 접합되도록 구성된다.
이와 같이 구성된 본 발명의 비·엘·피 스택(1)의 제조과정은 다음과 같다.
먼저, 도 4a 및 도 4b에 나타낸 표준형 비·엘·피(20)와 3차원 비·엘·피(10)를 준비하고, 이와 더불어 도 5에 나타낸 바와 같은 솔더 딥핑기(4)를 준비한다.
이와 같이 비·엘·피 단품 및 솔더 딥핑기(4)의 준비가 완료되면, 3차원 비·엘·피(10)의 어퍼리드부(110)가 아래쪽으로 향하도록 한 상태에서 상기 비·엘·피의 바텀쪽 바디 상면에 스페이서(30)를 도 6a와 같이 도팅(dotting)하게 된다.
그 후, 상기 스페이서(30)가 도팅된 3차원 비·엘·피(10) 상부에 표준형 비·엘·피(20)를 도 6b에 나타낸 바와 같이 탑재시키게 된다.
한편, 3차원 비·엘·피(10)에 표준형 비·엘·피(20)가 탑재되면, 도 6c에 나타낸 바와 같이 상기 3차원 비·엘·피(10)와 표준형 비·엘·피(20)를 고정지그(5)로 동시에 클램핑하게 된다.
이와 같이 3차원 비·엘·피(10)와 표준형 비·엘·피(20)가 고정지그(5)에 동시에 클램핑 된 후에는 상기 고정지그(5)를 이동시켜 클램핑된 3차원 비·엘·피(10)의 일측 바텀리드부(111)와 표준형 비·엘·피(20)의 일측 바텀리드(21) 선단을 솔더 딥핑기(4)의 솔더 공급팁(41)을 통해 배출되는 솔더(31)에 도 6e에 나타낸 바와 같이 딥핑시켜 상기 3차원 비·엘·피(10)의 일측 바텀리드부(111)와 이와 마주보는 표준형 비·엘·피(20)의 일측 바텀리드(21)가 전기적으로 접속되도록 솔더링하게 된다.
이 때, 상기 3차원 비·엘·피(10)와 표준형 비·엘·피(20)의 바디 사이에는 스페이서(30)(spacer)가 개재되어 일정 간격의 갭이 있으므로, 비·엘·피들 사이의 갭을 통해 솔더의 유입이 용이하여 패키지간의 접착 신뢰성이 향상된다.
한편, 상기 솔더 딥핑기(4) 중앙부의 솔더 공급팁(41)을 통해 분출된 솔더(31)중 솔더링 작업에 사용되고 남은 량은 다시 저장조 내부로 유입되어 재순환하게 된다.
한편, 일측 리드(11)에 대한 솔더 딥핑이 완료되면, 솔더링이 이루어지지 않는 타측 리드들에 대한 솔더 딥핑을 수행하여야 하는데, 이때, 상기 고정지그(5)는 도 6f에 나타낸 바와 같이 진동하면서 회전하게 된다.
이는, 진동에 의해 상기 일측 리드(11)에 묻는 솔더의 량을 일정하게 해줌과 동시에 솔더가 패키지 사이의 틈을 통해 보다 넓은 면적으로 확산될 수 있도록 하기 위함이며, 이를 위해서는 고정지그(5)가 진동해야 하므로 고정지그(5)를 진동시키는 발진모터(도시는 생략함) 등의 발진장치가 구비되어야 함은 물론이다.
한편, 고정지그(5)가 진동하면서 회전을 끝낸 후에는, 클램핑된 3차원 비·엘·피(10)의 타측 바텀리드부(111)와 표준형 비·엘·피(20)의 타측 바텀리드(21) 선단을 솔더 딥핑기(4)의 솔더 공급팁(41)을 통해 배출되는 솔더(31)에 도 6g와 같이 딥핑시켜 상기 3차원 비·엘·피(10)의 타측 바텀리드부(111)와 이와 마주보는 표준형 비·엘·피(20)의 타측 바텀리드(21)가 전기적으로 접속되도록 솔더링하는 단계계를 순차적으로 수행하게 된다.
이와 같이 하여 도 7에 나타낸 바와 같은 초고집적회로 3차원비·엘·피(10) 스택(1)이 완성되어 패키지의 용량이 확대되며, 이러한 초고집적회로 비·엘·피 스택(1)은 도 8에 나타낸 바와 같은 형태로 마더보드(6)에 실장가능하다.
이상에서와 같이, 본 발명은 집적도가 우수한 비·엘·피 스택(1)을 얻을 수 있으며, 특히 가장 짧은 신호 경로를 갖는 구조이므로 고속 디바이스 적층시 탁월한 성능을 나타내는 비·엘·피 스택(1)을 구현할 수 있게 된다.
또한, 본 발명의 비·엘·피 스택(1) 제조 방법은 방법이 단순하므로 공정의 신뢰성이 높다.
따라서, 제품의 제조 비용이 적고 빠른 시간내에 제품을 완성할 수 있게 되므로 TAT(처리소요시간)를 줄일 수 있으며, 나아가 생산성을 향상시킬 수 있게 된다.

Claims (2)

  1. 바텀을 통해 노출되는 외부전원접속용 리드가 연장형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와,
    상기 3차원 비·엘·피의 바텀리드부 상부에 안착되어 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 접합되는 표준형 비·엘·피와,
    상기 3차원 비·엘·피의 바텀리드부와 표준형 비·엘·피의 바텀리드 사이에 접합을 위해 개재되어 상기 3차원 비·엘·피와 표준형 비·엘·피가 전기적으로 연결되도록 하는 솔더와,
    상기 3차원 비·엘·피와 표준형 비·엘·피가 이격되도록 상기 3차원 비·엘·피와 표준형 비·엘·피 사이에 개재되는 스페이서;를 구비한 것을 특징으로 하는 초고집적회로 비·엘·피 스택.
  2. 3차원 비·엘·피의 어퍼리드부가 아래쪽으로 향하도록 한 상태에서 상기 3차원 비·엘·피의 바텀쪽 바디 상면에 스페이서를 도팅하는 단계와,
    상기 스페이서가 도팅된 3차원 비·엘·피 상부에 표준형 비·엘·피를 탑재시키는 단계와,
    상기 3차원 비·엘·피와 표준형 비·엘·피를 고정지그로 클램핑하는 단계와,
    상기 고정지그를 이동시켜 클램핑된 3차원 비·엘·피의 한쪽 바텀리드부와 표준형 비·엘·피의 한쪽 바텀리드 선단을 솔더 딥핑기의 솔더 공급팁을 통해 배출되는 솔더에 딥핑시켜 상기 3차원 비·엘·피의 일측 바텀리드부와 이와 마주보는 표준형 비·엘·피의 일측 바텀리드가 전기적으로 접속되도록 솔더링하는 단계와,
    상기 고정지그가 진동하면서 회전하여 클램핑된 3차원 비·엘·피와 표준형 비·엘·피를 반전(反轉)시키는 단계와,
    상기 클램핑된 3차원 비·엘·피와 표준형 비·엘·피의 반전(反轉)이 완료된 상태에서, 클램핑된 3차원 비·엘·피의 타측 바텀리드부와 표준형 비·엘·피의 타측 바텀리드 선단을 솔더 딥핑기의 솔더 공급팁을 통해 배출되는 솔더에 딥핑시켜 상기 3차원 비·엘·피의 타측 바텀리드부와 이와 마주보는 표준형 비·엘·피의 타측 바텀리드가 전기적으로 접속되도록 솔더링하는 단계;를 순차적으로 수행하여서 됨을 특징으로 하는 초고집적회로 비·엘·피 스택 제조방법.
KR1019980016342A 1998-05-06 1998-05-07 초고집적회로비·엘·피스택및그제조방법 KR100290885B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980016342A KR100290885B1 (ko) 1998-05-07 1998-05-07 초고집적회로비·엘·피스택및그제조방법
JP34990598A JP4342013B2 (ja) 1998-05-06 1998-12-09 超高集積回路のｂｌｐスタック及びその製造方法
DE19920445A DE19920445B4 (de) 1998-05-06 1999-05-04 Stapelbaustein aus Halbleiterbausteinen mit integrierter Schaltung ultrahoher Dichte sowie Verfahren zum Herstellen desselben
US09/848,586 US6399420B2 (en) 1998-05-06 2001-05-04 Ultra high density integrated circuit BLP stack and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980016342A KR100290885B1 (ko) 1998-05-07 1998-05-07 초고집적회로비·엘·피스택및그제조방법

Publications (2)

Publication Number Publication Date
KR19990084522A KR19990084522A (ko) 1999-12-06
KR100290885B1 true KR100290885B1 (ko) 2001-07-12

Family

ID=37525894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980016342A KR100290885B1 (ko) 1998-05-06 1998-05-07 초고집적회로비·엘·피스택및그제조방법

Country Status (1)

Country Link
KR (1) KR100290885B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
US5801439A (en) * 1994-04-20 1998-09-01 Fujitsu Limited Semiconductor device and semiconductor device unit for a stack arrangement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
US5801439A (en) * 1994-04-20 1998-09-01 Fujitsu Limited Semiconductor device and semiconductor device unit for a stack arrangement

Also Published As

Publication number Publication date
KR19990084522A (ko) 1999-12-06

Similar Documents

Publication Publication Date Title
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
KR100445073B1 (ko) 듀얼 다이 패키지
JP2885414B2 (ja) 半導体装置、その実装方法および電子装置
JPH06244360A (ja) 半導体装置
KR20010004526A (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
JPS6352432A (ja) 半導体装置
US5550401A (en) Lead on chip semiconductor device having bus bars and crossing leads
US6399420B2 (en) Ultra high density integrated circuit BLP stack and method for fabricating the same
JPS6315453A (ja) 表面実装型半導体装置及びその製造方法
KR100290885B1 (ko) 초고집적회로비·엘·피스택및그제조방법
KR100331841B1 (ko) 초고집적회로비·엘·피스택및그제조방법
JP3670371B2 (ja) 半導体装置およびその製造方法
KR100422608B1 (ko) 적층칩패키지
KR101880102B1 (ko) 적층식 반도체 패키지
JPS6267828A (ja) 半導体デバイスの実装構造
JPH09129798A (ja) 電子部品およびその製法
KR20000027876A (ko) 초고집적회로 비·엘·피 스택 및 그 제조방법
JPH04103154A (ja) 半導体装置及びその製造方法及びその実装方法
JPS61225827A (ja) 半導体素子の実装構造
JPH0613535A (ja) 電子部品搭載装置
KR20050104164A (ko) 적층형 반도체 칩 패키지
KR100253379B1 (ko) 쉘케이스 반도체 패키지 및 그 제조방법
KR20020064415A (ko) 반도체 패키지
JPH06334059A (ja) 半導体搭載用基板及びその製造方法
JPH03250657A (ja) 表裏両面実装可能な樹脂封止型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee