CN210778571U - 多芯片叠层封装结构用金属构件及封装体 - Google Patents

多芯片叠层封装结构用金属构件及封装体 Download PDF

Info

Publication number
CN210778571U
CN210778571U CN201921714584.3U CN201921714584U CN210778571U CN 210778571 U CN210778571 U CN 210778571U CN 201921714584 U CN201921714584 U CN 201921714584U CN 210778571 U CN210778571 U CN 210778571U
Authority
CN
China
Prior art keywords
chip
metal member
package
lead frame
metal component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201921714584.3U
Other languages
English (en)
Inventor
阳小芮
陈文葛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Kaihong Electronic Co Ltd
Diodes Shanghai Co Ltd
Original Assignee
Diodes Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diodes Shanghai Co Ltd filed Critical Diodes Shanghai Co Ltd
Priority to CN201921714584.3U priority Critical patent/CN210778571U/zh
Application granted granted Critical
Publication of CN210778571U publication Critical patent/CN210778571U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请提供一种多芯片叠层封装结构用金属构件及封装体。所述封装体包括层叠为多层结构的引线框架、第一芯片、第一金属构件、第二芯片及第二金属构件，以及一塑封所述多层结构的塑封体，其中，所述第一金属构件具有至少一第一连接筋，所述第一连接筋自所述塑封体内延伸至所述塑封体的侧面。

Description

多芯片叠层封装结构用金属构件及封装体
技术领域
本实用新型涉及半导封装领域，特别涉及一种多芯片叠层封装结构用金属构件以及一种封装体。
背景技术
多芯片叠层封装结构是本领域中常用到的封装结构。
如图1所示的，通常多芯片叠层封装结构100包括：用于贴装第一芯片的引线框架
101，贴装于所述引线框架101上的第一芯片102，与所述引线框架101及所述第一芯片
102焊接的第一铜片103，贴装于所述第一铜片103上的第二芯片104，与所述引线框架
101及所述第二芯片104焊接的第二铜片105。
在形成图1所示的多芯片叠层封装结构100时，所述第一铜片103及所述第二铜片
105均为单颗粒焊接，即，在所述第一铜片103及所述第二铜片105的回流焊制程中，第一铜片103及第二铜片105均为单个铜片焊接。当所述引线框架101上设置有多个第一芯片102时，是在每一个第一芯片102(或第二芯片104)上分别设置一个第一铜片103(或第二铜片105)，然后进行回流焊制程。
然而，由于回流焊制程中常常出现铜片(第一铜片103和/或第二铜片105)漂移的情况，这会导致铜片(第一铜片103和/或第二铜片105)的焊接精度大大降低，导致焊接不到位。
因此，有必要提供一种新的用于多芯片叠层封装结构的金属构件及其贴装方法和封装体，以克服上述缺陷。
实用新型内容
本实用新型的目的在于提供一种多芯片叠层封装结构用金属构件及相应的封装体，通过将所述金属构件设置为串联形式，使得金属构件可以按照框架的单列颗粒数量的整除倍数进行多颗串联焊接，直到封装切割的时候再进行一起切断。这样，提高了焊接的精确度，减少了金属构件偏移量，实现多芯片叠层封装结构中的金属构件高精度焊接。
为了达到上述目的，根据本实用新型的一方面，提供一种多芯片叠层封装结构用金属构件，用于电性连接所述多芯片叠层封装结构内的多个芯片，所述金属构件包括串联的复数个连接片，每一所述连接片对应所述多芯片叠层封装结构中的一个芯片，相邻所述连接片之间通过至少一连接筋相互连接。
在本实用新型一实施例中，所述多芯片叠层封装结构用金属构件的材料为铜。
根据本实用新型的另一方面，提供一种多芯片叠层的金属构件贴装方法，包括：在一引线框架上设置复数个第一芯片的步骤；在所述复数个第一芯片背离所述引线框架的表面上设置第一金属构件的步骤；在所述第一金属构件背离所述引线框架的表面上设置复数个第二芯片的步骤；以及，在所述复数个第二芯片背离所述引线框架的表面上设置第二金属构件的步骤；其中，所述第一金属构件与所述第二金属构件中的至少一者包括复数个串联的连接片。
在本实用新型一实施例中，所述第一金属构件包括串联的复数个第一连接片，相邻所述第一连接片之间通过一第一连接筋相互连接；其中，每一所述第一连接片对应一所述第一芯片。
在本实用新型一实施例中，所述第二金属构件包括串联的复数个第二连接片，相邻所述第二连接片之间通过一第二连接筋相互连接；其中，每一所述第二连接片对应一所述第二芯片。
在本实用新型一实施例中，所述引线框架包括复数个阵列排列的框架单元，每一所述框架单元上设置一所述第一芯片，并且每一所述第一芯片对应设置一所述第二芯片。
在本实用新型一实施例中，所述引线框架包括沿着一第一方向排列的M个框架单体，所述第一金属构件包括串联的m1个第一连接片，所述第二金属构件包括串联的m2个第二连接片；其中，M，m1及m2均为大于1的整数，并且，M被m1或m2整除。
在本实用新型一实施例中，所述第一方向为所述引线框架的阵列的行方向或列方向。
在本实用新型一实施例中，所述第一连接片与所述第一芯片及所述第二芯片之间电性连接，所述第二连接片与所述第二芯片之间电性连接。
在本实用新型一实施例中，所述第一连接片与所述第一芯片及所述第二芯片之间的电性连接，以及，所述第二连接片与所述第二芯片之间的电性连接，均是通过在相互连接的表面之间设置的焊锡实现的。
在本实用新型一实施例中，所述金属构件贴装方法还包括：在所述第一芯片与所述引线框架的引脚之间设置引线的步骤；以及，在所述第二芯片与所述引线框架的引脚之间设置引线的步骤。
在本实用新型一实施例中，所述金属构件贴装方法还包括：将层叠为多层结构的所述引线框架、第一芯片、第一金属构件、第二芯片及第二金属构件，以及所述第一芯片及所述第二芯片分别与所述引线框架的引脚之间的引线进行封装，以形成复数个封装体的步骤；以及，切割每一所述封装体以形成一独立器件的步骤。
根据本实用新型的另一方面，提供一种封装体，包括层叠为多层结构的引线框架、第一芯片、第一金属构件、第二芯片及第二金属构件，以及一塑封所述多层结构的塑封体；其中，所述第一金属构件具有至少一第一连接筋，所述第一连接筋自所述塑封体内延伸至所述塑封体的侧面。
在本实用新型一实施例中，所述第二金属构件具有至少一第二连接筋，所述第二连接筋自所述封装体内延伸至所述封装体的侧面。
在本实用新型一实施例中，所述封装体包括：设置于所述引线框架上的所述第一芯片，设置于所述第一芯片上的所述第一金属构件，设置于所述第一金属构件上的所述第二芯片，以及设置所述第二芯片上的所述第二金属构件，其中，所述第一金属构件与所述第一芯片、第二芯片及所述引线框架电性连接；所述第二金属构件与所述第二芯片及所述引线框架电性连接。
在本实用新型一实施例中，所述第一金属构件的材料及所述第二金属构件的材料均为铜。
在本实用新型中，通过将所述金属构件设置为串联形式，使得金属构件可以按照框架的单列颗粒数量的整除倍数进行多颗串联焊接，直到封装切割的时候再进行一起切断。这样，提高了焊接的精确度，减少了金属构件偏移量，实现多芯片叠层封装结构中的金属构件高精度焊接。
附图说明
图1是一现有多芯片叠层封装结构的剖面图；
图2是根据本申请一实施例的多芯片叠层的金属构件贴装方法的结构示意图；
图3A至图3E是与本申请一实施例的用于芯片叠层的金属构件贴装方法的步骤相对应的的立体结构示意图；
图4A至图4E是与本申请一实施例的用于芯片叠层的金属构件贴装方法的步骤相对应的的主视图；
图5是根据本申请一实施例的封装体的剖面图。
具体实施方式
以下，结合具体实施方式，对本实用新型的技术进行详细描述。应当知道的是，以下具体实施方式仅用于帮助本领域技术人员理解本实用新型，而非对本实用新型的限制。
请参见图2，图2所示的是根据本发明一实施例的用于多芯片叠层封装结构的金属构件1。如图2所述，所述金属构件1包括串联的复数个连接片11，每一所述连接片11用于对应下文将详细描述的多芯片叠层封装结构中的一个芯片。如图2所示，相邻所述连接片11之间通过至少一连接筋12相互连接。所述金属构件1的材料均为铜。
本领域技术人员可以理解的是，图2中所示的连接片11形状仅作为一个示范例，在本申请中所述连接片11的形状可以是根据实际工艺需要的任意形状。
在本实施例中，还提供一种用于芯片叠层的金属构件贴装方法，包括：S1：在一引线框架上设置复数个第一芯片的步骤；S2：在所述复数个第一芯片背离所述引线框架的表面上设置第一金属构件的步骤；S3：在所述第一金属构件背离所述引线框架的表面上设置复数个第二芯片的步骤；以及，S4：在所述复数个第二芯片背离所述引线框架的表面上设置第二金属构件的步骤。
以下结合图3A至图4E详细描述上述金属构件贴装方法。
首先，在步骤S1中，如图3B及图4B所示的，一如图3A及图4A所示的引线框架 2上设置复数个第一芯片3。
如图3A及图4A所示，所述引线框架2包括复数个阵列排列的框架单元21，所述框架单元21通过一封装线W界定。也就是说，封装线W圈示的区域为框架单元21的区域。在图3A及图4A中，示意性绘示8个框架单元21，定义图4A中Y轴方向为第一方向，定义所述引线框架2在该第一方向上排列框架单体21的数量为M，则在图3A及图4A 所示的引线框架2中，M为4。当然地，也可以定义图4A中X轴方向为第一方向，则在 X轴方向上所述框架单体21的数量M为2。
并且，如图3A及图4A所示，每一所述框架单元21包括一用于安装以芯片的基岛211，以及，用于通过一引线与芯片电性连接的多个引脚212。如图3B及图4B所示的，在所述引线框架2的每一框架单元21的所述基岛211上设置一第一芯片3。
本领域技术人员可以理解的是，图3A至图4B中所示的框架单体21的数量仅作为本申请的一个具体实施方式，而非限制所述框架单体21的数量，可以根据实际需要按照图3A所示的排列方式设置多个阵列排列的框架单体21。
接着，在步骤S2中，在所述复数个第一芯片3背离所述引线框架2的表面上设置第一金属构件4。
在本步骤中，所述第一金属构件4具有与图2中所示金属构件1相似的结构。如图3C及图4C所示，所述第一金属构件4包括串联的复数个第一连接片41，相邻所述第一连接片41之间通过至少一第一连接筋42相互连接。在图3C及图4C中，示意性绘示包括串联2个第一连接片41的一第一金属构件4，定义图4C中Y轴方向为第一方向，定义所述第一金属构件4包括串联的m1个第一连接片41，则在图3C及图4C所示的第一金属构件4中，m1为2。当然地，也可以定义图4C中X轴方向为第一方向，则在X轴方向上所述第一连接片41的数量m1为1。
在本申请中，为了提高所述第一金属构件4的焊接精确度，将串联的连接片与引线框架焊接。本领域技术人员可以理解的是，图3C及图4C中所示的第一连接片41的数量仅作为本申请的一个具体实施方式，而非限制所述第一连接片41的数量。在本申请中，所述第一连接片41的数量应当满足：所述引线框架2在第一方向上排列的所述框架单体21 的数量M被在相同方向上排列的所述第一连接片41的数量m1整除，并且M及m1均为大于1的整数。
也就是说，如上所述地，定义图4A或图4C中Y轴方向为第一方向时，M为4，m1 可以是2或者4。当定义图4A或图4C中X轴方向为第一方向时，M为2，m1则为2。
在本步骤中，所述第一金属构件4的材料为铜，通过将所述第一金属构件4的所述第一连接片41面朝所述第一芯片3的表面41a与所述第一芯片3的表面焊锡，使得所述第一连接片41与所述第一芯片3电性连接。
本领域技术人员可以理解的是，在本步骤中，如图3C及图4C所示的，在焊接完第一个所述第一金属构件4后，再焊接第二个所述第一金属构件4，以使得最终每一所述第一芯片3上均装贴有第一连接片41(如图4C所示)。
接着，在步骤S3中，在所述第一金属构件4背离所述引线框架2的表面上设置复数个第二芯片5的步骤。如图3D及图4D所示的，在所述第一金属构件4的每一所述第一连接片41的表面上均贴装一第二芯片5。所述第二芯片5面朝所述第一连接片41的表面与所述第一连接片41的表面焊锡，使得所述第二芯片5与所述第一连接片41电性连接。
然后，在步骤S4中，在每一个第二芯片5背离所述引线框架2的表面上设置第二金属构件6。本步骤与步骤S2相似。
如图3E及图4E，所述第二金属构件6包括串联的复数个第二连接片61，相邻所述第二连接片61之间通过至少一第二连接筋62相互连接。在图3E及图4E中，示意性绘示包括串联2个第二连接片61的一第二金属构件6，定义图4E中Y轴方向为第一方向，定义所述第二金属构件6包括串联的m2个第二连接片61，则在图3E及图4E所示的二金属构件6中，m2为2。当然地，也可以定义图4E中X轴方向为第一方向，则在X轴方向上所述第二连接片61的数量m2为1。
与步骤S2类似地，所述第二连接片61的数量应当满足：所述引线框架2在第一方向上排列的所述框架单体21的数量M被在相同方向上排列的所述第二连接片61的数量 m2整除，并且M及m2均为大于1的整数。
也就是说，如上所述地，定义图4E中Y轴方向为第一方向时，M为4，m2可以是2 或者4。当定义图4E中X轴方向为第一方向时，M为2，m2则为2。
在本步骤中，与所述第一金属构件4相同地，所述第二金属构件6的材料为铜，通过将所述第二金属构件6的所述第二连接片61面朝所述第二芯片5的表面与所述第二芯片 5的表面焊锡，使得所述第二连接片61与所述第二芯片5电性连接。
本领域技术人员可以理解的是，在本步骤中，如图3E及图4E所示的，在焊接完第一个所述第二金属构件6后，再焊接第二个所述第二金属构件6，以使得最终每一所述第二芯片5上均装贴有第二连接片61(如图4E所示)。
本领域技术人员可以知晓的是，在本申请中，第一金属构件4与所述第二金属构件6 不必均设置为包含串联的多个第一连接片41和/或第二连接片61，可以仅第一金属构件4包含串联的多个第一连接片41或者仅第二金属构件6包含串联的多个第二连接片61。并且，当第一金属构件4与所述第二金属构件6均设置为包含串联的多个第一连接片41及第二连接片61时，所述第一连接片41与所述第二连接片61的数量也不必相同。只要满足上述所述引线框架2在第一方向上排列的所述框架单体21的数量M、相同方向上排列的所述第一连接片41的数量m1、相同方向上排列的所述第二连接片61的数量m2之间的关系即可。
在本实施例中，还提供一种多芯片叠层封装结构的封装方法，所述封装方法包括上述用于芯片叠层的金属构件贴装方法的步骤S1至S4，并在步骤S4后还包括：在所述第一芯片3与所述引线框架2的引脚212之间设置引线的步骤；在所述第二芯片5与所述引线框架2的引脚212之间设置引线的步骤；将层叠为多层结构的所述引线框架2、第一芯片 3、第一金属构件4、第二芯片5及第二金属构件6，以及所述第一芯片3及所述第二芯片 5分别与所述引线框架2的引脚212之间的引线进行封装，以形成复数个封装体的步骤；以及，切割每一所述封装体以形成一独立器件的步骤。
在本实施例中，还提供一种封装体，以上述封装方法获得。请参见图5，图5所示的是本实施例提供的封装体7的截面图。如图5所示，所述封装体7包括层叠为多层结构的引线框架2、第一芯片3、第一金属构件4、第二芯片5及第二金属构件6，以及一塑封所述多层结构的塑封体71。如图5所示，所述第一芯片3及所述第二芯片5均通过引线72 与所述引线框架2连接。
在本申请中，为了提高所述第一金属构件4及所述第二金属构件6的焊接精确度，按照如前描述的方式将串联的第一连接片41和/或第二连接片61与引线框架2焊接，并在最终切割封装体形成独立器件的步骤中，将连接第一连接片41和/或第二连接片61的第一连接筋42和/或第二连接筋62一并切断。因此，如图5所示的，所述第一金属构件4 的第一连接筋42自所述塑封体71内延伸至所述塑封体71的侧面，从而暴露于所述封装体7的侧面。相似地，所述第二金属构件6的第二连接筋62自所述塑封体71内延伸至所述塑封体71的侧面，从而暴露于所述封装体7的侧面。并且本领域技术人员可以理解的是，当所述第一金属构件4或所述第二金属构件6中只有一者采用了本发明所述的串联焊接的情形时，仅所述第一连接筋42与第二连接筋62中间的一者自所述塑封体71内延伸至所述塑封体71的侧面，从而暴露于所述封装体7的侧面。
本申请已由上述相关实施例加以描述，然而上述实施例仅为实施本申请的范例。必需指出的是，已公开的实施例并未限制本申请的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本申请的范围内。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (6)

1.一种封装体，包括层叠为多层结构的引线框架、第一芯片、第一金属构件、第二芯片及第二金属构件，以及一塑封所述多层结构的塑封体，其特征在于，所述第一金属构件具有至少一第一连接筋，所述第一连接筋自所述塑封体内延伸至所述塑封体的侧面。
2.如权利要求1所述的封装体，其特征在于，所述第二金属构件具有至少一第二连接筋，所述第二连接筋自所述封装体内延伸至所述封装体的侧面。
3.如权利要求1所述的封装体，其特征在于，所述封装体包括：
设置于所述引线框架上的所述第一芯片，
设置于所述第一芯片上的所述第一金属构件，
设置于所述第一金属构件上的所述第二芯片，以及
设置所述第二芯片上的所述第二金属构件，其中，
所述第一金属构件与所述第一芯片、第二芯片及所述引线框架导电连接；
所述第二金属构件与所述第二芯片及所述引线框架导电连接。
4.如权利要求1所述的封装体，其特征在于，所述第一金属构件的材料及所述第二金属构件的材料均为铜。
5.一种多芯片叠层封装结构用金属构件，用于导电连接所述多芯片叠层封装结构内的多个芯片以形成权利要求1所述的封装体，其特征在于，所述金属构件包括串联的复数个连接片，每一所述连接片对应所述多芯片叠层封装结构中的一个芯片，相邻所述连接片之间通过至少一连接筋相互连接。
6.如权利要求5所述的多芯片叠层封装结构用金属构件，其特征在于，所述多芯片叠层封装结构用金属构件的材料为铜。
CN201921714584.3U 2019-10-10 2019-10-10 多芯片叠层封装结构用金属构件及封装体 Active CN210778571U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201921714584.3U CN210778571U (zh) 2019-10-10 2019-10-10 多芯片叠层封装结构用金属构件及封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201921714584.3U CN210778571U (zh) 2019-10-10 2019-10-10 多芯片叠层封装结构用金属构件及封装体

Publications (1)

Publication Number Publication Date
CN210778571U true CN210778571U (zh) 2020-06-16

Family

ID=71048845

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201921714584.3U Active CN210778571U (zh) 2019-10-10 2019-10-10 多芯片叠层封装结构用金属构件及封装体

Country Status (1)

Country Link
CN (1) CN210778571U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652600A (zh) * 2019-10-10 2021-04-13 上海凯虹科技电子有限公司 多芯片叠层封装结构用金属构件及其贴装方法和封装体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652600A (zh) * 2019-10-10 2021-04-13 上海凯虹科技电子有限公司 多芯片叠层封装结构用金属构件及其贴装方法和封装体
CN112652600B (zh) * 2019-10-10 2023-03-17 上海凯虹科技电子有限公司 多芯片叠层封装结构用金属构件及其贴装方法和封装体

Similar Documents

Publication Publication Date Title
US6580161B2 (en) Semiconductor device and method of making the same
KR101019793B1 (ko) 반도체 장치 및 그 제조 방법
KR101454332B1 (ko) 적층형 패키지
CN100527412C (zh) 电子电路模块及其制造方法
EP0408779A1 (en) High density semiconductor memory module
US20020113325A1 (en) Semiconductor package and mounting structure on substrate thereof and stack structure thereof
CN112447534A (zh) 封装体及其制备方法
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
US20150348882A1 (en) Three-dimensional stack of leaded package and electronic member
CN210778571U (zh) 多芯片叠层封装结构用金属构件及封装体
CN112652600B (zh) 多芯片叠层封装结构用金属构件及其贴装方法和封装体
KR20200089615A (ko) 패키지
CN114373740B (zh) 电磁屏蔽封装结构、电子器件模组及其制作方法
CN115547850A (zh) 深槽器件背部集成的三维芯粒封装工艺及结构
CN214068695U (zh) 一种2.5d封装结构及电子设备
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
KR20040069392A (ko) 적층형 반도체 멀티 칩 패키지
CN112786567A (zh) 一种半导体功率模组及半导体功率模组的封装方法
KR100447894B1 (ko) 듀얼 적층패키지 및 그 제조방법
KR20010073345A (ko) 적층 패키지
CN214203674U (zh) 一种具有四组esd保护通道的集成元器件
CN210142585U (zh) 单片式三串陶瓷电容器
CN212182316U (zh) 一种无载体的半导体叠层封装结构
CN218039190U (zh) 一种双面封装产品
CN209843698U (zh) 半导体元件

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant