JPH07147368A - 半導体集積回路装置およびその実装構造 - Google Patents
半導体集積回路装置およびその実装構造Info
- Publication number
- JPH07147368A JPH07147368A JP29376093A JP29376093A JPH07147368A JP H07147368 A JPH07147368 A JP H07147368A JP 29376093 A JP29376093 A JP 29376093A JP 29376093 A JP29376093 A JP 29376093A JP H07147368 A JPH07147368 A JP H07147368A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit device
- boards
- bent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
Abstract
(57)【要約】
【目的】 高密度実装化が可能な半導体集積回路装置お
よびその実装構造を提供する。 【構成】 側面から取り出されたアウターリード２が上
方向と下方向の２方向に屈曲された半導体集積回路装置
１とする。そして、この半導体集積回路装置１を上下方
向に位置する第１のプリント基板４と第２のプリント基
板５に実装する。これによって、２つのプリント基板
４，５を上下方向に立体的に設けることができ、半導体
集積回路装置１の高密度実装化が可能になる。
よびその実装構造を提供する。 【構成】 側面から取り出されたアウターリード２が上
方向と下方向の２方向に屈曲された半導体集積回路装置
１とする。そして、この半導体集積回路装置１を上下方
向に位置する第１のプリント基板４と第２のプリント基
板５に実装する。これによって、２つのプリント基板
４，５を上下方向に立体的に設けることができ、半導体
集積回路装置１の高密度実装化が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、アウターリードが側面
から取り出された構造を有する半導体集積回路装置の実
装技術に関する。
から取り出された構造を有する半導体集積回路装置の実
装技術に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置では、封止さ
れた半導体チップと基板電極とを電気的に接続するアウ
ターリードが１方向にのみ向いている構造上、一方面側
のみがプリント基板に対向するようにして平面的に実装
されている。
れた半導体チップと基板電極とを電気的に接続するアウ
ターリードが１方向にのみ向いている構造上、一方面側
のみがプリント基板に対向するようにして平面的に実装
されている。
【０００３】これは、ＱＦＩ（Ｑｕａｄ Ｆｌａｔ Ｉ
−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）のようにアウターリ
ードが側面から取り出されたタイプの半導体集積回路装
置においても同様である。
−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）のようにアウターリ
ードが側面から取り出されたタイプの半導体集積回路装
置においても同様である。
【０００４】
【発明が解決しようとする課題】今日、半導体チップの
高集積化とともに、半導体集積回路装置の高密度実装化
が模索されているが、前記した従来の半導体集積回路装
置では平面的な実装形態とならざるを得ず、高密度実装
化には限界がある。すなわち、複数個の半導体集積回路
装置を実装する場合、１枚のプリント基板に対しての実
装が不可能なときには、コネクタを介して複数枚のプリ
ント基板に実装する必要が生じる。
高集積化とともに、半導体集積回路装置の高密度実装化
が模索されているが、前記した従来の半導体集積回路装
置では平面的な実装形態とならざるを得ず、高密度実装
化には限界がある。すなわち、複数個の半導体集積回路
装置を実装する場合、１枚のプリント基板に対しての実
装が不可能なときには、コネクタを介して複数枚のプリ
ント基板に実装する必要が生じる。
【０００５】そのために、プリント基板のスペースが広
くなったり、使用されるコネクタの電気的接続が不良と
なったり、配線が長く配線容量が大きくなりノイズが発
生しやすくなるという弊害が発生することとなる。
くなったり、使用されるコネクタの電気的接続が不良と
なったり、配線が長く配線容量が大きくなりノイズが発
生しやすくなるという弊害が発生することとなる。
【０００６】そこで、本発明の目的は、高密度実装化を
実現できる半導体集積回路装置およびその実装構造に関
する技術を提供することにある。
実現できる半導体集積回路装置およびその実装構造に関
する技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【０００９】すなわち、本発明の半導体集積回路装置
は、アウターリードが側面から取り出された半導体集積
回路装置であって、アウターリードが上方向と下方向の
２方向に屈曲されているものである。この場合におい
て、前記のアウターリードは、入力リードと出力リード
とに区分されて２方向に屈曲されることが望ましい。
は、アウターリードが側面から取り出された半導体集積
回路装置であって、アウターリードが上方向と下方向の
２方向に屈曲されているものである。この場合におい
て、前記のアウターリードは、入力リードと出力リード
とに区分されて２方向に屈曲されることが望ましい。
【００１０】また、本発明の半導体集積回路装置の実装
構造は、前記の半導体集積回路装置が、その上下方向に
位置する２枚のプリント基板に実装されているものであ
る。
構造は、前記の半導体集積回路装置が、その上下方向に
位置する２枚のプリント基板に実装されているものであ
る。
【００１１】さらに、本発明の半導体集積回路装置の実
装構造は、前記の半導体集積回路装置が、その一方面に
他の半導体集積回路装置の一方面が接合され、屈曲され
た１方向のアウターリードが他の半導体集積回路装置の
アウターリードと電気的に接続されて、前記半導体集積
回路装置と他の半導体集積回路装置とが一体となってプ
リント基板に実装されているものである。
装構造は、前記の半導体集積回路装置が、その一方面に
他の半導体集積回路装置の一方面が接合され、屈曲され
た１方向のアウターリードが他の半導体集積回路装置の
アウターリードと電気的に接続されて、前記半導体集積
回路装置と他の半導体集積回路装置とが一体となってプ
リント基板に実装されているものである。
【００１２】
【作用】上記のような半導体集積回路装置およびその半
導体集積回路装置が上下に位置する２枚のプリント基板
に実装された実装構造によれば、プリント基板が半導体
集積回路装置を上下方向から挟むようにして立体的に設
けられているので、水平方向にスペースを拡張すること
なくプリント基板を搭載することができ、高密度実装化
が可能になる。また、プリント基板間にコネクタを介す
る必要がなくなるので、コネクタの接続不良が発生する
ことがない。さらに、配線を短く、配線容量を小さくす
ることができるので、ノイズの発生を抑制することがで
きる。特に、入力リードと出力リードとに区分されて２
方向に屈曲された半導体集積回路装置によれば、配線の
効率化を図ることができ、より効果的にノイズを抑制で
きる。
導体集積回路装置が上下に位置する２枚のプリント基板
に実装された実装構造によれば、プリント基板が半導体
集積回路装置を上下方向から挟むようにして立体的に設
けられているので、水平方向にスペースを拡張すること
なくプリント基板を搭載することができ、高密度実装化
が可能になる。また、プリント基板間にコネクタを介す
る必要がなくなるので、コネクタの接続不良が発生する
ことがない。さらに、配線を短く、配線容量を小さくす
ることができるので、ノイズの発生を抑制することがで
きる。特に、入力リードと出力リードとに区分されて２
方向に屈曲された半導体集積回路装置によれば、配線の
効率化を図ることができ、より効果的にノイズを抑制で
きる。
【００１３】また、上記のような２つの半導体集積回路
装置が一体となってプリント基板に実装された実装構造
によれば、１つの半導体集積回路装置の実装面積で２つ
の半導体集積回路装置の実装ができるので、これによっ
て半導体集積回路装置の高密度実装化が可能になる。
装置が一体となってプリント基板に実装された実装構造
によれば、１つの半導体集積回路装置の実装面積で２つ
の半導体集積回路装置の実装ができるので、これによっ
て半導体集積回路装置の高密度実装化が可能になる。
【００１４】
【実施例】以下、本発明の実施例を、図面に基づいてさ
らに詳細に説明する。
らに詳細に説明する。
【００１５】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置を示す斜視図、図２はその半導体
集積回路装置のプリント基板への実装構造を示す斜視図
である。
る半導体集積回路装置を示す斜視図、図２はその半導体
集積回路装置のプリント基板への実装構造を示す斜視図
である。
【００１６】本実施例の半導体集積回路装置１は、ＱＦ
Ｉ（Ｑｕａｄ Ｆｌａｔ Ｉ−ｌｅａｄｅｄ Ｐａｃｋ
ａｇｅ）タイプ、すなわち、アウターリード２がパッケ
ージの４側面から取り出され、バットリードタイプに成
形されたピン挿入形のものである。そして、半導体チッ
プ（図示せず）がエポキシレジン３によって封止され、
この半導体チップがボンディングワイヤ（図示せず）に
よってアウターリード２と電気的に接続されている。
Ｉ（Ｑｕａｄ Ｆｌａｔ Ｉ−ｌｅａｄｅｄ Ｐａｃｋ
ａｇｅ）タイプ、すなわち、アウターリード２がパッケ
ージの４側面から取り出され、バットリードタイプに成
形されたピン挿入形のものである。そして、半導体チッ
プ（図示せず）がエポキシレジン３によって封止され、
この半導体チップがボンディングワイヤ（図示せず）に
よってアウターリード２と電気的に接続されている。
【００１７】図１に示すように、半導体集積回路装置１
のアウターリード２は、たとえば、モールド封止後のプ
レス金形によるリード切断によって、１辺が下方向に、
他の３辺が上方向に屈曲されて、入力リード２ａと出力
リード２ｂとに区分されている。
のアウターリード２は、たとえば、モールド封止後のプ
レス金形によるリード切断によって、１辺が下方向に、
他の３辺が上方向に屈曲されて、入力リード２ａと出力
リード２ｂとに区分されている。
【００１８】そして、図２に示すように、この半導体集
積回路装置１は上方に位置する第１のプリント基板４と
下方に位置する第２のプリント基板５とによって、上下
方向から挟まれるようにして実装され、上下２方向のア
ウターリード２の先端は第１および第２のプリント基板
４，５に設けられた基板電極４ａ，５ａにそれぞれ挿入
されて半田付けされている。
積回路装置１は上方に位置する第１のプリント基板４と
下方に位置する第２のプリント基板５とによって、上下
方向から挟まれるようにして実装され、上下２方向のア
ウターリード２の先端は第１および第２のプリント基板
４，５に設けられた基板電極４ａ，５ａにそれぞれ挿入
されて半田付けされている。
【００１９】このような半導体集積回路装置１の実装構
造によれば、半導体集積回路装置１を上下方向から挟む
ことによって、第１および第２のプリント基板４，５を
立体的に設けることが可能になる。したがって、水平方
向にスペースを拡張することなくプリント基板４，５を
搭載することができ、これによって半導体集積回路装置
１の高密度実装化が可能になる。
造によれば、半導体集積回路装置１を上下方向から挟む
ことによって、第１および第２のプリント基板４，５を
立体的に設けることが可能になる。したがって、水平方
向にスペースを拡張することなくプリント基板４，５を
搭載することができ、これによって半導体集積回路装置
１の高密度実装化が可能になる。
【００２０】また、コネクタを介してプリント基板４，
５を設ける必要がなくなるので、コネクタの電気的な接
続不良が発生することがない。
５を設ける必要がなくなるので、コネクタの電気的な接
続不良が発生することがない。
【００２１】さらに、第１および第２のプリント基板
４，５が立体的に設けられ、また、アウターリード２の
入力リード２ａと出力リード２ｂが２方向に区分されて
屈曲されているので、プリント基板４，５の配線を効率
的に形成することができる。したがって、配線の総延長
が短くなって配線容量が小さくなり、ノイズの発生を抑
制することが可能になる。
４，５が立体的に設けられ、また、アウターリード２の
入力リード２ａと出力リード２ｂが２方向に区分されて
屈曲されているので、プリント基板４，５の配線を効率
的に形成することができる。したがって、配線の総延長
が短くなって配線容量が小さくなり、ノイズの発生を抑
制することが可能になる。
【００２２】（実施例２）図３は本発明の他の実施例で
ある半導体集積回路装置を示す斜視図、図４はその半導
体集積回路装置のプリント基板への実装構造を示す斜視
図である。
ある半導体集積回路装置を示す斜視図、図４はその半導
体集積回路装置のプリント基板への実装構造を示す斜視
図である。
【００２３】図３に示すように、本実施例の半導体集積
回路装置１１においては、そのアウターリード１２は、
対向する一方の２辺が下方向に、他方の２辺が上方向に
屈曲されている。
回路装置１１においては、そのアウターリード１２は、
対向する一方の２辺が下方向に、他方の２辺が上方向に
屈曲されている。
【００２４】図４に示すように、この半導体集積回路装
置１１の一方面に他の半導体集積回路装置１３の一方面
が接合され、屈曲された下方向のアウターリード１２が
半導体集積回路装置１３のアウターリード１３ａと電気
的に接続されている。そして、２つの半導体集積回路装
置１１，１３が一体となってプリント基板１４に設けら
れた基板電極１４ａに挿入されて半田付けされている。
置１１の一方面に他の半導体集積回路装置１３の一方面
が接合され、屈曲された下方向のアウターリード１２が
半導体集積回路装置１３のアウターリード１３ａと電気
的に接続されている。そして、２つの半導体集積回路装
置１１，１３が一体となってプリント基板１４に設けら
れた基板電極１４ａに挿入されて半田付けされている。
【００２５】このような半導体集積回路装置１１の実装
構造によれば、２つの半導体集積回路装置１１，１３を
一体にしてプリント基板１４に実装しているので、１つ
の半導体集積回路装置１２の実装面積で２つの半導体集
積回路装置１１，１３の実装ができ、これによって半導
体集積回路装置の高密度実装化が可能になる。
構造によれば、２つの半導体集積回路装置１１，１３を
一体にしてプリント基板１４に実装しているので、１つ
の半導体集積回路装置１２の実装面積で２つの半導体集
積回路装置１１，１３の実装ができ、これによって半導
体集積回路装置の高密度実装化が可能になる。
【００２６】また、たとえば一方の半導体集積回路装置
を太陽電池やＲＯＭとすることによって、これを多機能
マイコンに適用することができる。
を太陽電池やＲＯＭとすることによって、これを多機能
マイコンに適用することができる。
【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２８】たとえば、実施例１における半導体集積回
路装置１のアウターリード２は、屈曲方向によって入力
リード２ａと出力リード２ｂとに区分されているが、こ
のようにすることによってプリント基板４，５の配線を
一層効率的に形成することができ配線の総延長を短縮で
きるものの、必ずしも屈曲方向による入出力リード２
ａ，２ｂの区分は必要がない。
路装置１のアウターリード２は、屈曲方向によって入力
リード２ａと出力リード２ｂとに区分されているが、こ
のようにすることによってプリント基板４，５の配線を
一層効率的に形成することができ配線の総延長を短縮で
きるものの、必ずしも屈曲方向による入出力リード２
ａ，２ｂの区分は必要がない。
【００２９】また、実施例１に示すように、アウターリ
ード２の１辺が下方向に、他の３辺が上方向に屈曲され
た半導体集積回路装置１によっても、実施例２に示すよ
うな２つの半導体集積回路装置を一体にしてのプリント
基板１４への装着が可能である。一方、実施例２に示す
ように、アウターリード１２の対向する２辺が上下方向
に屈曲された半導体集積回路装置１１によっても、上下
方向に位置する２枚のプリント基板４，５に実装するこ
とが可能である。そして、２枚のプリント基板４，５を
上下方向に設けた場合には、半導体集積回路装置１のみ
ではなくコンデンサ等の他の素子も上下のプリント基板
４，５からサンドイッチされるように実装することがで
きる。
ード２の１辺が下方向に、他の３辺が上方向に屈曲され
た半導体集積回路装置１によっても、実施例２に示すよ
うな２つの半導体集積回路装置を一体にしてのプリント
基板１４への装着が可能である。一方、実施例２に示す
ように、アウターリード１２の対向する２辺が上下方向
に屈曲された半導体集積回路装置１１によっても、上下
方向に位置する２枚のプリント基板４，５に実装するこ
とが可能である。そして、２枚のプリント基板４，５を
上下方向に設けた場合には、半導体集積回路装置１のみ
ではなくコンデンサ等の他の素子も上下のプリント基板
４，５からサンドイッチされるように実装することがで
きる。
【００３０】さらに、前記実施例における半導体集積回
路装置はＱＦＩであるが、これに限定されるものではな
く、たとえばＤＩＰ（Ｄｕａｌ ｉｎ−ｌｉｎｅ Ｐａ
ｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等のようにアウターリードが側面から取り出さ
れたタイプの半導体集積回路装置であれば種々のものに
適用することが可能である。
路装置はＱＦＩであるが、これに限定されるものではな
く、たとえばＤＩＰ（Ｄｕａｌ ｉｎ−ｌｉｎｅ Ｐａ
ｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等のようにアウターリードが側面から取り出さ
れたタイプの半導体集積回路装置であれば種々のものに
適用することが可能である。
【００３１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００３２】(1).すなわち、本発明の半導体集積回路装
置およびその半導体集積回路装置が上下に位置する２枚
のプリント基板に実装された半導体集積回路装置の実装
構造によれば、プリント基板が半導体集積回路装置を上
下方向から挟むようにして立体的に設けられているの
で、プリント基板を水平方向にスペースを拡張すること
なく搭載することができ、半導体集積回路装置の高密度
実装化が可能になる。
置およびその半導体集積回路装置が上下に位置する２枚
のプリント基板に実装された半導体集積回路装置の実装
構造によれば、プリント基板が半導体集積回路装置を上
下方向から挟むようにして立体的に設けられているの
で、プリント基板を水平方向にスペースを拡張すること
なく搭載することができ、半導体集積回路装置の高密度
実装化が可能になる。
【００３３】(2).また、このようにプリント基板を設け
ることによって、プリント基板間にコネクタを介する必
要がなくなるので、コネクタ同士の接続が不完全なこと
に起因する導通不良が発生することがない。
ることによって、プリント基板間にコネクタを介する必
要がなくなるので、コネクタ同士の接続が不完全なこと
に起因する導通不良が発生することがない。
【００３４】(3).さらに、配線を短くして、配線容量を
小さくすることができるので、ノイズの発生を抑制する
ことができる。特に、入力リードと出力リードとに区分
されて２方向に屈曲された半導体集積回路装置によれ
ば、配線の一層の効率化を図ることができ、より効果的
にノイズを抑制することができる。
小さくすることができるので、ノイズの発生を抑制する
ことができる。特に、入力リードと出力リードとに区分
されて２方向に屈曲された半導体集積回路装置によれ
ば、配線の一層の効率化を図ることができ、より効果的
にノイズを抑制することができる。
【００３５】(4).また、本発明の半導体集積回路装置お
よびその半導体集積回路装置が他の半導体集積回路装置
と一体となってプリント基板に実装された半導体集積回
路装置の実装構造によれば、１つの半導体集積回路装置
の実装面積で２つの半導体集積回路装置の実装ができる
ので、これによって半導体集積回路装置の高密度実装化
が可能になる。
よびその半導体集積回路装置が他の半導体集積回路装置
と一体となってプリント基板に実装された半導体集積回
路装置の実装構造によれば、１つの半導体集積回路装置
の実装面積で２つの半導体集積回路装置の実装ができる
ので、これによって半導体集積回路装置の高密度実装化
が可能になる。
【図面の簡単な説明】
【図１】本発明の実施例１における半導体集積回路装置
を示す斜視図である。
を示す斜視図である。
【図２】その半導体集積回路装置のプリント基板への実
装構造を示す斜視図である。
装構造を示す斜視図である。
【図３】本発明の実施例２における半導体集積回路装置
を示す斜視図である。
を示す斜視図である。
【図４】その半導体集積回路装置のプリント基板への実
装構造を示す斜視図である。
装構造を示す斜視図である。
１ 半導体集積回路装置 ２ アウターリード ２ａ 入力リード ２ｂ 出力リード ３ エポキシレジン ４ 第１のプリント基板 ４ａ 基板電極 ５ 第２のプリント基板 ５ａ 基板電極 １１ 半導体集積回路装置 １２ アウターリード １３ 半導体集積回路装置 １３ａ アウターリード １４ プリント基板 １４ａ 基板電極
Claims (4)
- 【請求項１】 半導体チップと基板電極とを電気的に接
続するアウターリードが側面から取り出された半導体集
積回路装置であって、前記アウターリードが上方向と下
方向の２方向に屈曲されていることを特徴とする半導体
集積回路装置。 - 【請求項２】 前記アウターリードは、入力リードと出
力リードとに区分されて２方向に屈曲されていることを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置は、その上下方向に位置する２枚のプリント基板に
実装されていることを特徴とする半導体集積回路装置の
実装構造。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置は、その一方面に他の半導体集積回路装置の一方面
が接合され、屈曲された１方向の前記アウターリードが
前記他の半導体集積回路装置のアウターリードと電気的
に接続されて、前記半導体集積回路装置と前記他の半導
体集積回路装置とが一体となってプリント基板に実装さ
れていることを特徴とする半導体集積回路装置の実装構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29376093A JPH07147368A (ja) | 1993-11-25 | 1993-11-25 | 半導体集積回路装置およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29376093A JPH07147368A (ja) | 1993-11-25 | 1993-11-25 | 半導体集積回路装置およびその実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147368A true JPH07147368A (ja) | 1995-06-06 |
Family
ID=17798869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29376093A Pending JPH07147368A (ja) | 1993-11-25 | 1993-11-25 | 半導体集積回路装置およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130020695A1 (en) * | 2011-07-20 | 2013-01-24 | Hanjoo Na | "L" Shaped Lead Integrated Circuit Package |
| US8569913B2 (en) | 2011-05-16 | 2013-10-29 | Unigen Corporation | Switchable capacitor arrays for preventing power interruptions and extending backup power life |
-
1993
- 1993-11-25 JP JP29376093A patent/JPH07147368A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8569913B2 (en) | 2011-05-16 | 2013-10-29 | Unigen Corporation | Switchable capacitor arrays for preventing power interruptions and extending backup power life |
| US20130020695A1 (en) * | 2011-07-20 | 2013-01-24 | Hanjoo Na | "L" Shaped Lead Integrated Circuit Package |
| US9601417B2 (en) * | 2011-07-20 | 2017-03-21 | Unigen Corporation | “L” shaped lead integrated circuit package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0127873B1 (ko) | 연부-장착된 반도체 집적 회로 디바이스용 표면-장착 팩키지 | |
| US6331221B1 (en) | Process for providing electrical connection between a semiconductor die and a semiconductor die receiving member | |
| JP2538107B2 (ja) | 高密度半導体モジユ−ルの製造方法 | |
| US20100038758A1 (en) | Semiconductor module with two cooling surfaces and method | |
| US5671125A (en) | Vertical package mounted on both sides of a printed circuit board | |
| US5550401A (en) | Lead on chip semiconductor device having bus bars and crossing leads | |
| JPH0730059A (ja) | マルチチップモジュール | |
| KR910019222A (ko) | 고집적 반도체 장치 및 이를 사용한 반도체 모듈 | |
| KR100843734B1 (ko) | 반도체 전력용 모듈 및 그 제조방법 | |
| US6775145B1 (en) | Construction for high density power module package (case II) | |
| JPH07147368A (ja) | 半導体集積回路装置およびその実装構造 | |
| JPH09107067A (ja) | 半導体装置 | |
| KR970007848B1 (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
| JPH02156558A (ja) | 半導体装置のリードフレームおよびこれを用いた半導体装置の製造方法 | |
| JPS60200559A (ja) | メモリモジュール | |
| US11626357B2 (en) | 3D electrical integration using component carrier edge connections to a 2D contact array | |
| US20020190367A1 (en) | Slice interconnect structure | |
| JPH08279593A (ja) | 高密度実装を可能にした半導体装置 | |
| KR20010056083A (ko) | 적층형 반도체 패키지 | |
| JPH04267361A (ja) | リードレスチップキャリア | |
| JPH0613535A (ja) | 電子部品搭載装置 | |
| JPS61225827A (ja) | 半導体素子の実装構造 | |
| JPH0629422A (ja) | 混成集積回路装置 | |
| JP2881264B2 (ja) | 搭載用凹部を有する電子部品搭載用基板 | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 |