JPH11274473A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH11274473A JPH11274473A JP7198098A JP7198098A JPH11274473A JP H11274473 A JPH11274473 A JP H11274473A JP 7198098 A JP7198098 A JP 7198098A JP 7198098 A JP7198098 A JP 7198098A JP H11274473 A JPH11274473 A JP H11274473A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- electron supply
- hemt
- contact layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】基板のクリーニングを行わずに、ＨＥＭＴを形
成する。 【解決手段】電子供給層としてＳｉプレーナードーピン
グ層１０２を半絶縁性ＩｎＰ基板１０１上に直接形成す
る。Ｓｉプレーナードーピング層１０２上に、ノンドー
プＩｎＰスペーサ層１０３、ノンドープＩｎ0.53Ｇａ
0.47Ａｓチャネル層１０４、ノンドープＩｎ0.52Ａｌ
0.48Ａｓスペーサ層１０５、ｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層１０６、ノンドープＩｎ0.52Ａｌ0.48Ａｓシ
ョットキーコンタクト層１０７、ｎ型Ｉｎ0.53Ｇａ0.47
Ａｓオーミックコンタクト層１０８を順次エピタキシャ
ル成長する。オーミックコンタクト層１０８上にソース
電極１０９及びドレイン電極１１０を形成する。その
後、オーミックコンタクト層１０８をエッチングによっ
て除去し、ショットキーコンタクト層１０７の表面を露
出させ、その表面にゲート電極１１１を形成する。
成する。 【解決手段】電子供給層としてＳｉプレーナードーピン
グ層１０２を半絶縁性ＩｎＰ基板１０１上に直接形成す
る。Ｓｉプレーナードーピング層１０２上に、ノンドー
プＩｎＰスペーサ層１０３、ノンドープＩｎ0.53Ｇａ
0.47Ａｓチャネル層１０４、ノンドープＩｎ0.52Ａｌ
0.48Ａｓスペーサ層１０５、ｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層１０６、ノンドープＩｎ0.52Ａｌ0.48Ａｓシ
ョットキーコンタクト層１０７、ｎ型Ｉｎ0.53Ｇａ0.47
Ａｓオーミックコンタクト層１０８を順次エピタキシャ
ル成長する。オーミックコンタクト層１０８上にソース
電極１０９及びドレイン電極１１０を形成する。その
後、オーミックコンタクト層１０８をエッチングによっ
て除去し、ショットキーコンタクト層１０７の表面を露
出させ、その表面にゲート電極１１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、 III−Ｖ族化合物
半導体からなる電界効果トランジスタの製造方法に関す
る。
半導体からなる電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】従来から電界効果トランジスタ（ＦＥ
Ｔ）の一種として、半絶縁性半導体基板上に、ｎ型半導
体からなる電子供給層と、電子供給層より電子親和力が
大きい半導体層からなり２次元電子ガス（２ＤＥＧ）が
蓄積されるチャネル層と、チャネル層中の２ＤＥＧ濃度
を制御するゲート電極とが形成されている高電子移動度
トランジスタ（ＨＥＭＴ）が知られている。
Ｔ）の一種として、半絶縁性半導体基板上に、ｎ型半導
体からなる電子供給層と、電子供給層より電子親和力が
大きい半導体層からなり２次元電子ガス（２ＤＥＧ）が
蓄積されるチャネル層と、チャネル層中の２ＤＥＧ濃度
を制御するゲート電極とが形成されている高電子移動度
トランジスタ（ＨＥＭＴ）が知られている。
【０００３】図３に、従来のＨＥＭＴの一例として、Ｉ
ｎＰ基板上に形成されチャネル層の上下に電子供給層を
有するＨＥＭＴの断面構造を示す。このＨＥＭＴの製造
方法を簡単に説明する。
ｎＰ基板上に形成されチャネル層の上下に電子供給層を
有するＨＥＭＴの断面構造を示す。このＨＥＭＴの製造
方法を簡単に説明する。
【０００４】先ず、有機金属気相成長法（ＭＯＣＶＤ
法）を用いて、Ｆｅドープ半絶縁性ＩｎＰ基板３０１上
に、５００ｎｍのノンドープＩｎＰバッファ層３０２、
２００ｎｍのノンドープＩｎＡｌＡｓバッファ層３０
３、１０ｎｍのＳｉドープｎ型ＩｎＡｌＡｓ電子供給層
３０４、３ｎｍのノンドープＩｎＡｌＡｓスペーサ層３
０５、２０ｎｍのノンドープＩｎＧａＡｓチャネル層３
０６、３ｎｍのノンドープＩｎＡｌＡｓスペーサ層３０
７、２０ｎｍのＳｉドープｎ型ＩｎＡｌＡｓ電子供給層
３０８、１０ｎｍのノンドープＩｎＡｌＡｓショットキ
ーコンタクト層３０９、２０ｎｍのＳｉドープｎ型Ｉｎ
ＧａＡｓオーミツクコンタクト層３１０を、順次成長す
る。
法）を用いて、Ｆｅドープ半絶縁性ＩｎＰ基板３０１上
に、５００ｎｍのノンドープＩｎＰバッファ層３０２、
２００ｎｍのノンドープＩｎＡｌＡｓバッファ層３０
３、１０ｎｍのＳｉドープｎ型ＩｎＡｌＡｓ電子供給層
３０４、３ｎｍのノンドープＩｎＡｌＡｓスペーサ層３
０５、２０ｎｍのノンドープＩｎＧａＡｓチャネル層３
０６、３ｎｍのノンドープＩｎＡｌＡｓスペーサ層３０
７、２０ｎｍのＳｉドープｎ型ＩｎＡｌＡｓ電子供給層
３０８、１０ｎｍのノンドープＩｎＡｌＡｓショットキ
ーコンタクト層３０９、２０ｎｍのＳｉドープｎ型Ｉｎ
ＧａＡｓオーミツクコンタクト層３１０を、順次成長す
る。
【０００５】次いで、フォトリソグラフィ、蒸着および
アロイ工程によって、ソース電極３１１及びドレイン電
極３１２を形成する。次いで、電子ビーム露光によって
一部分だけ露出させたｎ型ＩｎＧａＡｓオーミツクコン
タクト層３１０をエッチング除去して（リセスエッチン
グ）、ノンドープＩｎＡｌＡｓショットキーコンタクト
層３０９の表面を露出させ、ショットキーコンタクト層
３０９上にゲート電極３１３を形成する。
アロイ工程によって、ソース電極３１１及びドレイン電
極３１２を形成する。次いで、電子ビーム露光によって
一部分だけ露出させたｎ型ＩｎＧａＡｓオーミツクコン
タクト層３１０をエッチング除去して（リセスエッチン
グ）、ノンドープＩｎＡｌＡｓショットキーコンタクト
層３０９の表面を露出させ、ショットキーコンタクト層
３０９上にゲート電極３１３を形成する。
【０００６】ＭＯＣＶＤ法でＩｎＰ基板３０１上にＩｎ
Ｐバッファ層３０２を成長する際の、成長開始手順を以
下に詳細に説明する。先ず、ＩｎＰ基板３０１を反応炉
内のサセプタ上に固定する。その後、反応炉内に、キャ
リアガスであるＨ2 ガスとクリーニングガスであるＰＨ
3 ガス又はターシャリブチルホスフィン（ＴＢＰ）等の
Ｖ族原料ガスを流しながら、基板３０１を成長温度８５
０℃まで加熱する。その後３０分間、ＰＨ3 又はＴＢＰ
を流したまま基板温度を６５０℃に保ち、基板３０１表
面のクリーニングを行う。このクリーニングの後、Ｉｎ
Ｐの III族原料であるトリメチルインジウム（ＴＭＩ）
を反応炉に導入し、ＩｎＰバッファ層３０２の成長を行
う。
Ｐバッファ層３０２を成長する際の、成長開始手順を以
下に詳細に説明する。先ず、ＩｎＰ基板３０１を反応炉
内のサセプタ上に固定する。その後、反応炉内に、キャ
リアガスであるＨ2 ガスとクリーニングガスであるＰＨ
3 ガス又はターシャリブチルホスフィン（ＴＢＰ）等の
Ｖ族原料ガスを流しながら、基板３０１を成長温度８５
０℃まで加熱する。その後３０分間、ＰＨ3 又はＴＢＰ
を流したまま基板温度を６５０℃に保ち、基板３０１表
面のクリーニングを行う。このクリーニングの後、Ｉｎ
Ｐの III族原料であるトリメチルインジウム（ＴＭＩ）
を反応炉に導入し、ＩｎＰバッファ層３０２の成長を行
う。
【０００７】ＩｎＰバッファ層３０２の成長前のＩｎＰ
基板３０１の表面には、ＩｎＰの自然酸化膜が形成され
ている他、ＩｎＰ中に取り込まれるとドナーレベルを形
成するＳｉ、Ｓ、Ｃといった不純物が付着している。こ
れらの不純物がドナーになるとＩｎＰ基板３０１とＩｎ
Ｐバッファ層３０２との界面に、ｎ型導電層が形成され
る。その結果、製造されたＨＥＭＴは、ゲート電極３１
３に電圧を印加しＩｎＧａＡｓチャネル層３０６を空乏
化させても、基板３０１とバッファ層３０２との界面に
電流が流れるために、ドレイン電流を０にできないピン
チオフ不良が起こる。
基板３０１の表面には、ＩｎＰの自然酸化膜が形成され
ている他、ＩｎＰ中に取り込まれるとドナーレベルを形
成するＳｉ、Ｓ、Ｃといった不純物が付着している。こ
れらの不純物がドナーになるとＩｎＰ基板３０１とＩｎ
Ｐバッファ層３０２との界面に、ｎ型導電層が形成され
る。その結果、製造されたＨＥＭＴは、ゲート電極３１
３に電圧を印加しＩｎＧａＡｓチャネル層３０６を空乏
化させても、基板３０１とバッファ層３０２との界面に
電流が流れるために、ドレイン電流を０にできないピン
チオフ不良が起こる。
【０００８】そのため、ＩｎＰバッファ層３０２の成長
前に、基板表面に付着するこれらの不純物を除去するク
リーニングを行わなければならない。クリーニングガス
の流量が多く、また時間が長いほど、不純物を除去する
効果が大きい。しかし、このクリーニングには、以下の
ような問題点がある。
前に、基板表面に付着するこれらの不純物を除去するク
リーニングを行わなければならない。クリーニングガス
の流量が多く、また時間が長いほど、不純物を除去する
効果が大きい。しかし、このクリーニングには、以下の
ような問題点がある。
【０００９】先ず、基板表面の不純物濃度は、基板のロ
ットによってかなりのばらつきがある。このため、ある
基板ロットでは不純物が除去できていた条件でクリーニ
ングを行っても、異なる基板ロットでは不純物除去が十
分に出来ず、ピンチオフ不良が発生する場合があり、歩
留まりの低下を招く。
ットによってかなりのばらつきがある。このため、ある
基板ロットでは不純物が除去できていた条件でクリーニ
ングを行っても、異なる基板ロットでは不純物除去が十
分に出来ず、ピンチオフ不良が発生する場合があり、歩
留まりの低下を招く。
【００１０】また、ピンチオフ特性が良好な場合でも、
基板表面に微量に残留している不純物及びバッファ層中
の残留不純物が原因となって充分高いバッファ層耐圧や
素子間耐圧が得られないことがある。また、クリーニン
グガスであるＶ族原料（例えばＰＨ3 ）を反応炉に流す
と反応炉内、配管内や真空ポンプ中に生成物（Ｐ）が堆
積する。
基板表面に微量に残留している不純物及びバッファ層中
の残留不純物が原因となって充分高いバッファ層耐圧や
素子間耐圧が得られないことがある。また、クリーニン
グガスであるＶ族原料（例えばＰＨ3 ）を反応炉に流す
と反応炉内、配管内や真空ポンプ中に生成物（Ｐ）が堆
積する。
【００１１】これらの堆積物は、ＭＯＣＶＤ装置排気系
の性能低下や故障の原因になるので、定期的に除去する
必要がある。基板クリーニングの際に多量のＶ族原料を
長時間流すと、生成物の堆積量が増えるため、故障やメ
ンテナンス頻度が増加し、装置の稼動率が著しく低下す
る。また、製造コストおよび製造時間の中で、基板クリ
ーニングに要するＶ族原料のコスト、並びに排出される
Ｖ族原料の除害コスト及び時間の占める割合が非常に高
くなるという問題がある。
の性能低下や故障の原因になるので、定期的に除去する
必要がある。基板クリーニングの際に多量のＶ族原料を
長時間流すと、生成物の堆積量が増えるため、故障やメ
ンテナンス頻度が増加し、装置の稼動率が著しく低下す
る。また、製造コストおよび製造時間の中で、基板クリ
ーニングに要するＶ族原料のコスト、並びに排出される
Ｖ族原料の除害コスト及び時間の占める割合が非常に高
くなるという問題がある。
【００１２】
【発明が解決しようとする課題】上述したように、従来
のＨＥＭＴでは、成長前の基板をＶ族原料雰囲気中でク
リーニングしても、基板表面に付着していたドナー不純
物が残留し、ピンチオフ不良による歩留まりの低下を引
き起こす、又は充分高いバッファ層耐圧や素子間耐圧が
得られないという問題があった。
のＨＥＭＴでは、成長前の基板をＶ族原料雰囲気中でク
リーニングしても、基板表面に付着していたドナー不純
物が残留し、ピンチオフ不良による歩留まりの低下を引
き起こす、又は充分高いバッファ層耐圧や素子間耐圧が
得られないという問題があった。
【００１３】また、クリーニング時に多量のＶ族原料を
反応炉内へ流すことに起因する、成膜装置の稼動率の低
下、並びに製造コストの増加という問題があった。本発
明の目的は、ピンチオフ不良による歩留まりの低下，素
子間耐圧の改善並びに製造コストの低下を図り得る電界
効果トランジスタの製造方法を提供することにある。
反応炉内へ流すことに起因する、成膜装置の稼動率の低
下、並びに製造コストの増加という問題があった。本発
明の目的は、ピンチオフ不良による歩留まりの低下，素
子間耐圧の改善並びに製造コストの低下を図り得る電界
効果トランジスタの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）は、半絶縁性半導体基板
と、この半絶縁性半導体基板上に形成されｎ型導電型の
電子供給層と、この電子供給層上に形成され該電子供給
層より電子親和力が大きい半導体層からなるチャネル層
と、前記チャネル層上に形成され該チャネル層の電子濃
度を制御するゲート電極とを具備してなる電界効果トラ
ンジスタの製造方法において、前記半絶縁性基板上に前
記電子供給層を直接形成することを特徴とする。
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）は、半絶縁性半導体基板
と、この半絶縁性半導体基板上に形成されｎ型導電型の
電子供給層と、この電子供給層上に形成され該電子供給
層より電子親和力が大きい半導体層からなるチャネル層
と、前記チャネル層上に形成され該チャネル層の電子濃
度を制御するゲート電極とを具備してなる電界効果トラ
ンジスタの製造方法において、前記半絶縁性基板上に前
記電子供給層を直接形成することを特徴とする。
【００１５】半絶縁性半導体基板と、この半絶縁性半導
体基板上に形成されｎ型導電型の電子供給層と、この電
子供給層上に形成され該電子供給層より電子親和力が大
きい半導体層からなるチャネル層と、前記チャネル層上
に形成され該チャネル層の電子濃度を制御するゲート電
極とを具備してなる電界効果トランジスタにおいて、前
記半絶縁性基板上に前記電子供給層が直接形成されてい
ることを特徴とする。
体基板上に形成されｎ型導電型の電子供給層と、この電
子供給層上に形成され該電子供給層より電子親和力が大
きい半導体層からなるチャネル層と、前記チャネル層上
に形成され該チャネル層の電子濃度を制御するゲート電
極とを具備してなる電界効果トランジスタにおいて、前
記半絶縁性基板上に前記電子供給層が直接形成されてい
ることを特徴とする。
【００１６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。本発明では、基板表面に直接ｎ
型導電型の電子供給層を設けることによって、基板表面
のドナー不純物の除去、つまりＶ族原料を多量に長時間
流す基板表面クリーニングを行う必要がない。従って、
基板表面のクリーニングに起因するＭＯＣＶＤ装置の稼
動率の低下、並びにＨＥＭＴ製造コストの増加を大幅に
抑制することができる。また、電子供給層の下に直接半
絶縁性基板が接触しているので、ピンチオフ不良の発生
率を大幅に減少させると共に、素子間耐圧を高めること
ができる。
の作用・効果を有する。本発明では、基板表面に直接ｎ
型導電型の電子供給層を設けることによって、基板表面
のドナー不純物の除去、つまりＶ族原料を多量に長時間
流す基板表面クリーニングを行う必要がない。従って、
基板表面のクリーニングに起因するＭＯＣＶＤ装置の稼
動率の低下、並びにＨＥＭＴ製造コストの増加を大幅に
抑制することができる。また、電子供給層の下に直接半
絶縁性基板が接触しているので、ピンチオフ不良の発生
率を大幅に減少させると共に、素子間耐圧を高めること
ができる。
【００１７】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］以下に本発明を詳細に説明する。本発
明のＦＥＴの主な製造方法は以下の通りである。 先
ず、ＭＯＣＶＤ装置の反応炉内のサセプタ上に、Ｆｅ濃
度が２×１０16ｃｍ-3である半絶縁性ＩｎＰ基板１０１
を載せる。その後、反応炉にキャリアガスであるＨ2 ガ
スを流しながら、基板を６５０〜７００℃まで加熱す
る。その際、基板温度が５００℃以上になったところで
ＰＨ3 ガスを反応炉に流し始める。基板温度が６５０〜
７００℃に安定したら、ＳｉＨ4 ガスを供給し電子供給
層としてシート濃度が３×１０12ｃｍ-2であるＳｉプレ
ーナードーピング層（電子供給層）１０２を半絶縁性Ｉ
ｎＰ基板１０１上に直接形成する（図１（ａ））。
を参照して説明する。 ［第１実施形態］以下に本発明を詳細に説明する。本発
明のＦＥＴの主な製造方法は以下の通りである。 先
ず、ＭＯＣＶＤ装置の反応炉内のサセプタ上に、Ｆｅ濃
度が２×１０16ｃｍ-3である半絶縁性ＩｎＰ基板１０１
を載せる。その後、反応炉にキャリアガスであるＨ2 ガ
スを流しながら、基板を６５０〜７００℃まで加熱す
る。その際、基板温度が５００℃以上になったところで
ＰＨ3 ガスを反応炉に流し始める。基板温度が６５０〜
７００℃に安定したら、ＳｉＨ4 ガスを供給し電子供給
層としてシート濃度が３×１０12ｃｍ-2であるＳｉプレ
ーナードーピング層（電子供給層）１０２を半絶縁性Ｉ
ｎＰ基板１０１上に直接形成する（図１（ａ））。
【００１８】次いで、Ｓｉプレーナードーピング層１０
２上に、膜厚３ｎｍのノンドープＩｎＰスペーサ層１０
３、ノンドープＩｎ0.53Ｇａ0.47Ａｓチャネル層１０
４、膜厚３ｎｍのノンドープＩｎ0.52Ａｌ0.48Ａｓスペ
ーサ層１０５、Ｓｉ濃度が３×１０18ｃｍ-3で膜厚２０
ｎｍのｎ型Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層１０６、１
０ｎｍのノンドープＩｎ0.52Ａｌ0.48Ａｓショットキー
コンタクト層１０７、Ｓｉ濃度が５×１０18ｃｍ-3で膜
厚２０ｎｍのｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコン
タクト層１０８を順次エピタキシャル成長する（図１
（ｂ））。
２上に、膜厚３ｎｍのノンドープＩｎＰスペーサ層１０
３、ノンドープＩｎ0.53Ｇａ0.47Ａｓチャネル層１０
４、膜厚３ｎｍのノンドープＩｎ0.52Ａｌ0.48Ａｓスペ
ーサ層１０５、Ｓｉ濃度が３×１０18ｃｍ-3で膜厚２０
ｎｍのｎ型Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層１０６、１
０ｎｍのノンドープＩｎ0.52Ａｌ0.48Ａｓショットキー
コンタクト層１０７、Ｓｉ濃度が５×１０18ｃｍ-3で膜
厚２０ｎｍのｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコン
タクト層１０８を順次エピタキシャル成長する（図１
（ｂ））。
【００１９】次いで、基板温度を室温まで下げて基板を
ＭＯＣＶＤ装置から取り出し、フォトリソグラフィ、蒸
着及びアロイ工程を用いて、オーミックコンタクト層１
０８上にＡｕＧｅ／Ｎｉ／Ａｕが積層されたソース電極
１０９及びドレイン電極１１０を形成する。その後、ソ
ース電極１０９及びドレイン電極１１０をマスクにオー
ミックコンタクト層１０８をエッチングによって除去
し、ショットキーコンタクト層１０７の表面を露出さ
せ、その表面にＴｉ／Ｐｔ／Ａｕが積層されたゲート電
極１１１を形成する（図１（ｃ））。
ＭＯＣＶＤ装置から取り出し、フォトリソグラフィ、蒸
着及びアロイ工程を用いて、オーミックコンタクト層１
０８上にＡｕＧｅ／Ｎｉ／Ａｕが積層されたソース電極
１０９及びドレイン電極１１０を形成する。その後、ソ
ース電極１０９及びドレイン電極１１０をマスクにオー
ミックコンタクト層１０８をエッチングによって除去
し、ショットキーコンタクト層１０７の表面を露出さ
せ、その表面にＴｉ／Ｐｔ／Ａｕが積層されたゲート電
極１１１を形成する（図１（ｃ））。
【００２０】このＨＥＭＴのＭＯＣＶＤ成長の工程を、
従来のＨＥＭＴのＭＯＣＶＤ成長工程と比較すると、Ｐ
Ｈ3 ガスの使用量は、約１／１０に減少した。これに伴
い、ＭＯＣＶＤ成長に使われる III族，Ｖ族，ドーピン
グ原料の総コストが約２／３に減少した。また、未使用
のまま排気される原料ガスを除害するための除害装置の
ランニングコストは、従来の約１／５に減少した。ま
た、Ｐ生成物除去等の排気系のメンテナンス頻度が従来
の１／３程度に減少した。
従来のＨＥＭＴのＭＯＣＶＤ成長工程と比較すると、Ｐ
Ｈ3 ガスの使用量は、約１／１０に減少した。これに伴
い、ＭＯＣＶＤ成長に使われる III族，Ｖ族，ドーピン
グ原料の総コストが約２／３に減少した。また、未使用
のまま排気される原料ガスを除害するための除害装置の
ランニングコストは、従来の約１／５に減少した。ま
た、Ｐ生成物除去等の排気系のメンテナンス頻度が従来
の１／３程度に減少した。
【００２１】また、ＨＥＭＴのピンチオフ不良の発生率
は、従来のＨＥＭＴの場合に比ベ１／１０に減少した。
さらにピンチオフが良好なデバイスについて隣接した素
子間の耐圧を測定したところ、本発明のデバイスでは従
来のデバイスに比べて、耐圧の平均値が１．５倍高くな
った。
は、従来のＨＥＭＴの場合に比ベ１／１０に減少した。
さらにピンチオフが良好なデバイスについて隣接した素
子間の耐圧を測定したところ、本発明のデバイスでは従
来のデバイスに比べて、耐圧の平均値が１．５倍高くな
った。
【００２２】［第２実施形態］また、本発明のＨＥＭＴ
は、ＩｎＰ基板上に形成されたデバイスだけではなく、
ＧａＡＳ基板上に形成されたＨＥＭＴにも適用すること
ができる。従来のＧａＡｓ基板上のＨＥＭＴでは、Ｉｎ
Ｐ基板上のＨＥＭＴと同様に、基板表面のドナー不純物
を除去するために、成長前の基板表面クリーニングを行
う必要がある。その際には、Ｖ族原料としてＡｓＨ3 ガ
スもしくはターシャリブチルアルシン（ＴＢＡｓ）を多
量に流しながら、クリーニングを行う。ＡｓＨ3 又はＴ
ＢＡｓを多量に反応炉に流すと、反応炉の下流側の配管
等に、Ａｓの生成物が多量に付着する。以下に示すＨＥ
ＭＴでは、このクリーニングを行う必要がなくなるの
で、ＩｎＰ基板上のＨＥＭＴの場合と同様に、原料コス
トを大幅に減少させることができ、さらに、ＭＯＣＶＤ
装置の稼働率を上げることができる。
は、ＩｎＰ基板上に形成されたデバイスだけではなく、
ＧａＡＳ基板上に形成されたＨＥＭＴにも適用すること
ができる。従来のＧａＡｓ基板上のＨＥＭＴでは、Ｉｎ
Ｐ基板上のＨＥＭＴと同様に、基板表面のドナー不純物
を除去するために、成長前の基板表面クリーニングを行
う必要がある。その際には、Ｖ族原料としてＡｓＨ3 ガ
スもしくはターシャリブチルアルシン（ＴＢＡｓ）を多
量に流しながら、クリーニングを行う。ＡｓＨ3 又はＴ
ＢＡｓを多量に反応炉に流すと、反応炉の下流側の配管
等に、Ａｓの生成物が多量に付着する。以下に示すＨＥ
ＭＴでは、このクリーニングを行う必要がなくなるの
で、ＩｎＰ基板上のＨＥＭＴの場合と同様に、原料コス
トを大幅に減少させることができ、さらに、ＭＯＣＶＤ
装置の稼働率を上げることができる。
【００２３】図２は、本発明の第２実施形態に係るＨＥ
ＭＴの構成を示す断面図である。このＨＥＭＴの各層の
構造は、半絶縁性ＧａＡｓ基板２０１、シート濃度３×
１０12ｃｍ-2のＳｉプレーナードーピング層２０２とＳ
ｉ濃度３×１０18ｃｍ-3で２０ｎｍのｎ型ＧａＡｓ層２
０３とからなる電子供給層，３ｎｍのノンドープＧａＡ
ｓスペーサ層２０４、ノンドープＩｎ0.15Ｇａ0.85Ａｓ
チヤネル層２０５、３ｎｍのノンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサ層２０６、シート濃度が４×１０12ｃ
ｍ-2のＳｉプレーナードーピング層２０７からなる電子
供給層、３０ｎｍのノンドープＡｌ0.2 Ｇａ0.8 Ａｓシ
ョットキーコンタクト層２０８、Ｓｉ濃度が５×１０18
ｃｍ-3で３０ｎｍのｎ型ＧａＡＳオーミツクコンタクト
層２０９である。オーミツクコンタクト層２０９上にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるソース電極２１０及びドレ
イン電極２１１、ショットキーコンタクト層２０８上に
Ｔｉ／Ｐｔ／Ａｕからなるゲート電極２１２を形成し
た。なお、ＭＯＣＶＤ成長の際に、Ａｓの原料としては
ＴＢＡｓを用いた。
ＭＴの構成を示す断面図である。このＨＥＭＴの各層の
構造は、半絶縁性ＧａＡｓ基板２０１、シート濃度３×
１０12ｃｍ-2のＳｉプレーナードーピング層２０２とＳ
ｉ濃度３×１０18ｃｍ-3で２０ｎｍのｎ型ＧａＡｓ層２
０３とからなる電子供給層，３ｎｍのノンドープＧａＡ
ｓスペーサ層２０４、ノンドープＩｎ0.15Ｇａ0.85Ａｓ
チヤネル層２０５、３ｎｍのノンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサ層２０６、シート濃度が４×１０12ｃ
ｍ-2のＳｉプレーナードーピング層２０７からなる電子
供給層、３０ｎｍのノンドープＡｌ0.2 Ｇａ0.8 Ａｓシ
ョットキーコンタクト層２０８、Ｓｉ濃度が５×１０18
ｃｍ-3で３０ｎｍのｎ型ＧａＡＳオーミツクコンタクト
層２０９である。オーミツクコンタクト層２０９上にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるソース電極２１０及びドレ
イン電極２１１、ショットキーコンタクト層２０８上に
Ｔｉ／Ｐｔ／Ａｕからなるゲート電極２１２を形成し
た。なお、ＭＯＣＶＤ成長の際に、Ａｓの原料としては
ＴＢＡｓを用いた。
【００２４】このＨＥＭＴのＭＯＣＶＤ成長工程では、
従来のＨＥＭＴのＭＯＣＶＤ成長工程と比較すると、Ｔ
ＢＡｓガスの使用量は、約１／５に減少した。これに伴
い、ＭＯＣＶＤ成長に使われる III族，Ｖ族，ドーピン
グ原料の総コストが約２／３に減少した。また、未使用
のまま排気される原料ガスを除害するための除害装置の
ランニングコストは、従来の約１／４に減少した。ま
た、Ａｓ生成物除去等の排気系のメンテナンス頻度が従
来の１／４程度に減少した。
従来のＨＥＭＴのＭＯＣＶＤ成長工程と比較すると、Ｔ
ＢＡｓガスの使用量は、約１／５に減少した。これに伴
い、ＭＯＣＶＤ成長に使われる III族，Ｖ族，ドーピン
グ原料の総コストが約２／３に減少した。また、未使用
のまま排気される原料ガスを除害するための除害装置の
ランニングコストは、従来の約１／４に減少した。ま
た、Ａｓ生成物除去等の排気系のメンテナンス頻度が従
来の１／４程度に減少した。
【００２５】また、ＨＥＭＴのピンチオフ不良の発生の
割合は、従来のＨＥＭＴの場合に比ベ１／１０に減少し
た。さらにピンチオフが良好なデバイスについて隣接し
た素子間の耐圧を測定したところ、本発明のデバイスで
は従来のデバイスに比べて、耐圧の平均値が１．５倍高
くなった。
割合は、従来のＨＥＭＴの場合に比ベ１／１０に減少し
た。さらにピンチオフが良好なデバイスについて隣接し
た素子間の耐圧を測定したところ、本発明のデバイスで
は従来のデバイスに比べて、耐圧の平均値が１．５倍高
くなった。
【００２６】なお、本発明は、上記実施形態に限定され
るものではない。例えば、Ｓｉプレーナドーピング層で
なく、ｎ型の半導体層によって電子供給層を形成するこ
とも可能である。その他、本発明は、その要旨を逸脱し
ない範囲で、種々変形して実施することが可能である。
るものではない。例えば、Ｓｉプレーナドーピング層で
なく、ｎ型の半導体層によって電子供給層を形成するこ
とも可能である。その他、本発明は、その要旨を逸脱し
ない範囲で、種々変形して実施することが可能である。
【００２７】
【発明の効果】以上説明したように本発明によれば、基
板上に直接ｎ型の電子供給層を設けることによって、多
量のＶ族原料を流しながらの基板表面クリーニングを行
う必要がなくなり、ＨＥＭＴ製造コストを大幅に下げる
ことができる。また、電子供給層の下に直接半絶縁性基
板が接触しているので、ピンチオフ不良の発生率を大幅
に減少させると共に、素子間耐圧を高めることができ
る。
板上に直接ｎ型の電子供給層を設けることによって、多
量のＶ族原料を流しながらの基板表面クリーニングを行
う必要がなくなり、ＨＥＭＴ製造コストを大幅に下げる
ことができる。また、電子供給層の下に直接半絶縁性基
板が接触しているので、ピンチオフ不良の発生率を大幅
に減少させると共に、素子間耐圧を高めることができ
る。
【図１】第１実施形態に係わるＨＥＭＴの製造工程を示
す工程断面図。
す工程断面図。
【図２】第２実施形態に係わるＨＥＭＴの構成を示す断
面図。
面図。
【図３】従来のＨＥＭＴの構造を示す断面図。
１０１…半絶縁性ＩｎＰ基板 １０２…Ｓｉプレーナドーピング層（電子供給層） １０３…ノンドープＩｎＰスペーサ層 １０４…ノンドープＩｎ0.53Ｇａ0.47Ａｓチャネル層 １０５…ノンドープＩｎ0.52Ａｌ0.48Ａｓスペーサ層 １０６…ｎ型Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層 １０７…ノンドープＩｎ0.52Ａｌ0.48Ａｓショットキー
コンタクト層 １０８…ｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタク
ト層 １０９…ソース電極 １１０…ドレイン電極 １１１…ゲート電極 ２０１…半絶縁性ＧａＡｓ基板 ２０２…Ｓｉプレーナードーピング層（電子供給層） ２０３…ｎ型ＧａＡｓ層（電子供給雄） ２０４…ノンドープＧａＡｓスペーサ層 ２０５…ノンドープＩｎ0.15Ｇａ0.85Ａｓチヤネル層 ２０６…ノンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ層 ２０７…Ｓｉプレーナードーピング層 ２０８…ノンドープＡｌ0.2 Ｇａ0.8 Ａｓショットキー
コンタクト層 ２０９…ｎ型ＧａＡＳオーミツクコンタクト層 ２０９…オーミツクコンタクト層 ２１０…ソース電極 ２１１…ドレイン電極 ２１２…ゲート電極
コンタクト層 １０８…ｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタク
ト層 １０９…ソース電極 １１０…ドレイン電極 １１１…ゲート電極 ２０１…半絶縁性ＧａＡｓ基板 ２０２…Ｓｉプレーナードーピング層（電子供給層） ２０３…ｎ型ＧａＡｓ層（電子供給雄） ２０４…ノンドープＧａＡｓスペーサ層 ２０５…ノンドープＩｎ0.15Ｇａ0.85Ａｓチヤネル層 ２０６…ノンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ層 ２０７…Ｓｉプレーナードーピング層 ２０８…ノンドープＡｌ0.2 Ｇａ0.8 Ａｓショットキー
コンタクト層 ２０９…ｎ型ＧａＡＳオーミツクコンタクト層 ２０９…オーミツクコンタクト層 ２１０…ソース電極 ２１１…ドレイン電極 ２１２…ゲート電極
Claims (1)
- 【請求項１】 半絶縁性半導体基板と、この半絶縁性半
導体基板上に形成されｎ型導電型の電子供給層と、この
電子供給層上に形成され該電子供給層より電子親和力が
大きい半導体層からなるチャネル層と、このチャネル層
上に形成され該チャネル層の電子濃度を制御するゲート
電極とを具備してなる電界効果トランジスタの製造方法
において、 前記半絶縁性基板上に前記電子供給層を直接形成するこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198098A JPH11274473A (ja) | 1998-03-20 | 1998-03-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198098A JPH11274473A (ja) | 1998-03-20 | 1998-03-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274473A true JPH11274473A (ja) | 1999-10-08 |
Family
ID=13476131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7198098A Pending JPH11274473A (ja) | 1998-03-20 | 1998-03-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103546A (ja) * | 2006-10-19 | 2008-05-01 | Hitachi Cable Ltd | Ｉｉｉ−ｖ族化合物半導体素子及びｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ |
-
1998
- 1998-03-20 JP JP7198098A patent/JPH11274473A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103546A (ja) * | 2006-10-19 | 2008-05-01 | Hitachi Cable Ltd | Ｉｉｉ−ｖ族化合物半導体素子及びｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817995B2 (ja) | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置 | |
| US6534801B2 (en) | GaN-based high electron mobility transistor | |
| JP3286920B2 (ja) | 半導体装置の製造方法 | |
| JP2007165431A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| US10340376B2 (en) | Heterojunction field-effect transistor having germanium-doped source and drain regions | |
| JP3086748B2 (ja) | 高電子移動度トランジスタ | |
| JPH07263663A (ja) | 電界効果型化合物半導体装置 | |
| US6919589B2 (en) | HEMT with a graded InGaAlP layer separating ohmic and Schottky contacts | |
| JP4429459B2 (ja) | 高抵抗ＧａＮ結晶層の製造方法 | |
| JP3158651B2 (ja) | 化合物半導体及びその製造方法 | |
| JP2539268B2 (ja) | 半導体装置 | |
| JPH10189944A (ja) | 高電子移動度トランジスタ | |
| JPH11274473A (ja) | 電界効果トランジスタの製造方法 | |
| JP2009060043A (ja) | 電界効果トランジスタの製造方法及びその電界効果トランジスタ | |
| JPH0945898A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3090787B2 (ja) | 半導体装置の製造方法 | |
| JPS62165317A (ja) | 半導体装置の製造方法 | |
| JP3487555B2 (ja) | 半導体装置の製造方法およびｉｉｉ−ｖ族化合物半導体装置 | |
| JP5483558B2 (ja) | 半導体薄膜の形成方法 | |
| JP2917690B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH10284466A (ja) | エッチング方法，結晶成長方法，並びに半導体装置の製造方法 | |
| JPH09172165A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0969625A (ja) | 電界効果トランジスタ | |
| JPH0936051A (ja) | 化合物半導体薄膜の結晶成長方法 | |
| JPH0883904A (ja) | 電界効果トランジスタ |