JPH10284466A - エッチング方法，結晶成長方法，並びに半導体装置の製造方法 - Google Patents
エッチング方法，結晶成長方法，並びに半導体装置の製造方法Info
- Publication number
- JPH10284466A JPH10284466A JP23554797A JP23554797A JPH10284466A JP H10284466 A JPH10284466 A JP H10284466A JP 23554797 A JP23554797 A JP 23554797A JP 23554797 A JP23554797 A JP 23554797A JP H10284466 A JPH10284466 A JP H10284466A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gas
- semiconductor
- etching
- crystal growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 いわゆるｉｎ−ｓｉｔｕプロセスにおいて、
半導体材料のエッチング処理，及びその後の結晶成長処
理を行う。 【解決手段】 ｉｎ−ｓｉｔｕプロセスの結晶成長工程
において、結晶成長用ガスの供給に先立ってＳｉＩ4 ガ
スを供給する。ＳｉＩ4 ガスから生じるヨウ素ガスによ
り、半導体層に生じた酸化膜４３（結晶成長を阻害する
膜）をエッチング処理する。その後、引き続いて結晶成
長用ガスを供給することにより所望の結晶を成長させる
ことができる。このとき、ＳｉＩ4 ガスから生じるＳｉ
を再結晶成層にドーピングすることができる。
半導体材料のエッチング処理，及びその後の結晶成長処
理を行う。 【解決手段】 ｉｎ−ｓｉｔｕプロセスの結晶成長工程
において、結晶成長用ガスの供給に先立ってＳｉＩ4 ガ
スを供給する。ＳｉＩ4 ガスから生じるヨウ素ガスによ
り、半導体層に生じた酸化膜４３（結晶成長を阻害する
膜）をエッチング処理する。その後、引き続いて結晶成
長用ガスを供給することにより所望の結晶を成長させる
ことができる。このとき、ＳｉＩ4 ガスから生じるＳｉ
を再結晶成層にドーピングすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はエッチング方法，結
晶成長方法並びに半導体装置の製造方法に関し、特に、
エッチングガスとしてＳｉＩ4 ガスを用いる方法及びｉ
ｎ−ｓｉｔｕプロセスにおけるエッチング処理及び結晶
成長処理の際にＳｉＩ4 ガスを用いる方法に関するもの
である。ここで、ｉｎ−ｓｉｔｕプロセスとは、真空中
にてエッチング処理，成膜処理，形成した膜の評価処理
を含む一連の処理を行うプロセスである。
晶成長方法並びに半導体装置の製造方法に関し、特に、
エッチングガスとしてＳｉＩ4 ガスを用いる方法及びｉ
ｎ−ｓｉｔｕプロセスにおけるエッチング処理及び結晶
成長処理の際にＳｉＩ4 ガスを用いる方法に関するもの
である。ここで、ｉｎ−ｓｉｔｕプロセスとは、真空中
にてエッチング処理，成膜処理，形成した膜の評価処理
を含む一連の処理を行うプロセスである。
【０００２】
【従来の技術】化合物半導体を用いたデバイス（半導体
装置）の製造方法は、大きく分けて、結晶成長工程，加
工工程，評価工程，及びアセンブリ工程を有している。
加工工程では、エッチング処理，成膜（絶縁膜，金属
膜，半導体結晶膜の形成），写真製版処理等が行われる
ようになっている。
装置）の製造方法は、大きく分けて、結晶成長工程，加
工工程，評価工程，及びアセンブリ工程を有している。
加工工程では、エッチング処理，成膜（絶縁膜，金属
膜，半導体結晶膜の形成），写真製版処理等が行われる
ようになっている。
【０００３】ところで、近年、真空中でエッチング，成
膜処理，前処理，評価処理等の一連の処理を行う、いわ
ゆるｉｎ−ｓｉｔｕプロセスが注目されている。ｉｎ−
ｓｉｔｕプロセスは、上記結晶成長工程や加工工程にて
採用されている。ｉｎ−ｓｉｔｕプロセスでは、上記の
ような一連のプロセスが真空中で行われるので、所定の
処理を施された部材は、大気中に曝されることなく次の
処理を施されることとなるので、各処理において高い清
浄度を保持することができる。
膜処理，前処理，評価処理等の一連の処理を行う、いわ
ゆるｉｎ−ｓｉｔｕプロセスが注目されている。ｉｎ−
ｓｉｔｕプロセスは、上記結晶成長工程や加工工程にて
採用されている。ｉｎ−ｓｉｔｕプロセスでは、上記の
ような一連のプロセスが真空中で行われるので、所定の
処理を施された部材は、大気中に曝されることなく次の
処理を施されることとなるので、各処理において高い清
浄度を保持することができる。
【０００４】例えば、エッチング処理後に成膜を行う場
合、その成膜界面が大気に曝されると酸化膜等が形成さ
れて成長界面の汚染が生じ、デバイスの特性に悪影響を
及ぼすこととなる。しかしながら、かかる処理（特に、
結晶成長処理）をｉｎ−ｓｉｔｕプロセスにより行う
と、大気による汚染を回避して高い清浄度を保持でき、
その結果、デバイス特性に悪影響を与えることを防止す
ることができる。
合、その成膜界面が大気に曝されると酸化膜等が形成さ
れて成長界面の汚染が生じ、デバイスの特性に悪影響を
及ぼすこととなる。しかしながら、かかる処理（特に、
結晶成長処理）をｉｎ−ｓｉｔｕプロセスにより行う
と、大気による汚染を回避して高い清浄度を保持でき、
その結果、デバイス特性に悪影響を与えることを防止す
ることができる。
【０００５】以下、従来の化合物半導体を用いたデバイ
スについて具体的に説明する。図６(a) は、従来の一般
的なＭＥＳＦＥＴ（Metal-Semiconductor Field Effect
Transistor)の断面構造を示している。図において、参
照符号３００ａは、ＧａＡｓ系化合物半導体を用いたＭ
ＥＳＦＥＴである。ＭＥＳＦＥＴ３００ａのＧａＡｓ基
板１上には、ｉ−ＧａＡｓバッファ層６を介して、ｎ−
ＧａＡｓチャネル層７及びｎ+ −ＧａＡｓコンタクト層
１０が形成されている。コンタクト層１０の所定領域に
は、チャネル層７に達するゲートリセス１４が形成され
ている。ゲートリセス１４内には、ショットキゲート電
極５が配置されている。また、コンタクト層１０上の、
ゲートリセス１４の両側部分に対応する部分には、オー
ミックメタルからなるソース電極１１ａ及びドレイン電
極１１ｂが形成されている。
スについて具体的に説明する。図６(a) は、従来の一般
的なＭＥＳＦＥＴ（Metal-Semiconductor Field Effect
Transistor)の断面構造を示している。図において、参
照符号３００ａは、ＧａＡｓ系化合物半導体を用いたＭ
ＥＳＦＥＴである。ＭＥＳＦＥＴ３００ａのＧａＡｓ基
板１上には、ｉ−ＧａＡｓバッファ層６を介して、ｎ−
ＧａＡｓチャネル層７及びｎ+ −ＧａＡｓコンタクト層
１０が形成されている。コンタクト層１０の所定領域に
は、チャネル層７に達するゲートリセス１４が形成され
ている。ゲートリセス１４内には、ショットキゲート電
極５が配置されている。また、コンタクト層１０上の、
ゲートリセス１４の両側部分に対応する部分には、オー
ミックメタルからなるソース電極１１ａ及びドレイン電
極１１ｂが形成されている。
【０００６】ところで、このような構造のＭＥＳＦＥＴ
３００ａに対して、さらなる動作速度の高速化等の特性
改善の要求があり、このような要求を満足する素子構造
の検討が進められた結果、図６(b) に示すような素子構
造の改良型ＭＥＳＦＥＴ３００ｂがすでに開発されてい
る。
３００ａに対して、さらなる動作速度の高速化等の特性
改善の要求があり、このような要求を満足する素子構造
の検討が進められた結果、図６(b) に示すような素子構
造の改良型ＭＥＳＦＥＴ３００ｂがすでに開発されてい
る。
【０００７】この改良型のＭＥＳＦＥＴ３００ｂが上記
ＭＥＳＦＥＴ３００ａの素子構造と異なるところは、上
記ゲートリセス１４の両側部分に、コンタクト層１０の
表面からチャネル層７に達するトレンチ１２，１３を形
成した点、およびこのトレンチ１２，１３内に、上記コ
ンタクト層１０を構成するｎ+ −ＧａＡｓ層に比べて一
層高濃度で且つ低抵抗なｎ+ −ＧａＡｓ層を埋め込むこ
とにより、ソース，ドレイン領域３，４を形成した点で
ある。ソース，ドレイン領域３，４を構成するｎ+ −Ｇ
ａＡｓ層は、Ｓｉを高濃度にドープした極めて低抵抗な
半導体層である。このような素子構造のＭＥＳＦＥＴ３
００ｂは、ソース電極１１ａ及びドレイン電極１１ｂ間
の抵抗を極力小さく抑えることができ、特性が大きく向
上したものとなっている。
ＭＥＳＦＥＴ３００ａの素子構造と異なるところは、上
記ゲートリセス１４の両側部分に、コンタクト層１０の
表面からチャネル層７に達するトレンチ１２，１３を形
成した点、およびこのトレンチ１２，１３内に、上記コ
ンタクト層１０を構成するｎ+ −ＧａＡｓ層に比べて一
層高濃度で且つ低抵抗なｎ+ −ＧａＡｓ層を埋め込むこ
とにより、ソース，ドレイン領域３，４を形成した点で
ある。ソース，ドレイン領域３，４を構成するｎ+ −Ｇ
ａＡｓ層は、Ｓｉを高濃度にドープした極めて低抵抗な
半導体層である。このような素子構造のＭＥＳＦＥＴ３
００ｂは、ソース電極１１ａ及びドレイン電極１１ｂ間
の抵抗を極力小さく抑えることができ、特性が大きく向
上したものとなっている。
【０００８】次に、このような改良型のＭＥＳＦＥＴ３
００ｂの製造方法について説明する。まず、ＭＢＥ（Mo
lecular Beam Epitaxy）法を用いて、基板１上に、ｉ−
ＧａＡｓバッファ層６，ｎ−ＧａＡｓチャネル層７，ｎ
+ −ＧａＡｓコンタクト層１０を順次成長させる。その
後、上記ソース，ドレイン領域３，４に対応する部分に
開口を有するエッチングマスクを形成し、このエッチン
グマスクを用いて、ｎ+ −ＧａＡｓコンタクト層１０及
びチャネル層７の一部を選択的にエッチングする。これ
により、一対のトレンチ１２，１３が形成される。
００ｂの製造方法について説明する。まず、ＭＢＥ（Mo
lecular Beam Epitaxy）法を用いて、基板１上に、ｉ−
ＧａＡｓバッファ層６，ｎ−ＧａＡｓチャネル層７，ｎ
+ −ＧａＡｓコンタクト層１０を順次成長させる。その
後、上記ソース，ドレイン領域３，４に対応する部分に
開口を有するエッチングマスクを形成し、このエッチン
グマスクを用いて、ｎ+ −ＧａＡｓコンタクト層１０及
びチャネル層７の一部を選択的にエッチングする。これ
により、一対のトレンチ１２，１３が形成される。
【０００９】なお、上記ｉ−ＧａＡｓバッファ層６等を
成長させるためにＭＢＥ法を用いたが、結晶成長が可能
であれば、ＭＢＥ法に代えて、ＭＯＣＶＤ(MetalOrgani
c Chemical Vapor Deposition)法，ＭＯＭＢＥ(Metal O
rganic Molecular Beam Epitaxy)法，ＶＰＥ(Vapor Pha
se Epitaxy) 法，ＣＢＥ(Chemical Beam Epitaxy) 法，
ＬＰＥ(Liquid Phase Epitaxy)法等を採用することがで
きる。
成長させるためにＭＢＥ法を用いたが、結晶成長が可能
であれば、ＭＢＥ法に代えて、ＭＯＣＶＤ(MetalOrgani
c Chemical Vapor Deposition)法，ＭＯＭＢＥ(Metal O
rganic Molecular Beam Epitaxy)法，ＶＰＥ(Vapor Pha
se Epitaxy) 法，ＣＢＥ(Chemical Beam Epitaxy) 法，
ＬＰＥ(Liquid Phase Epitaxy)法等を採用することがで
きる。
【００１０】次に、上記エッチングマスクを選択成長用
マスクとして両トレンチ１２，１３内にｎ+ −ＧａＡｓ
層を成長させ、ソース領域３及びドレイン領域４を形成
する。このｎ+ −ＧａＡｓ層は、ｎ+ −ＧａＡｓコンタ
クト層１０に比べて一層高濃度で且つ低抵抗な層であ
る。かかる層の形成は、ＣＢＥ（Chemical Beam Epitax
y ）法を用いて選択的に再結晶成長させることにより行
う。
マスクとして両トレンチ１２，１３内にｎ+ −ＧａＡｓ
層を成長させ、ソース領域３及びドレイン領域４を形成
する。このｎ+ −ＧａＡｓ層は、ｎ+ −ＧａＡｓコンタ
クト層１０に比べて一層高濃度で且つ低抵抗な層であ
る。かかる層の形成は、ＣＢＥ（Chemical Beam Epitax
y ）法を用いて選択的に再結晶成長させることにより行
う。
【００１１】このソース領域３及びドレイン領域４の形
成においても、上記ＣＢＥ法に代えて、結晶成長が可能
であれば、ＭＢＥ法，ＭＯＣＶＤ法，ＭＯＭＢＥ法，Ｖ
ＰＥ法，ＬＰＥ法等を採用することができる。
成においても、上記ＣＢＥ法に代えて、結晶成長が可能
であれば、ＭＢＥ法，ＭＯＣＶＤ法，ＭＯＭＢＥ法，Ｖ
ＰＥ法，ＬＰＥ法等を採用することができる。
【００１２】その後、コンタクト層１０及びチャネル層
７の、ソース，ドレイン３，４領域間の部分を選択的に
エッチングしてゲートリセス１４を形成する。そして、
ゲートリセス１４内に、メタルの蒸着リフトオフによっ
てショットキゲート電極５を形成する。
７の、ソース，ドレイン３，４領域間の部分を選択的に
エッチングしてゲートリセス１４を形成する。そして、
ゲートリセス１４内に、メタルの蒸着リフトオフによっ
てショットキゲート電極５を形成する。
【００１３】また、図７(a) は、従来の一般的なＨＦＥ
Ｔ（Heterostructure Field EffectTransistor ）を示
す断面図である。このＨＦＥＴは、上記ＭＥＳＦＥＴと
は素子構造が異なり、より高性能なデバイスとして提供
されているものである。
Ｔ（Heterostructure Field EffectTransistor ）を示
す断面図である。このＨＦＥＴは、上記ＭＥＳＦＥＴと
は素子構造が異なり、より高性能なデバイスとして提供
されているものである。
【００１４】図において、参照符号２００ａは、従来の
一般的なＨＦＥＴを示している。ＨＦＥＴ２００ａのＧ
ａＡｓ基板１上には、ｉ−ＧａＡｓバッファ層６を介し
てｎ−ＧａＡｓチャネル層７が形成されている。このチ
ャネル層７上には、ｉ−ＡｌＧａＡｓ層８，ｎ- −Ｇａ
Ａｓ層９及びｎ+ −ＧａＡｓ層１０が順次積層されてい
る。ＧａＡｓ層９，１０の所定領域には、ｉ−ＡｌＧａ
Ａｓ層８に達するゲートリセス１４が形成されており、
ゲートリセス１４内には、ショットキゲート電極５が配
置されている。そして、ｎ+ −ＧａＡｓ層１０の表面
の、ゲートリセス１４の両側部分に対応する部分には、
オーミックメタルからなるソース電極１１ａ及びドレイ
ン電極１１ｂが形成されている。
一般的なＨＦＥＴを示している。ＨＦＥＴ２００ａのＧ
ａＡｓ基板１上には、ｉ−ＧａＡｓバッファ層６を介し
てｎ−ＧａＡｓチャネル層７が形成されている。このチ
ャネル層７上には、ｉ−ＡｌＧａＡｓ層８，ｎ- −Ｇａ
Ａｓ層９及びｎ+ −ＧａＡｓ層１０が順次積層されてい
る。ＧａＡｓ層９，１０の所定領域には、ｉ−ＡｌＧａ
Ａｓ層８に達するゲートリセス１４が形成されており、
ゲートリセス１４内には、ショットキゲート電極５が配
置されている。そして、ｎ+ −ＧａＡｓ層１０の表面
の、ゲートリセス１４の両側部分に対応する部分には、
オーミックメタルからなるソース電極１１ａ及びドレイ
ン電極１１ｂが形成されている。
【００１５】ところで、このような素子構造のＨＦＥＴ
２００ａでは、ｉ−ＡｌＧａＡｓ層８の層厚についてト
レードオフの関係がある。つまり、ｉ−ＡｌＧａＡｓ層
８の層厚を厚くすると、ゲート耐圧が高くなるが、ｉ−
ＡｌＧａＡｓ層８が大きな抵抗成分となって、ソース電
流の値を大きく取れなかったり、寄生抵抗が大きいこと
によりデバイス特性が劣化することとなる。逆に、ｉ−
ＡｌＧａＡｓ層８が薄いと、ソース電流の値を大きくと
ることができるが、素子の耐圧が下がることとなる。
２００ａでは、ｉ−ＡｌＧａＡｓ層８の層厚についてト
レードオフの関係がある。つまり、ｉ−ＡｌＧａＡｓ層
８の層厚を厚くすると、ゲート耐圧が高くなるが、ｉ−
ＡｌＧａＡｓ層８が大きな抵抗成分となって、ソース電
流の値を大きく取れなかったり、寄生抵抗が大きいこと
によりデバイス特性が劣化することとなる。逆に、ｉ−
ＡｌＧａＡｓ層８が薄いと、ソース電流の値を大きくと
ることができるが、素子の耐圧が下がることとなる。
【００１６】結局、ゲート電極５の直下の領域では、ｉ
−ＡｌＧａＡｓ層８の層厚が厚く、ソース，ドレイン間
にはｉ−ＡｌＧａＡｓ層８が介在しないことが好ましい
が、従来の素子構造のＨＦＥＴ２００ａでは、トレード
オフの関係にあるゲート耐圧向上とソース電流の増大と
いう２つの要求を同時に満足することはできなかった。
−ＡｌＧａＡｓ層８の層厚が厚く、ソース，ドレイン間
にはｉ−ＡｌＧａＡｓ層８が介在しないことが好ましい
が、従来の素子構造のＨＦＥＴ２００ａでは、トレード
オフの関係にあるゲート耐圧向上とソース電流の増大と
いう２つの要求を同時に満足することはできなかった。
【００１７】そこで、このような２つの要求を満足する
素子構造として、図７(b) に示す改良型ＨＦＥＴ２００
ｂが提案されている。
素子構造として、図７(b) に示す改良型ＨＦＥＴ２００
ｂが提案されている。
【００１８】この改良型ＨＦＥＴ２００ｂは、従来のＨ
ＦＥＴ２００ａにおいて、ゲートリセス１４の両側に、
ｎ+ −ＧａＡｓ層１０の表面からチャネル層７に達する
トレンチ１２，１３を形成し、このトレンチ１２，１３
内に、Ｓｉを高濃度にドープした極めて低抵抗のｎ+ −
ＧａＡｓ層を埋め込むことにより、ソース，ドレイン領
域３，４を形成したものである。
ＦＥＴ２００ａにおいて、ゲートリセス１４の両側に、
ｎ+ −ＧａＡｓ層１０の表面からチャネル層７に達する
トレンチ１２，１３を形成し、このトレンチ１２，１３
内に、Ｓｉを高濃度にドープした極めて低抵抗のｎ+ −
ＧａＡｓ層を埋め込むことにより、ソース，ドレイン領
域３，４を形成したものである。
【００１９】次に、この改良型ＨＦＥＴ２００ｂの製造
方法について説明する。まず、ＭＢＥ（Molecular Beam
Epitaxy）法を用いて、ＧａＡｓ基板１上に、ｉ−Ｇａ
Ａｓバッファ層６，ｎ−ＧａＡｓチャネル層７，ｉ−Ａ
ｌＧａＡｓ層８，ｎ- −ＧａＡｓ層９及びｎ+ −ＧａＡ
ｓ層１０を順次成長させる。このとき、結晶成長が可能
であれば、ＭＢＥ法に代えて、ＭＯＣＶＤ法，ＭＯＭＢ
Ｅ法，ＶＰＥ法，ＣＢＥ法，ＬＰＥ法等を採用すること
ができる。
方法について説明する。まず、ＭＢＥ（Molecular Beam
Epitaxy）法を用いて、ＧａＡｓ基板１上に、ｉ−Ｇａ
Ａｓバッファ層６，ｎ−ＧａＡｓチャネル層７，ｉ−Ａ
ｌＧａＡｓ層８，ｎ- −ＧａＡｓ層９及びｎ+ −ＧａＡ
ｓ層１０を順次成長させる。このとき、結晶成長が可能
であれば、ＭＢＥ法に代えて、ＭＯＣＶＤ法，ＭＯＭＢ
Ｅ法，ＶＰＥ法，ＣＢＥ法，ＬＰＥ法等を採用すること
ができる。
【００２０】その後、上記ソース，ドレイン領域３，４
に対応する部分に開口を有するエッチングマスクを形成
し、このエッチングマスクを用いて、ｎ+ −ＧａＡｓ層
１０，ｎ- −ＧａＡｓ層９，ｉ−ＡｌＧａＡｓ層８及び
チャネル層７の一部を選択的にエッチングする。これに
より、一対のトレンチ１２，１３が形成される。
に対応する部分に開口を有するエッチングマスクを形成
し、このエッチングマスクを用いて、ｎ+ −ＧａＡｓ層
１０，ｎ- −ＧａＡｓ層９，ｉ−ＡｌＧａＡｓ層８及び
チャネル層７の一部を選択的にエッチングする。これに
より、一対のトレンチ１２，１３が形成される。
【００２１】次いで、上記エッチングマスクを選択成長
用マスクとして、両トレンチ１２，１３内にソース領域
３及びドレイン領域４を形成する。このソース領域３及
びドレイン領域４は、Ｓｉを高濃度にドープした極めて
低抵抗のｎ+ −ＧａＡｓ層から構成することができる。
ソース領域３及びドレイン領域４を形成するには、ＣＢ
Ｅ（Chemical Beam Epitaxy ）法を用いて選択的に再結
晶成長させる方法を採用することができる。なお、この
場合、結晶成長が可能であれば、ＣＢＥ法に代えて、Ｍ
ＢＥ法，ＭＯＣＶＤ法，ＭＯＭＢＥ法，ＶＰＥ法，ＬＰ
Ｅ法等を採用することもできる。
用マスクとして、両トレンチ１２，１３内にソース領域
３及びドレイン領域４を形成する。このソース領域３及
びドレイン領域４は、Ｓｉを高濃度にドープした極めて
低抵抗のｎ+ −ＧａＡｓ層から構成することができる。
ソース領域３及びドレイン領域４を形成するには、ＣＢ
Ｅ（Chemical Beam Epitaxy ）法を用いて選択的に再結
晶成長させる方法を採用することができる。なお、この
場合、結晶成長が可能であれば、ＣＢＥ法に代えて、Ｍ
ＢＥ法，ＭＯＣＶＤ法，ＭＯＭＢＥ法，ＶＰＥ法，ＬＰ
Ｅ法等を採用することもできる。
【００２２】最後に、ＧａＡｓ層９，１０のソース，ド
レイン領域３，４の間の部分を選択的にエッチングして
ゲートリセス１４を形成する。そして、ゲートリセス１
４内に露出するｉ−ＡｌＧａＡｓ層８上にショットキゲ
ート電極５を形成する。
レイン領域３，４の間の部分を選択的にエッチングして
ゲートリセス１４を形成する。そして、ゲートリセス１
４内に露出するｉ−ＡｌＧａＡｓ層８上にショットキゲ
ート電極５を形成する。
【００２３】このような素子構造を有する改良型ＨＦＥ
Ｔ２００ｂでは、ゲート電極５の真下にｉ−ＡｌＧａＡ
ｓ層８を設けているので、すなわち、チャネル層７を構
成するｎ−ＧａＡｓに比べてバンドギャップエネルギー
の大きいｉ−ＡｌＧａＡｓ層８を設けているので、ゲー
ト耐圧が向上する。また、チャネル層７につながるソー
ス，ドレイン領域３，４が、低抵抗のｎ+ −ＧａＡｓ層
から構成されているので、ソース電極１１ａ，チャネル
層７間の抵抗及びドレイン電極１１ｂ，チャネル層７間
の抵抗を低くすることができる。すなわち、ソース抵抗
を低減することができる。その結果、かかる構成のＨＦ
ＥＴ２００ｂは、ｇｍ（相互コンダクタンス）等のデバ
イス特性の優れたものとなっている。
Ｔ２００ｂでは、ゲート電極５の真下にｉ−ＡｌＧａＡ
ｓ層８を設けているので、すなわち、チャネル層７を構
成するｎ−ＧａＡｓに比べてバンドギャップエネルギー
の大きいｉ−ＡｌＧａＡｓ層８を設けているので、ゲー
ト耐圧が向上する。また、チャネル層７につながるソー
ス，ドレイン領域３，４が、低抵抗のｎ+ −ＧａＡｓ層
から構成されているので、ソース電極１１ａ，チャネル
層７間の抵抗及びドレイン電極１１ｂ，チャネル層７間
の抵抗を低くすることができる。すなわち、ソース抵抗
を低減することができる。その結果、かかる構成のＨＦ
ＥＴ２００ｂは、ｇｍ（相互コンダクタンス）等のデバ
イス特性の優れたものとなっている。
【００２４】なお、上記改良型ＭＥＳＦＥＴ３００ｂ及
び改良型ＨＦＥＴ２００ｂにおけるソース，ドレイン領
域３，４としてのｎ+ −ＧａＡｓ層は、ＳｉＩ4 ガスを
ドーパントとしてＣＢＥ法により再成長することによ
り、５×１０18cm-3以上のｎ型キャリア導電層の形成が
容易である。このことから、ＣＢＥ法は低抵抗層の形成
に有利である。これに対し、上記ｎ+ −ＧａＡｓ層をＭ
ＢＥ法で成長した場合は、ｎ型のキャリア濃度はせいぜ
い３×１０18cm-3程度が限界である。
び改良型ＨＦＥＴ２００ｂにおけるソース，ドレイン領
域３，４としてのｎ+ −ＧａＡｓ層は、ＳｉＩ4 ガスを
ドーパントとしてＣＢＥ法により再成長することによ
り、５×１０18cm-3以上のｎ型キャリア導電層の形成が
容易である。このことから、ＣＢＥ法は低抵抗層の形成
に有利である。これに対し、上記ｎ+ −ＧａＡｓ層をＭ
ＢＥ法で成長した場合は、ｎ型のキャリア濃度はせいぜ
い３×１０18cm-3程度が限界である。
【００２５】
【発明が解決しようとする課題】ところが、上述した改
良型ＭＥＳＦＥＴ３００ｂ及び改良型ＨＦＥＴ２００ｂ
では、それぞれその製造プロセスに起因する種々の問題
点がある。以下、これらの問題点をそれぞれのデバイス
について説明する。
良型ＭＥＳＦＥＴ３００ｂ及び改良型ＨＦＥＴ２００ｂ
では、それぞれその製造プロセスに起因する種々の問題
点がある。以下、これらの問題点をそれぞれのデバイス
について説明する。
【００２６】まず、改良型ＭＥＳＦＥＴ３００ｂの製造
方法では、ソース領域３，ドレイン領域４としてのｎ+
−ＧａＡｓ層の埋込み形状は良好な形状となっているも
のの、そのｎ+ −ＧａＡｓ層を用いたデバイスの特性は
良好とは言えない。つまり、ＣＢＥ法によりソース，ド
レイン領域３，４を形成したＭＥＳＦＥＴ３００ｂで
は、そのソース抵抗が、ＣＢＥ法によらずにソース，ド
レイン領域３，４を形成した場合に比べて３倍程度の高
い値となる。これは、ソース，ドレイン領域としてのｎ
+ −ＧａＡｓ層の再成長界面で炭素が蓄積し、これによ
り、再成長界面でのキャリアが消失したことによるもの
である。
方法では、ソース領域３，ドレイン領域４としてのｎ+
−ＧａＡｓ層の埋込み形状は良好な形状となっているも
のの、そのｎ+ −ＧａＡｓ層を用いたデバイスの特性は
良好とは言えない。つまり、ＣＢＥ法によりソース，ド
レイン領域３，４を形成したＭＥＳＦＥＴ３００ｂで
は、そのソース抵抗が、ＣＢＥ法によらずにソース，ド
レイン領域３，４を形成した場合に比べて３倍程度の高
い値となる。これは、ソース，ドレイン領域としてのｎ
+ −ＧａＡｓ層の再成長界面で炭素が蓄積し、これによ
り、再成長界面でのキャリアが消失したことによるもの
である。
【００２７】図８及び図９を参照して具体的に説明す
る。図８は、ソース，ドレイン領域の形成に再成長を用
いない通常のＭＥＳＦＥＴ２００ａの場合（図(a) ）
と、ソース，ドレイン領域の形成にＣＢＥ法による再成
長を用いた改良型のＭＥＳＦＥＴ２００ｂの場合（図
(b) ）とに分けて、ソース電流ＩDS特性を対比して示す
図である。また、図９は、ＣＢＥ法を用いた場合の再成
長層における元素の含有濃度を示している。
る。図８は、ソース，ドレイン領域の形成に再成長を用
いない通常のＭＥＳＦＥＴ２００ａの場合（図(a) ）
と、ソース，ドレイン領域の形成にＣＢＥ法による再成
長を用いた改良型のＭＥＳＦＥＴ２００ｂの場合（図
(b) ）とに分けて、ソース電流ＩDS特性を対比して示す
図である。また、図９は、ＣＢＥ法を用いた場合の再成
長層における元素の含有濃度を示している。
【００２８】これらの図から明らかなように、ＣＢＥ法
による再成長を用いた場合には、再成長界面において炭
素が蓄積してしまい、ソース電流の立ち上がり電圧Ｖ
DS1 が、ＣＢＥ法を用いない場合の値ＶDS2 の約３倍と
なる。従って、ソース，ドレイン領域の形成にＣＢＥ法
による再成長を用いた改良型ＭＥＳＦＥＴ２００ｂで
は、ソース，ドレイン領域自体は低抵抗にできるが、ソ
ース，ドレイン領域とチャネル領域との接触部での抵抗
は、再成長界面での汚染によって高くなり、結局ソース
抵抗を十分低減することができない。
による再成長を用いた場合には、再成長界面において炭
素が蓄積してしまい、ソース電流の立ち上がり電圧Ｖ
DS1 が、ＣＢＥ法を用いない場合の値ＶDS2 の約３倍と
なる。従って、ソース，ドレイン領域の形成にＣＢＥ法
による再成長を用いた改良型ＭＥＳＦＥＴ２００ｂで
は、ソース，ドレイン領域自体は低抵抗にできるが、ソ
ース，ドレイン領域とチャネル領域との接触部での抵抗
は、再成長界面での汚染によって高くなり、結局ソース
抵抗を十分低減することができない。
【００２９】また、改良型ＨＦＥＴ２００ｂでは、その
製造方法に起因するデバイス特性への悪影響はさらに深
刻な問題となる。詳しく説明すると、ＣＢＥ法は、ＭＯ
ＣＶＤ法に比べて、選択成長用マスクとして用いられる
ＳｉＯ2 膜やＳｉＯＮ膜上と、これらの膜以外の半導体
領域上との間での選択性が強く、完全な選択成長が可能
であるという長所を有している。しかし、この長所は、
逆に言えば、酸化膜が選択成長したい領域に形成されて
いると、成長が阻害されやすいという欠点につながる。
従って、ＨＦＥＴの形成プロセスでは、上記酸化膜によ
る成長の阻害が生じやすい。
製造方法に起因するデバイス特性への悪影響はさらに深
刻な問題となる。詳しく説明すると、ＣＢＥ法は、ＭＯ
ＣＶＤ法に比べて、選択成長用マスクとして用いられる
ＳｉＯ2 膜やＳｉＯＮ膜上と、これらの膜以外の半導体
領域上との間での選択性が強く、完全な選択成長が可能
であるという長所を有している。しかし、この長所は、
逆に言えば、酸化膜が選択成長したい領域に形成されて
いると、成長が阻害されやすいという欠点につながる。
従って、ＨＦＥＴの形成プロセスでは、上記酸化膜によ
る成長の阻害が生じやすい。
【００３０】具体的には、改良型ＨＦＥＴ２００ｂの製
造方法では（図７参照）、トレンチ１２，１３をエッチ
ング処理により形成した後、これらトレンチ１２，１３
内での選択成長を行うために、エッチング処理の後、一
旦半導体層が大気に曝されることとなる。このとき、Ａ
ｌＧａＡｓは酸化性の強い材料であるため、ｉ−ＡｌＧ
ａＡｓ層８の露出部分に直ちに酸化膜が形成される。こ
の酸化膜は、上述したように、ＣＢＥ法による選択結晶
成長を阻害するため、所要のソース領域及びドレイン領
域を形成することができないという深刻な問題を含んで
いる。このため、所要のソース領域３及びドレイン領域
４を形成するためには、上記酸化膜の完全除去が必要で
ある。
造方法では（図７参照）、トレンチ１２，１３をエッチ
ング処理により形成した後、これらトレンチ１２，１３
内での選択成長を行うために、エッチング処理の後、一
旦半導体層が大気に曝されることとなる。このとき、Ａ
ｌＧａＡｓは酸化性の強い材料であるため、ｉ−ＡｌＧ
ａＡｓ層８の露出部分に直ちに酸化膜が形成される。こ
の酸化膜は、上述したように、ＣＢＥ法による選択結晶
成長を阻害するため、所要のソース領域及びドレイン領
域を形成することができないという深刻な問題を含んで
いる。このため、所要のソース領域３及びドレイン領域
４を形成するためには、上記酸化膜の完全除去が必要で
ある。
【００３１】そこで、従来の製造方法では、この酸化膜
を除去するために、エッチング処理を行う別の工程（た
とえば、ＨＣｌを用いたエッチングによる酸化膜除去工
程）を設け、これにより酸化膜の完全除去を行った後に
選択結晶成長を行なわなければならなかった。
を除去するために、エッチング処理を行う別の工程（た
とえば、ＨＣｌを用いたエッチングによる酸化膜除去工
程）を設け、これにより酸化膜の完全除去を行った後に
選択結晶成長を行なわなければならなかった。
【００３２】このように、従来の改良型ＨＦＥＴ２００
ｂの製造方法では、酸化膜除去のためのエッチング処理
を選択結晶成長工程の前処理として行なわなければなら
ないという問題があった。ひいては、このような前処理
工程があるために、ＨＦＥＴ２００ｂの製造工程が複雑
になってしまい、このため、製造コストの面からも製造
工程の簡略化の要請があった。また、上記酸化膜を除去
するためのエッチング処理にＨＣｌを用いた場合、エッ
チング処理におけるエッチングガスと、結晶成長処理に
おけるドーピングガスとを切り換える必要があり、ガス
のパージ作業が絶対必要となるという問題もあった。
ｂの製造方法では、酸化膜除去のためのエッチング処理
を選択結晶成長工程の前処理として行なわなければなら
ないという問題があった。ひいては、このような前処理
工程があるために、ＨＦＥＴ２００ｂの製造工程が複雑
になってしまい、このため、製造コストの面からも製造
工程の簡略化の要請があった。また、上記酸化膜を除去
するためのエッチング処理にＨＣｌを用いた場合、エッ
チング処理におけるエッチングガスと、結晶成長処理に
おけるドーピングガスとを切り換える必要があり、ガス
のパージ作業が絶対必要となるという問題もあった。
【００３３】本発明は、上記のような従来の問題を解決
するためになされたものであり、ｉｎ−ｓｉｔｕプロセ
スの利点を十分に生かすことができるエッチング方法，
結晶成長方法，並びに半導体装置の製造方法を提供する
ことを目的とする。
するためになされたものであり、ｉｎ−ｓｉｔｕプロセ
スの利点を十分に生かすことができるエッチング方法，
結晶成長方法，並びに半導体装置の製造方法を提供する
ことを目的とする。
【００３４】
【課題を解決するための手段】本発明（請求項１）に係
るエッチング方法は、ハロゲンガスを用いて半導体材料
をエッチングする方法において、高温高真空雰囲気中に
ＳｉＩ4 ガスを供給する工程を含み、上記高温高真空雰
囲気中に配置した半導体材料を、ＳｉＩ4 ガスの熱分解
により生じたヨウ素ガスによりエッチングすることを特
徴とするものである。
るエッチング方法は、ハロゲンガスを用いて半導体材料
をエッチングする方法において、高温高真空雰囲気中に
ＳｉＩ4 ガスを供給する工程を含み、上記高温高真空雰
囲気中に配置した半導体材料を、ＳｉＩ4 ガスの熱分解
により生じたヨウ素ガスによりエッチングすることを特
徴とするものである。
【００３５】本発明（請求項２）に係る結晶成長方法
は、下地材料上にて半導体結晶の成長を行って第１の半
導体層を形成する工程と、該第１の半導体層上にて半導
体結晶の再成長を行って第２の半導体層を形成する工程
とを含み、上記半導体結晶の再成長を行う工程が、高温
高真空雰囲気下にて、結晶成長用ガスの供給を遮断ある
いは制限した状態でＳｉＩ4 ガスを供給して、該ＳｉＩ
4 ガスの熱分解により生じたヨウ素ガスにより、上記第
１の半導体層の露出面をエッチングするエッチング工程
と、その後、上記結晶成長用ガスの供給遮断あるいは供
給制限を解除し、高温高真空雰囲気下にて、上記ＳｉＩ
4 ガスとともに結晶成長用ガスの供給を行って、該第１
の半導体層のエッチング面上に第２の半導体層の再成長
を行う結晶成長工程とを有し、該結晶成長工程では、該
ＳｉＩ4 ガスの熱分解により生じたＳｉが第２の半導体
層内にドーパントとして取り込まれることを特徴とする
ものである。
は、下地材料上にて半導体結晶の成長を行って第１の半
導体層を形成する工程と、該第１の半導体層上にて半導
体結晶の再成長を行って第２の半導体層を形成する工程
とを含み、上記半導体結晶の再成長を行う工程が、高温
高真空雰囲気下にて、結晶成長用ガスの供給を遮断ある
いは制限した状態でＳｉＩ4 ガスを供給して、該ＳｉＩ
4 ガスの熱分解により生じたヨウ素ガスにより、上記第
１の半導体層の露出面をエッチングするエッチング工程
と、その後、上記結晶成長用ガスの供給遮断あるいは供
給制限を解除し、高温高真空雰囲気下にて、上記ＳｉＩ
4 ガスとともに結晶成長用ガスの供給を行って、該第１
の半導体層のエッチング面上に第２の半導体層の再成長
を行う結晶成長工程とを有し、該結晶成長工程では、該
ＳｉＩ4 ガスの熱分解により生じたＳｉが第２の半導体
層内にドーパントとして取り込まれることを特徴とする
ものである。
【００３６】本発明（請求項３）は、上記請求項２記載
の結晶成長方法において、上記半導体結晶の再成長を行
う工程を、真空中にてエッチング処理，成膜処理，形成
した膜の評価処理を含む一連の処理を行うプロセスにお
ける一工程としたことを特徴とするものである。
の結晶成長方法において、上記半導体結晶の再成長を行
う工程を、真空中にてエッチング処理，成膜処理，形成
した膜の評価処理を含む一連の処理を行うプロセスにお
ける一工程としたことを特徴とするものである。
【００３７】本発明（請求項４）は、上記請求項２記載
の結晶成長方法において、上記結晶成長工程では、第２
の半導体層の再成長を化学ビーム堆積法により行うよう
にしたことを特徴とするものである。
の結晶成長方法において、上記結晶成長工程では、第２
の半導体層の再成長を化学ビーム堆積法により行うよう
にしたことを特徴とするものである。
【００３８】本発明（請求項５）に係る半導体装置の製
造方法は、基板上に、半導体結晶の１回目の成長処理に
より複数の半導体層を順次積層する工程と、該積層され
た半導体層の表面の、所定領域に対して選択的なエッチ
ング処理を施して、上記複数の半導体層における所定の
半導体層に達するトレンチを形成する工程と、該トレン
チ内に、半導体結晶の２回目の成長処理により埋込み層
を形成する工程と、該埋込み層上に電極を形成する工程
とを含み、上記埋込み層の形成工程が、高温高真空雰囲
気下にて、結晶成長用ガスの供給を遮断あるいは制限し
た状態でＳｉＩ4 ガスを供給して、該ＳｉＩ4 ガスの熱
分解により生じたヨウ素ガスにより、上記半導体層の露
出面をエッチングするエッチング工程と、その後、上記
結晶成長用ガスの供給遮断あるいは供給制限を解除し、
高温高真空雰囲気下にて上記ＳｉＩ4 ガスとともに結晶
成長用ガスの供給を行って、上記トレンチ内に埋込み層
を成長する結晶成長工程とを有し、該結晶成長工程で
は、該ＳｉＩ4 ガスの熱分解により生じたＳｉが第２の
半導体層内にドーパントとして取り込まれることを特徴
とするものである。
造方法は、基板上に、半導体結晶の１回目の成長処理に
より複数の半導体層を順次積層する工程と、該積層され
た半導体層の表面の、所定領域に対して選択的なエッチ
ング処理を施して、上記複数の半導体層における所定の
半導体層に達するトレンチを形成する工程と、該トレン
チ内に、半導体結晶の２回目の成長処理により埋込み層
を形成する工程と、該埋込み層上に電極を形成する工程
とを含み、上記埋込み層の形成工程が、高温高真空雰囲
気下にて、結晶成長用ガスの供給を遮断あるいは制限し
た状態でＳｉＩ4 ガスを供給して、該ＳｉＩ4 ガスの熱
分解により生じたヨウ素ガスにより、上記半導体層の露
出面をエッチングするエッチング工程と、その後、上記
結晶成長用ガスの供給遮断あるいは供給制限を解除し、
高温高真空雰囲気下にて上記ＳｉＩ4 ガスとともに結晶
成長用ガスの供給を行って、上記トレンチ内に埋込み層
を成長する結晶成長工程とを有し、該結晶成長工程で
は、該ＳｉＩ4 ガスの熱分解により生じたＳｉが第２の
半導体層内にドーパントとして取り込まれることを特徴
とするものである。
【００３９】本発明（請求項６）は、上記請求項５記載
の半導体装置の製造方法において、上記トレンチの形成
工程では、上記積層された半導体層の表面の、ソース電
極，及びドレイン電極を配置すべき領域に対して選択的
なエッチング処理を施して、チャネル層としての半導体
層に達する一対のトレンチを形成し、上記埋込み層の形
成工程では、上記埋込み層を、該一対のトレンチ内に低
抵抗のソース，ドレイン領域として形成し、上記電極の
形成工程では、該ソース領域としての埋込み層上にソー
ス電極を、該ドレイン領域としての埋込み層上にドレイ
ン電極を形成し、その後、上記複数の半導体層のうち
の、上記チャネル層あるいはその上側の半導体層の、ソ
ース電極，及びドレイン電極間の領域に、ゲート電極を
形成することを特徴とするものである。
の半導体装置の製造方法において、上記トレンチの形成
工程では、上記積層された半導体層の表面の、ソース電
極，及びドレイン電極を配置すべき領域に対して選択的
なエッチング処理を施して、チャネル層としての半導体
層に達する一対のトレンチを形成し、上記埋込み層の形
成工程では、上記埋込み層を、該一対のトレンチ内に低
抵抗のソース，ドレイン領域として形成し、上記電極の
形成工程では、該ソース領域としての埋込み層上にソー
ス電極を、該ドレイン領域としての埋込み層上にドレイ
ン電極を形成し、その後、上記複数の半導体層のうち
の、上記チャネル層あるいはその上側の半導体層の、ソ
ース電極，及びドレイン電極間の領域に、ゲート電極を
形成することを特徴とするものである。
【００４０】本発明（請求項７）は、上記請求項６記載
の半導体装置の製造方法において、上記１回目の半導体
結晶の成長処理を行う工程では、上記チャネル層ととも
に、該チャネル層との間にヘテロ接合界面を形成する半
導体層を形成することを特徴とするものである。
の半導体装置の製造方法において、上記１回目の半導体
結晶の成長処理を行う工程では、上記チャネル層ととも
に、該チャネル層との間にヘテロ接合界面を形成する半
導体層を形成することを特徴とするものである。
【００４１】本発明（請求項８）は、上記請求項７記載
の半導体装置の製造方法において、上記１回目の半導体
結晶の成長処理を行う工程では、上記ＧａＡｓ基板上に
ｉ型ＧａＡｓバッファ層，ｎ型ＧａＡｓチャネル層，ｉ
型ＡｌＧａＡｓ層，ｎ- 型ＧａＡｓ層，ｎ+ 型ＧａＡｓ
層を順次形成し、上記エッチング工程では、上記ＡｌＧ
ａＡｓ層を貫通するトレンチの内壁に生成された酸化膜
をエッチング除去し、上記結晶成長工程では、上記埋込
み層として、ｎ+ 型ＧａＡｓを化学ビーム堆積法により
形成することを特徴とするものである。
の半導体装置の製造方法において、上記１回目の半導体
結晶の成長処理を行う工程では、上記ＧａＡｓ基板上に
ｉ型ＧａＡｓバッファ層，ｎ型ＧａＡｓチャネル層，ｉ
型ＡｌＧａＡｓ層，ｎ- 型ＧａＡｓ層，ｎ+ 型ＧａＡｓ
層を順次形成し、上記エッチング工程では、上記ＡｌＧ
ａＡｓ層を貫通するトレンチの内壁に生成された酸化膜
をエッチング除去し、上記結晶成長工程では、上記埋込
み層として、ｎ+ 型ＧａＡｓを化学ビーム堆積法により
形成することを特徴とするものである。
【００４２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 実施の形態１．図１は、本実施の形態１に係るヘテロ構
造電界効果トランジスタ（Heterostructure Field Effe
ct Transistor ，以下、「ＨＦＥＴ」という）の構造を
模式的に示す断面図である。また、図２は、ＨＦＥＴの
製造工程の一部を模式的に示した工程図であり、図３
は、ＨＦＥＴ用結晶の製造装置の概略図である。
て説明する。 実施の形態１．図１は、本実施の形態１に係るヘテロ構
造電界効果トランジスタ（Heterostructure Field Effe
ct Transistor ，以下、「ＨＦＥＴ」という）の構造を
模式的に示す断面図である。また、図２は、ＨＦＥＴの
製造工程の一部を模式的に示した工程図であり、図３
は、ＨＦＥＴ用結晶の製造装置の概略図である。
【００４３】図１において、参照符号２０は、本実施の
形態１に係るＨＦＥＴである。このＨＦＥＴ２０は、Ｇ
ａＡｓ基板２５を備えており、このＧａＡｓ基板２５上
には、ｉ−ＧａＡｓバッファ層２１を介してｎ−ＧａＡ
ｓチャネル層２６が形成されている。このチャネル層２
６上には、ｉ−ＡｌＧａＡｓ層２７，ｎ- −ＧａＡｓ層
２８及びｎ+ −ＧａＡｓ層２９が積層されている。つま
り、このＨＦＥＴ２０は、チャネル層２６とｉ−ＡｌＧ
ａＡｓ層２７とが接合しており、両結晶層間にヘテロ接
合界面が形成されている。
形態１に係るＨＦＥＴである。このＨＦＥＴ２０は、Ｇ
ａＡｓ基板２５を備えており、このＧａＡｓ基板２５上
には、ｉ−ＧａＡｓバッファ層２１を介してｎ−ＧａＡ
ｓチャネル層２６が形成されている。このチャネル層２
６上には、ｉ−ＡｌＧａＡｓ層２７，ｎ- −ＧａＡｓ層
２８及びｎ+ −ＧａＡｓ層２９が積層されている。つま
り、このＨＦＥＴ２０は、チャネル層２６とｉ−ＡｌＧ
ａＡｓ層２７とが接合しており、両結晶層間にヘテロ接
合界面が形成されている。
【００４４】なお、ｎ+ −ＧａＡｓ層２９の所定領域に
は、ｉ−ＡｌＧａＡｓ層２７に達するゲートリセス６１
が形成されており、このゲートリセス６１内には、ショ
ットキゲート電極２４が配置されている。
は、ｉ−ＡｌＧａＡｓ層２７に達するゲートリセス６１
が形成されており、このゲートリセス６１内には、ショ
ットキゲート電極２４が配置されている。
【００４５】また、ゲートリセス６１の両側には、ｎ+
−ＧａＡｓ層２９の表面からチャネル層２６に達するト
レンチ４０，４１（図２参照）が形成されている。この
トレンチ４０，４１内には、ソース領域２２，ドレイン
領域２３としてｎ+ −ＧａＡｓ層が埋め込まれている。
そして、上記トレンチ４０，４１内のｎ+ −ＧａＡｓ層
であるソース領域２２，ドレイン領域２３上には、オー
ミックメタルからなるソース電極３０及びドレイン電極
３１が形成されている。
−ＧａＡｓ層２９の表面からチャネル層２６に達するト
レンチ４０，４１（図２参照）が形成されている。この
トレンチ４０，４１内には、ソース領域２２，ドレイン
領域２３としてｎ+ −ＧａＡｓ層が埋め込まれている。
そして、上記トレンチ４０，４１内のｎ+ −ＧａＡｓ層
であるソース領域２２，ドレイン領域２３上には、オー
ミックメタルからなるソース電極３０及びドレイン電極
３１が形成されている。
【００４６】かかる構造のＨＦＥＴ２０は、ゲート電極
２４の真下にｉ−ＡｌＧａＡｓ層２７が形成されている
ので、ゲートの耐圧が向上する。これは、ＡｌＧａＡｓ
はＧａＡｓに比較してバンドギャップが大きく、絶縁性
に富んでいるからである。しかも、ソース領域２２及び
ドレイン領域２３がチャネル層２６に達していることか
ら、ソース電極３０とチャネル層２６との間の抵抗、及
びドレイン電極３１とチャネル層２６との間の抵抗を、
それぞれ低くすることができる。これにより、ＨＦＥＴ
２０は、優れたデバイス特性を具備するものである。
２４の真下にｉ−ＡｌＧａＡｓ層２７が形成されている
ので、ゲートの耐圧が向上する。これは、ＡｌＧａＡｓ
はＧａＡｓに比較してバンドギャップが大きく、絶縁性
に富んでいるからである。しかも、ソース領域２２及び
ドレイン領域２３がチャネル層２６に達していることか
ら、ソース電極３０とチャネル層２６との間の抵抗、及
びドレイン電極３１とチャネル層２６との間の抵抗を、
それぞれ低くすることができる。これにより、ＨＦＥＴ
２０は、優れたデバイス特性を具備するものである。
【００４７】次に、ＨＦＥＴ２０の製造方法について説
明する。図２を参照して、ＨＦＥＴ２０の製造工程は、
半導体層を形成する第１の工程（図２(a) ）と、半導体
層に対してソース領域２２及びドレイン領域２３を形成
するためのトレンチ４０，４１を形成する第２の工程
（図２(b) ）と、第２の工程により形成されたトレンチ
４０，４１内をエッチング処理する第３の工程（図２
(b) ）と、各トレンチ４０，４１内にソース領域２２，
及びドレイン領域２３を形成する第４の工程（図２(c)
）と、ゲート電極２４を形成する第５の工程（図２(d)
）とを有する。
明する。図２を参照して、ＨＦＥＴ２０の製造工程は、
半導体層を形成する第１の工程（図２(a) ）と、半導体
層に対してソース領域２２及びドレイン領域２３を形成
するためのトレンチ４０，４１を形成する第２の工程
（図２(b) ）と、第２の工程により形成されたトレンチ
４０，４１内をエッチング処理する第３の工程（図２
(b) ）と、各トレンチ４０，４１内にソース領域２２，
及びドレイン領域２３を形成する第４の工程（図２(c)
）と、ゲート電極２４を形成する第５の工程（図２(d)
）とを有する。
【００４８】そして、本実施の形態１の特徴とするとこ
ろは、上記第３の工程におけるエッチング処理をＳｉＩ
4 ガスを用いて行う点、並びに上記第３の工程、及び第
４の工程をｉｎ−ｓｉｔｕプロセスにより連続して進め
る点にある。以下、上記各工程について詳述する。
ろは、上記第３の工程におけるエッチング処理をＳｉＩ
4 ガスを用いて行う点、並びに上記第３の工程、及び第
４の工程をｉｎ−ｓｉｔｕプロセスにより連続して進め
る点にある。以下、上記各工程について詳述する。
【００４９】(1) 第１の工程 図２(a) に示すように、本工程では、ＭＢＥ（Molecula
r Beam Epitaxy）法を用いて半導体層を形成する。すな
わち、ＧａＡｓ基板２５上に、ｉ−ＧａＡｓからなるバ
ッファ層２１を形成し、その上に、ｎ−ＧａＡｓ層２６
（チャネル層），ｉ−ＡｌＧａＡｓ層２７，ｎ- −Ｇａ
Ａｓ層２８及びｎ+ −ＧａＡｓ層２９を順に結晶成長さ
せる（第１回目の結晶成長処理）。なお、ＭＢＥ法につ
いては公知であるのでその説明は省略する。また、本実
施の形態１では、上記バッファ層２１等を成長させるた
めにＭＢＥ法を用いたが、結晶成長が可能であれば、Ｍ
ＢＥ法の他、ＭＯＣＶＤ(Metal Organic Chemical Vapo
r Deposition) 法，ＭＯＭＢＥ(Metal Organic Molecul
ar Beam Epitaxy)法，ＶＰＥ(Vapor Phase Epitaxy)
法，ＣＢＥ(Chemical Beam Epitaxy) 法，ＬＰＥ(Liqui
d Phase Epitaxy)法等を採用することもできる。
r Beam Epitaxy）法を用いて半導体層を形成する。すな
わち、ＧａＡｓ基板２５上に、ｉ−ＧａＡｓからなるバ
ッファ層２１を形成し、その上に、ｎ−ＧａＡｓ層２６
（チャネル層），ｉ−ＡｌＧａＡｓ層２７，ｎ- −Ｇａ
Ａｓ層２８及びｎ+ −ＧａＡｓ層２９を順に結晶成長さ
せる（第１回目の結晶成長処理）。なお、ＭＢＥ法につ
いては公知であるのでその説明は省略する。また、本実
施の形態１では、上記バッファ層２１等を成長させるた
めにＭＢＥ法を用いたが、結晶成長が可能であれば、Ｍ
ＢＥ法の他、ＭＯＣＶＤ(Metal Organic Chemical Vapo
r Deposition) 法，ＭＯＭＢＥ(Metal Organic Molecul
ar Beam Epitaxy)法，ＶＰＥ(Vapor Phase Epitaxy)
法，ＣＢＥ(Chemical Beam Epitaxy) 法，ＬＰＥ(Liqui
d Phase Epitaxy)法等を採用することもできる。
【００５０】(2) 第２の工程 本工程では、ｎ+ −ＧａＡｓ層２９上にＳｉＯＮを堆積
させて絶縁膜４２を形成する。その後、全面にレジスト
をせいぜい５００ｎｍ程度の厚さに塗布してレジスト膜
２０ａを形成し、このレジスト膜２０ａのパターニング
を行う（図２(a) ）。続いて、レジスト膜２０ａをマス
クとして、ＳｉＯＮ絶縁膜４２，ＧａＡｓ層２９，２８
及びＡｌＧａＡｓ層２７をエッチングする。これによ
り、ソース及びドレイン領域となる部分にトレンチ４
０，４１が形成される（図２(b) 参照）。ここで、トレ
ンチ４０，４１は、本実施の形態１では、たとえばＥＣ
Ｒ（Electron Cyclotron Resonance）エッチングを用い
て形成することができる。
させて絶縁膜４２を形成する。その後、全面にレジスト
をせいぜい５００ｎｍ程度の厚さに塗布してレジスト膜
２０ａを形成し、このレジスト膜２０ａのパターニング
を行う（図２(a) ）。続いて、レジスト膜２０ａをマス
クとして、ＳｉＯＮ絶縁膜４２，ＧａＡｓ層２９，２８
及びＡｌＧａＡｓ層２７をエッチングする。これによ
り、ソース及びドレイン領域となる部分にトレンチ４
０，４１が形成される（図２(b) 参照）。ここで、トレ
ンチ４０，４１は、本実施の形態１では、たとえばＥＣ
Ｒ（Electron Cyclotron Resonance）エッチングを用い
て形成することができる。
【００５１】また、ＳｉＯＮからなる絶縁膜４２は、Ｃ
ＶＤ（Chemical Vapor Deposition）等を用いて形成す
ることができる。また、ＳｉＯＮの他にＳｉＯ2 を絶縁
膜４２の材料として用いることもできる。さらに、Ｓｉ
ＯＮからなる絶縁膜４２は、後述するｎ+ −ＧａＡｓ層
の選択成長処理で用いる選択成長マスクとして使用する
ことができ、絶縁膜４２の層厚は、たとえば５ｎｍ程度
あれば十分である。
ＶＤ（Chemical Vapor Deposition）等を用いて形成す
ることができる。また、ＳｉＯＮの他にＳｉＯ2 を絶縁
膜４２の材料として用いることもできる。さらに、Ｓｉ
ＯＮからなる絶縁膜４２は、後述するｎ+ −ＧａＡｓ層
の選択成長処理で用いる選択成長マスクとして使用する
ことができ、絶縁膜４２の層厚は、たとえば５ｎｍ程度
あれば十分である。
【００５２】詳しく説明すると、図２(b) に示すよう
に、マスク４２を形成した後、ＥＣＲ（Electron Cyclo
tron Resonance）エッチング処理によりトレンチ４０，
４１を形成する。図に示すように、トレンチ４０，４１
は、ｎ+ −ＧａＡｓ層２９からチャネル層２６まで貫い
た状態となるように形成する。なお、本工程では、エッ
チングの異方性を強くすることにより、トレンチ４０，
４１の加工精度を向上させることができる。また、本実
施の形態１では、ＥＣＲエッチングを採用したが、ＴＤ
ＭＡＡｓやＡｓＢｒ3 等を用いたｉｎ−ｓｉｔｕでのエ
ッチングを行なうことも可能である。
に、マスク４２を形成した後、ＥＣＲ（Electron Cyclo
tron Resonance）エッチング処理によりトレンチ４０，
４１を形成する。図に示すように、トレンチ４０，４１
は、ｎ+ −ＧａＡｓ層２９からチャネル層２６まで貫い
た状態となるように形成する。なお、本工程では、エッ
チングの異方性を強くすることにより、トレンチ４０，
４１の加工精度を向上させることができる。また、本実
施の形態１では、ＥＣＲエッチングを採用したが、ＴＤ
ＭＡＡｓやＡｓＢｒ3 等を用いたｉｎ−ｓｉｔｕでのエ
ッチングを行なうことも可能である。
【００５３】(3) 第３の工程 ところで、上述のエッチング処理後、基板を大気中に出
すと、次のような不都合が生じる。すなわち、トレンチ
４０，４１は、ｎ+ −ＧａＡｓ層２９からチャネル層２
６に達するまで形成されるから、これらの層の間にある
ｉ−ＡｌＧａＡｓ層２７が空気に曝されることになる。
このｉ−ＡｌＧａＡｓ層２７は、きわめて酸化しやすい
ため、空気に触れると直ちに酸化膜４３が形成されてし
まう。
すと、次のような不都合が生じる。すなわち、トレンチ
４０，４１は、ｎ+ −ＧａＡｓ層２９からチャネル層２
６に達するまで形成されるから、これらの層の間にある
ｉ−ＡｌＧａＡｓ層２７が空気に曝されることになる。
このｉ−ＡｌＧａＡｓ層２７は、きわめて酸化しやすい
ため、空気に触れると直ちに酸化膜４３が形成されてし
まう。
【００５４】一方、ソース領域２２及びドレイン領域２
３（図２(c) 参照）は、後述するＣＢＥ（Chemical Bea
m Epitaxy ）法を用いてトレンチ４０，４１内に選択的
に再結晶成長（第２回目の結晶成長処理）させることに
より形成するのであるが、上記酸化膜４３は、ＣＢＥ法
による結晶成長を阻害するという性質がある。このた
め、酸化膜４３が存在することによってソース領域２２
及びドレイン領域２３を良好に形成することが困難であ
るという不都合が生じる。
３（図２(c) 参照）は、後述するＣＢＥ（Chemical Bea
m Epitaxy ）法を用いてトレンチ４０，４１内に選択的
に再結晶成長（第２回目の結晶成長処理）させることに
より形成するのであるが、上記酸化膜４３は、ＣＢＥ法
による結晶成長を阻害するという性質がある。このた
め、酸化膜４３が存在することによってソース領域２２
及びドレイン領域２３を良好に形成することが困難であ
るという不都合が生じる。
【００５５】本第３の工程は、この酸化膜４３を完全に
除去するための工程である。また、本実施の形態１で
は、本第３の工程，及び第４の工程は、図３に示すＨＦ
ＥＴ用結晶２０の製造装置５０を用いて、ｉｎ−ｓｉｔ
ｕプロセスにより進められる。そこで、まず図３を参照
して、ＨＦＥＴ２０用結晶の製造装置（以下、「装置」
という）５０について簡単に説明する。
除去するための工程である。また、本実施の形態１で
は、本第３の工程，及び第４の工程は、図３に示すＨＦ
ＥＴ用結晶２０の製造装置５０を用いて、ｉｎ−ｓｉｔ
ｕプロセスにより進められる。そこで、まず図３を参照
して、ＨＦＥＴ２０用結晶の製造装置（以下、「装置」
という）５０について簡単に説明する。
【００５６】装置５０は、次の第４の工程においてＣＢ
Ｅ法による結晶成長を行うためのものである。参照符号
５１は、装置５０の成長室であり、高温高真空雰囲気を
形成することができる。参照符号５２は、基板取付部を
示しており、本実施の形態１では、基板取付部５２に上
述の第１，第２の工程で処理された半導体ウエハ（基板
２５，バッファ層２１，チャネル層２６，ｉ−ＡｌＧａ
Ａｓ層２７，ｎ- −ＧａＡｓ層２８及びｎ+ −ＧａＡｓ
層２９から構成されるもの）がセットされている。この
基板取付部５２には、ヒータが備えられており、セット
された半導体ウエハを所要の温度に保つことができるよ
うになっている。参照符号５３は、自圧制御式恒温槽で
ある。自圧制御式恒温槽５３内には、周囲にヒータを備
えた有機金属化合物供給装置が複数組み込まれており、
トリエチルガリウム（ＴＥＧａ）、トリメチルインジウ
ム（ＴＭＩｎ）等を成長室５１に供給することができる
ようになっている。
Ｅ法による結晶成長を行うためのものである。参照符号
５１は、装置５０の成長室であり、高温高真空雰囲気を
形成することができる。参照符号５２は、基板取付部を
示しており、本実施の形態１では、基板取付部５２に上
述の第１，第２の工程で処理された半導体ウエハ（基板
２５，バッファ層２１，チャネル層２６，ｉ−ＡｌＧａ
Ａｓ層２７，ｎ- −ＧａＡｓ層２８及びｎ+ −ＧａＡｓ
層２９から構成されるもの）がセットされている。この
基板取付部５２には、ヒータが備えられており、セット
された半導体ウエハを所要の温度に保つことができるよ
うになっている。参照符号５３は、自圧制御式恒温槽で
ある。自圧制御式恒温槽５３内には、周囲にヒータを備
えた有機金属化合物供給装置が複数組み込まれており、
トリエチルガリウム（ＴＥＧａ）、トリメチルインジウ
ム（ＴＭＩｎ）等を成長室５１に供給することができる
ようになっている。
【００５７】参照符号５４は、ＳｉＩ4 （Silicon Tetr
aiodide ）ガスの供給装置が組み込まれた恒温槽であ
る。参照符号５５は、各ガスの流量を調整するための流
量計である。参照符号５６，５７は、それぞれキャリア
ガスとしてのＨｅ，Ｈ2 ガスの供給装置である。本実施
の形態１では、ＳｉＩ4 ガスは、Ｈｅキャリアガスを用
いて成長室５１内に流入させるようになっている。ま
た、参照符号５８は、水素化物供給装置であり、これに
よって、ＡｓＨ3 ，ＰＨ3 ，Ｓｉ2 Ｈ6 等の水素化物を
成長室５１に供給することができるようになっている。
参照符号５９は、ヒータであり、これによって、水素化
物にプレクラッキングを行って装置５０に導入するよう
になっている。なお、参照符号６０は、質量分析装置で
ある。
aiodide ）ガスの供給装置が組み込まれた恒温槽であ
る。参照符号５５は、各ガスの流量を調整するための流
量計である。参照符号５６，５７は、それぞれキャリア
ガスとしてのＨｅ，Ｈ2 ガスの供給装置である。本実施
の形態１では、ＳｉＩ4 ガスは、Ｈｅキャリアガスを用
いて成長室５１内に流入させるようになっている。ま
た、参照符号５８は、水素化物供給装置であり、これに
よって、ＡｓＨ3 ，ＰＨ3 ，Ｓｉ2 Ｈ6 等の水素化物を
成長室５１に供給することができるようになっている。
参照符号５９は、ヒータであり、これによって、水素化
物にプレクラッキングを行って装置５０に導入するよう
になっている。なお、参照符号６０は、質量分析装置で
ある。
【００５８】本装置５０によれば、たとえば、結晶成長
用ガスとして自圧制御式恒温槽５３側からＴＥＧａガス
を供給すると共に水素化物供給装置５８側からＡｓＨ3
ガスを供給することによって、成長室５１内でＧａＡｓ
系の結晶を成長させることができる。同様に、自圧制御
式恒温槽５３側からＴＭＩｎガスを供給すると共に水素
化物供給装置５８側からＰＨ3 ガスを供給することによ
って、成長室５１内でＩｎＰ系の結晶を成長させること
ができる。
用ガスとして自圧制御式恒温槽５３側からＴＥＧａガス
を供給すると共に水素化物供給装置５８側からＡｓＨ3
ガスを供給することによって、成長室５１内でＧａＡｓ
系の結晶を成長させることができる。同様に、自圧制御
式恒温槽５３側からＴＭＩｎガスを供給すると共に水素
化物供給装置５８側からＰＨ3 ガスを供給することによ
って、成長室５１内でＩｎＰ系の結晶を成長させること
ができる。
【００５９】このようにして、自圧制御式恒温槽５３側
から供給するガスと水素化物供給装置５８側から供給す
るガスとの組み合わせにより、所望の半導体化合物の結
晶を成長させることができる。しかも、本装置５０で
は、結晶成長中にＳｉＩ4 ガスを同時に供給することに
よって、Ｓｉのドーピングを行うことができるようにな
っている。
から供給するガスと水素化物供給装置５８側から供給す
るガスとの組み合わせにより、所望の半導体化合物の結
晶を成長させることができる。しかも、本装置５０で
は、結晶成長中にＳｉＩ4 ガスを同時に供給することに
よって、Ｓｉのドーピングを行うことができるようにな
っている。
【００６０】再び図２及び図３を参照して、第３の工程
について詳述する。上述の第２の工程により処理された
半導体ウエハを装置５０の成長室５１内にセットする
（図３の状態）。その後、成長室５１内を所定の高温高
真空雰囲気に設定する。
について詳述する。上述の第２の工程により処理された
半導体ウエハを装置５０の成長室５１内にセットする
（図３の状態）。その後、成長室５１内を所定の高温高
真空雰囲気に設定する。
【００６１】次に、恒温槽５４からＳｉＩ4 ガスをＨｅ
キャリアガスを用いて成長室５１内に供給する。このＳ
ｉＩ4 ガスは、上記ウエハ表面の半導体層に達すると熱
エネルギが与えられて分解され、これによりヨウ素ガス
が生じる。このヨウ素ガスはハロゲンであり、半導体層
に対してエッチングガスとして作用する。なお、このと
き、ヨウ素ガスと共にＳｉが生じるが、他の結晶成長用
ガスを供給していないので、半導体層に対して結晶が成
長することはない。
キャリアガスを用いて成長室５１内に供給する。このＳ
ｉＩ4 ガスは、上記ウエハ表面の半導体層に達すると熱
エネルギが与えられて分解され、これによりヨウ素ガス
が生じる。このヨウ素ガスはハロゲンであり、半導体層
に対してエッチングガスとして作用する。なお、このと
き、ヨウ素ガスと共にＳｉが生じるが、他の結晶成長用
ガスを供給していないので、半導体層に対して結晶が成
長することはない。
【００６２】つまり、結晶成長用ガスの供給を遮断した
状態でＳｉＩ4 ガスを供給することにより、第２の工程
での処理後、半導体層に生じた酸化膜４３をエッチング
処理して完全に除去することができる。なお、本実施の
形態１では、Ｈｅキャリアガスは加熱せずに流入させ
る。この時のＳｉＩ4 の温度（ＳｉＩ4 の入った恒温槽
の温度）は、４０°Ｃ乃至６０°Ｃである。また、Ｇａ
Ａｓのエッチング速度は、１原子層／分程度である。
状態でＳｉＩ4 ガスを供給することにより、第２の工程
での処理後、半導体層に生じた酸化膜４３をエッチング
処理して完全に除去することができる。なお、本実施の
形態１では、Ｈｅキャリアガスは加熱せずに流入させ
る。この時のＳｉＩ4 の温度（ＳｉＩ4 の入った恒温槽
の温度）は、４０°Ｃ乃至６０°Ｃである。また、Ｇａ
Ａｓのエッチング速度は、１原子層／分程度である。
【００６３】(4) 第４の工程 本工程では、ＣＢＥ法を用いて選択的に再結晶成長させ
ることにより、トレンチ４０，４１内にソース領域２
２，及びドレイン領域２３を形成する。
ることにより、トレンチ４０，４１内にソース領域２
２，及びドレイン領域２３を形成する。
【００６４】図３において、第３の工程後、自圧制御式
恒温槽５３側からＴＥＧａガスを供給すると共に水素化
物供給装置５８側からＡｓＨ3 ガスを供給する。これに
より、半導体表面にＧａＡｓの結晶が再成長する。な
お、このとき、半導体層にはマスク４２がされているか
ら、マスキングされていない部分、すなわち、トレンチ
４０，４１部分に選択的にＧａＡｓが再結晶成長する
（図２(c) 参照）。
恒温槽５３側からＴＥＧａガスを供給すると共に水素化
物供給装置５８側からＡｓＨ3 ガスを供給する。これに
より、半導体表面にＧａＡｓの結晶が再成長する。な
お、このとき、半導体層にはマスク４２がされているか
ら、マスキングされていない部分、すなわち、トレンチ
４０，４１部分に選択的にＧａＡｓが再結晶成長する
（図２(c) 参照）。
【００６５】また、再結晶成長させる際に、上述のＳｉ
Ｉ4 ガスを同時に供給することもできる。これにより、
Ｓｉがドーピングされ、その結果、ｎ+ −ＧａＡｓから
なるソース領域２２，及びドレイン領域２３を形成する
ことができる。次いで、選択成長させたｎ+ −ＧａＡｓ
層（ソース領域２２及びドレイン領域２３）の上に、メ
タル３０，３１を蒸着により形成する。
Ｉ4 ガスを同時に供給することもできる。これにより、
Ｓｉがドーピングされ、その結果、ｎ+ −ＧａＡｓから
なるソース領域２２，及びドレイン領域２３を形成する
ことができる。次いで、選択成長させたｎ+ −ＧａＡｓ
層（ソース領域２２及びドレイン領域２３）の上に、メ
タル３０，３１を蒸着により形成する。
【００６６】具体的に説明すると、本実施の形態１で
は、第３の工程後、一旦ＳｉＩ4 ガスの供給を遮断す
る。そして、水素化物供給装置５８側からＡｓＨ3 ガス
を供給した後、自圧制御式恒温槽５３側からＴＥＧａガ
スを供給する。また、ＴＥＧａガスの供給と共に再びＳ
ｉＩ4 ガスを供給する。ガスの供給タイミングについて
説明すると、ＡｓＨ3 ガスの供給は、５ｓｃｃｍまで３
０秒程度の時間をかけて徐々に流量を増やし、その後一
定量で供給する。この状態で、ＴＥＧａガスとＳｉＩ4
ガスを共に０．３ｓｃｃｍまで３０秒程度の時間をかけ
て徐々に流量を増やしながら供給し、その後一定流量で
供給する。このときの半導体ウエハの温度（成長温度）
は、本実施の形態１では、５９０°Ｃ以上となるように
設定した。この方法によりＳｉをドーピングすることに
よって、５×１０18cm-3程度のｎ型キャリア導電層を形
成することができる。
は、第３の工程後、一旦ＳｉＩ4 ガスの供給を遮断す
る。そして、水素化物供給装置５８側からＡｓＨ3 ガス
を供給した後、自圧制御式恒温槽５３側からＴＥＧａガ
スを供給する。また、ＴＥＧａガスの供給と共に再びＳ
ｉＩ4 ガスを供給する。ガスの供給タイミングについて
説明すると、ＡｓＨ3 ガスの供給は、５ｓｃｃｍまで３
０秒程度の時間をかけて徐々に流量を増やし、その後一
定量で供給する。この状態で、ＴＥＧａガスとＳｉＩ4
ガスを共に０．３ｓｃｃｍまで３０秒程度の時間をかけ
て徐々に流量を増やしながら供給し、その後一定流量で
供給する。このときの半導体ウエハの温度（成長温度）
は、本実施の形態１では、５９０°Ｃ以上となるように
設定した。この方法によりＳｉをドーピングすることに
よって、５×１０18cm-3程度のｎ型キャリア導電層を形
成することができる。
【００６７】なお、本実施の形態１の場合、ＳｉＩ4 ガ
スの供給によりＳｉをドーピングするのであるが、この
とき、上記第３の工程で示したようにヨウ素ガスが発生
し、結晶成長と同時にエッチング効果が起こる。しかし
ながら、このヨウ素ガスによるエッチング速度は、上述
のように、１原子層／分程度であるから、結晶成長を著
しく阻害することはない。
スの供給によりＳｉをドーピングするのであるが、この
とき、上記第３の工程で示したようにヨウ素ガスが発生
し、結晶成長と同時にエッチング効果が起こる。しかし
ながら、このヨウ素ガスによるエッチング速度は、上述
のように、１原子層／分程度であるから、結晶成長を著
しく阻害することはない。
【００６８】(5) 第５の工程 次に、ソース領域２２及びドレイン領域２３の間に、ゲ
ートリセス６１をリセスエッチングにより形成する。本
実施の形態１では、このリセス６１は、ｉ−ＡｌＧａＡ
ｓ層２７の上面部まで形成している。そして、このリセ
ス６１内にゲートメタルを蒸着で形成し、ゲート電極２
４を構成する。
ートリセス６１をリセスエッチングにより形成する。本
実施の形態１では、このリセス６１は、ｉ−ＡｌＧａＡ
ｓ層２７の上面部まで形成している。そして、このリセ
ス６１内にゲートメタルを蒸着で形成し、ゲート電極２
４を構成する。
【００６９】以上のように本実施の形態１に係るＨＦＥ
Ｔ２０の製造方法によれば、上述の第３の工程において
ＳｉＩ4 ガスを用いて半導体層のエッチング処理を行う
ことにより、供給されたＳｉＩ4 ガスから生じるヨウ素
によってソース領域２２及びドレイン領域２３における
再結晶成長界面をエッチングすることができる。
Ｔ２０の製造方法によれば、上述の第３の工程において
ＳｉＩ4 ガスを用いて半導体層のエッチング処理を行う
ことにより、供給されたＳｉＩ4 ガスから生じるヨウ素
によってソース領域２２及びドレイン領域２３における
再結晶成長界面をエッチングすることができる。
【００７０】すなわち、ＣＢＥ法を用いた再結晶成長に
よるソース領域２２及びドレイン領域２３の形成に先立
って、再結晶成長を阻害する酸化膜４３を完全に除去す
ることができる。しかも、ＳｉＩ4 ガスによるエッチン
グ処理の後は、そのまま引き続いて再結晶成長用ガスと
してのＴＥＧａガス及びＡｓＨ3 ガスを供給することに
より、ＳｉＩ4 ガスを再結晶成長層のドーパントして用
いて再結晶成長させることができる。このように、本実
施の形態１では、ｉｎ−ｓｉｔｕプロセスの利点を十分
に生かすことができる。加えて、再結晶成長を阻害する
酸化膜４３を除去するために、ｉｎ−ｓｉｔｕプロセス
とは別工程を設ける必要がないので、製造工程を簡略化
することができるという利点もある。
よるソース領域２２及びドレイン領域２３の形成に先立
って、再結晶成長を阻害する酸化膜４３を完全に除去す
ることができる。しかも、ＳｉＩ4 ガスによるエッチン
グ処理の後は、そのまま引き続いて再結晶成長用ガスと
してのＴＥＧａガス及びＡｓＨ3 ガスを供給することに
より、ＳｉＩ4 ガスを再結晶成長層のドーパントして用
いて再結晶成長させることができる。このように、本実
施の形態１では、ｉｎ−ｓｉｔｕプロセスの利点を十分
に生かすことができる。加えて、再結晶成長を阻害する
酸化膜４３を除去するために、ｉｎ−ｓｉｔｕプロセス
とは別工程を設ける必要がないので、製造工程を簡略化
することができるという利点もある。
【００７１】実施の形態２．図４は、本発明の実施の形
態２によるMetal-Semiconductor Field Effect Transis
tor （以下、「ＭＥＳＦＥＴ」という。）の構造を模式
的に示す断面図である。また、図５は、ＭＥＳＦＥＴの
製造工程の一部を模式的に示した工程図である。
態２によるMetal-Semiconductor Field Effect Transis
tor （以下、「ＭＥＳＦＥＴ」という。）の構造を模式
的に示す断面図である。また、図５は、ＭＥＳＦＥＴの
製造工程の一部を模式的に示した工程図である。
【００７２】図において、参照符号７０は、本実施の形
態２に係るＭＥＳＦＥＴを示している。ＭＥＳＦＥＴ７
０は、ＧａＡｓ基板７５を備えており、このＧａＡｓ基
板７５上には、ｉ−ＧａＡｓバッファ層７１を介してｎ
−ＧａＡｓチャネル層７６が形成されている。このチャ
ネル層７６上には、ｎ+ −ＧａＡｓ層７７が積層されて
いる。なお、ｎ+ −ＧａＡｓ層７７の所定領域には、チ
ャネル層７６に達するゲートリセス８０が形成されてお
り、このゲートリセス８０内には、ショットキゲート電
極７４が配置されている。
態２に係るＭＥＳＦＥＴを示している。ＭＥＳＦＥＴ７
０は、ＧａＡｓ基板７５を備えており、このＧａＡｓ基
板７５上には、ｉ−ＧａＡｓバッファ層７１を介してｎ
−ＧａＡｓチャネル層７６が形成されている。このチャ
ネル層７６上には、ｎ+ −ＧａＡｓ層７７が積層されて
いる。なお、ｎ+ −ＧａＡｓ層７７の所定領域には、チ
ャネル層７６に達するゲートリセス８０が形成されてお
り、このゲートリセス８０内には、ショットキゲート電
極７４が配置されている。
【００７３】また、ゲートリセス８０の両側には、ｎ+
−ＧａＡｓ層７７の表面からチャネル層２６に達するト
レンチ７８，７９（図５参照）が形成され、このトレン
チ７８，７９内にｎ+ −ＧａＡｓ層が埋め込まれてい
る。これにより、ソース領域７２，ドレイン領域７３が
形成されている。そして、これらソース領域７２，ドレ
イン領域７３上には、実施の形態１と同様に、オーミッ
クメタルからなるソース電極３０及びドレイン電極３１
が形成されている。
−ＧａＡｓ層７７の表面からチャネル層２６に達するト
レンチ７８，７９（図５参照）が形成され、このトレン
チ７８，７９内にｎ+ −ＧａＡｓ層が埋め込まれてい
る。これにより、ソース領域７２，ドレイン領域７３が
形成されている。そして、これらソース領域７２，ドレ
イン領域７３上には、実施の形態１と同様に、オーミッ
クメタルからなるソース電極３０及びドレイン電極３１
が形成されている。
【００７４】次に、ＭＥＳＦＥＴ７０の製造方法につい
て説明する。ＭＥＳＦＥＴ７０の製造方法は、実施の形
態１で示したＨＦＥＴ２０の製造工程と同様に、基板７
５上に、バッファ層７１，チャネル層７６及びｎ+ −Ｇ
ａＡｓ層７７を形成する第１の工程（図５(a) ）と、半
導体層に対してソース領域７２及びドレイン領域７３を
形成するためのトレンチ７８，７９を形成する第２の工
程（図５(b) ）と、第２の工程により形成されたトレン
チ７８，７９内をエッチング処理する第３の工程（図５
(b) ）と、各トレンチ７８，７９内にソース領域７２及
びドレイン領域７３を形成する第４の工程（図５(c) ）
と、ゲート電極７４を形成する第５の工程（図５(d) ）
とを有する。
て説明する。ＭＥＳＦＥＴ７０の製造方法は、実施の形
態１で示したＨＦＥＴ２０の製造工程と同様に、基板７
５上に、バッファ層７１，チャネル層７６及びｎ+ −Ｇ
ａＡｓ層７７を形成する第１の工程（図５(a) ）と、半
導体層に対してソース領域７２及びドレイン領域７３を
形成するためのトレンチ７８，７９を形成する第２の工
程（図５(b) ）と、第２の工程により形成されたトレン
チ７８，７９内をエッチング処理する第３の工程（図５
(b) ）と、各トレンチ７８，７９内にソース領域７２及
びドレイン領域７３を形成する第４の工程（図５(c) ）
と、ゲート電極７４を形成する第５の工程（図５(d) ）
とを有する。
【００７５】そして、本実施の形態２の特徴とするとこ
ろは、実施の形態１と同様に、第３の工程におけるエッ
チング処理にＳｉＩ4 ガスを用いる点、並びに上記第３
の工程，及び第４の工程をｉｎ−ｓｉｔｕプロセスによ
り連続して進める点にある。以下、上記各工程について
詳述する。
ろは、実施の形態１と同様に、第３の工程におけるエッ
チング処理にＳｉＩ4 ガスを用いる点、並びに上記第３
の工程，及び第４の工程をｉｎ−ｓｉｔｕプロセスによ
り連続して進める点にある。以下、上記各工程について
詳述する。
【００７６】(1) 第１の工程及び第２の工程 第１及び第２の工程は、実施の形態１で示した工程と同
様である。すなわち、図５(a) に示すように、ＭＢＥ
（Molecular Beam Epitaxy）法等を用いて、半導体層を
形成する。すなわち、ＧａＡｓ基板７５上に、バッファ
層７１を介してｎ−ＧａＡｓ層７６（チャネル層）及び
ｎ+ −ＧａＡｓ層７７を順に結晶成長させる。このと
き、結晶成長が可能であれば、ＭＢＥ法に代えて、ＭＯ
ＣＶＤ法，ＭＯＭＢＥ法，ＶＰＥ法，ＣＢＥ法，ＬＰＥ
法等を採用することもできる。
様である。すなわち、図５(a) に示すように、ＭＢＥ
（Molecular Beam Epitaxy）法等を用いて、半導体層を
形成する。すなわち、ＧａＡｓ基板７５上に、バッファ
層７１を介してｎ−ＧａＡｓ層７６（チャネル層）及び
ｎ+ −ＧａＡｓ層７７を順に結晶成長させる。このと
き、結晶成長が可能であれば、ＭＢＥ法に代えて、ＭＯ
ＣＶＤ法，ＭＯＭＢＥ法，ＶＰＥ法，ＣＢＥ法，ＬＰＥ
法等を採用することもできる。
【００７７】次いで、ソース領域７２を形成するための
トレンチ７８及びドレイン領域７３を形成するためのト
レンチ７９（図２(b) 参照）をエッチング処理により形
成する。これらのトレンチ７８，７９は、ｎ+ −ＧａＡ
ｓ層７７をチャネル層７６まで貫いた状態となるように
形成する。
トレンチ７８及びドレイン領域７３を形成するためのト
レンチ７９（図２(b) 参照）をエッチング処理により形
成する。これらのトレンチ７８，７９は、ｎ+ −ＧａＡ
ｓ層７７をチャネル層７６まで貫いた状態となるように
形成する。
【００７８】(2) 第３の工程 ところで、上述のエッチング処理後、基板を大気中に出
すと、次のような不都合が生じる。すなわち、トレンチ
７８，７９の内面が空気に曝され、これにより、再結晶
成長界面に酸素，炭素等の不純物が蓄積してしまう。そ
の結果、再結晶成長によるソース領域７２及びドレイン
領域７３の形成は行えるものの、上記不純物によりソー
ス領域７２及びドレイン領域７３と半導体層とのコンタ
クト抵抗が著しく上昇してしまい、デバイス特性が低下
してしまうという不都合がある。
すと、次のような不都合が生じる。すなわち、トレンチ
７８，７９の内面が空気に曝され、これにより、再結晶
成長界面に酸素，炭素等の不純物が蓄積してしまう。そ
の結果、再結晶成長によるソース領域７２及びドレイン
領域７３の形成は行えるものの、上記不純物によりソー
ス領域７２及びドレイン領域７３と半導体層とのコンタ
クト抵抗が著しく上昇してしまい、デバイス特性が低下
してしまうという不都合がある。
【００７９】本第３の工程は、このような不純物を完全
に除去するための工程であって、実施の形態１における
酸化膜を除去するための工程に対応するものである。ま
た、本実施の形態２では、本第３の工程，及び第４の工
程は、実施の形態１で示した装置５０を用いてｉｎ−ｓ
ｉｔｕプロセスにより進められる。
に除去するための工程であって、実施の形態１における
酸化膜を除去するための工程に対応するものである。ま
た、本実施の形態２では、本第３の工程，及び第４の工
程は、実施の形態１で示した装置５０を用いてｉｎ−ｓ
ｉｔｕプロセスにより進められる。
【００８０】図５及び図３を参照して、第３の工程につ
いて詳述する。第２の工程により処理された半導体ウエ
ハを装置５０の成長室５１内にセットする（図３の状
態）。成長室５１内は、所定の高温高真空雰囲気に設定
しておく。
いて詳述する。第２の工程により処理された半導体ウエ
ハを装置５０の成長室５１内にセットする（図３の状
態）。成長室５１内は、所定の高温高真空雰囲気に設定
しておく。
【００８１】次に、恒温槽５４からＳｉＩ4 ガスを成長
室５１内に供給する。このＳｉＩ4ガスから生じるヨウ
素ガスは、半導体層に対してエッチングガスとして作用
する。なお、このとき、ヨウ素ガスと共にＳｉが生じる
が、他の結晶成長用ガスを供給していないので、半導体
層に対して結晶が成長することはない。つまり、結晶成
長用ガスの供給を遮断した状態でＳｉＩ4 ガスを供給す
ることにより、第２の工程で半導体層に生じた不純物層
をエッチング処理して完全に除去することができる。
室５１内に供給する。このＳｉＩ4ガスから生じるヨウ
素ガスは、半導体層に対してエッチングガスとして作用
する。なお、このとき、ヨウ素ガスと共にＳｉが生じる
が、他の結晶成長用ガスを供給していないので、半導体
層に対して結晶が成長することはない。つまり、結晶成
長用ガスの供給を遮断した状態でＳｉＩ4 ガスを供給す
ることにより、第２の工程で半導体層に生じた不純物層
をエッチング処理して完全に除去することができる。
【００８２】(4) 第４の工程 本工程では、ＣＢＥ法を用いて選択的に再結晶成長させ
ることにより、トレンチ７８，７９内にソース領域７２
及びドレイン領域７３を形成する。なお、このＣＢＥ法
による結晶成長は、実施の形態１で示した装置５０を用
いて行う。
ることにより、トレンチ７８，７９内にソース領域７２
及びドレイン領域７３を形成する。なお、このＣＢＥ法
による結晶成長は、実施の形態１で示した装置５０を用
いて行う。
【００８３】図３において、第３の工程後、自圧制御式
恒温槽５３側からＴＥＧａガスを供給すると共に水素化
物供給装置５８側からＡｓＨ3 ガスを供給する。これに
より、半導体ウエハ上にＧａＡｓの結晶が再成長する。
なお、このとき、ウエハ表面の半導体層には、実施の形
態１と同様にマスクを施す。従って、マスキングされて
いない部分、すなわち、トレンチ７８，７９部分に選択
的にＧａＡｓが再結晶成長する。
恒温槽５３側からＴＥＧａガスを供給すると共に水素化
物供給装置５８側からＡｓＨ3 ガスを供給する。これに
より、半導体ウエハ上にＧａＡｓの結晶が再成長する。
なお、このとき、ウエハ表面の半導体層には、実施の形
態１と同様にマスクを施す。従って、マスキングされて
いない部分、すなわち、トレンチ７８，７９部分に選択
的にＧａＡｓが再結晶成長する。
【００８４】また、再結晶成長させる際に、上述のＳｉ
Ｉ4 ガスを同時に供給することにより、Ｓｉがドーピン
グされ、その結果、ｎ+ −ＧａＡｓからなるソース領域
７２及びドレイン領域７３を形成することができる。次
いで、選択成長させたｎ+ −ＧａＡｓ層（ソース領域７
２及びドレイン領域７３）の上に、メタル３０，３１を
蒸着により形成する。各ガスの供給タイミング等につい
ては、実施の形態１と同様である。
Ｉ4 ガスを同時に供給することにより、Ｓｉがドーピン
グされ、その結果、ｎ+ −ＧａＡｓからなるソース領域
７２及びドレイン領域７３を形成することができる。次
いで、選択成長させたｎ+ −ＧａＡｓ層（ソース領域７
２及びドレイン領域７３）の上に、メタル３０，３１を
蒸着により形成する。各ガスの供給タイミング等につい
ては、実施の形態１と同様である。
【００８５】(5) 第５の工程 次に、ソース領域７２及びドレイン領域７３の間に、ゲ
ートリセス８０をリセスエッチングにより形成し、ゲー
トメタルを蒸着する。
ートリセス８０をリセスエッチングにより形成し、ゲー
トメタルを蒸着する。
【００８６】以上のように本実施の形態２に係るＭＥＳ
ＦＥＴ７０の製造方法によれば、上述の第３の工程にお
いて半導体ウエハのエッチング処理を行うことにより、
供給されたＳｉＩ4 ガスから生じるヨウ素によって半導
体層の再結晶成長界面をエッチングすることができる。
ＦＥＴ７０の製造方法によれば、上述の第３の工程にお
いて半導体ウエハのエッチング処理を行うことにより、
供給されたＳｉＩ4 ガスから生じるヨウ素によって半導
体層の再結晶成長界面をエッチングすることができる。
【００８７】すなわち、ＣＢＥ法を用いた再結晶成長に
よるソース領域７２及びドレイン領域７３の形成に先立
って、再結晶成長界面における炭素等の不純物を完全に
除去することができる。しかも、ＳｉＩ4 ガスによるエ
ッチング処理の後は、そのまま引き続いて再結晶成長用
ガスとしてのＴＥＧａガス及びＡｓＨ3 ガスを供給する
ことにより、ＳｉＩ4 ガスを再結晶成長層のドーパント
として用いて再結晶成長させることができる。このよう
に、本実施の形態２では、ｉｎ−ｓｉｔｕプロセスの利
点を十分に生かすことができる。また、再結晶成長を阻
害する不純物層を除去するために、ｉｎ−ｓｉｔｕプロ
セスとは別工程を設ける必要がないので、製造工程を簡
略化することができるという利点もある。
よるソース領域７２及びドレイン領域７３の形成に先立
って、再結晶成長界面における炭素等の不純物を完全に
除去することができる。しかも、ＳｉＩ4 ガスによるエ
ッチング処理の後は、そのまま引き続いて再結晶成長用
ガスとしてのＴＥＧａガス及びＡｓＨ3 ガスを供給する
ことにより、ＳｉＩ4 ガスを再結晶成長層のドーパント
として用いて再結晶成長させることができる。このよう
に、本実施の形態２では、ｉｎ−ｓｉｔｕプロセスの利
点を十分に生かすことができる。また、再結晶成長を阻
害する不純物層を除去するために、ｉｎ−ｓｉｔｕプロ
セスとは別工程を設ける必要がないので、製造工程を簡
略化することができるという利点もある。
【００８８】なお、上記各実施の形態では、ＨＦＥＴ２
０及びＭＥＳＦＥＴ７０の製造方法を例にとり、ＧａＡ
ｓ系半導体材料を用いた電界効果トランジスタの製造方
法について説明したが、本発明は、ＩｎＰ系半導体材料
を用いた電界効果トランジスタの製造方法についても同
様に適用可能である。また、本発明は、ＧａＡｓあるい
はＩｎＰに格子整合するＡｌを含む半導体材料に対して
広く適用することができ、これにより、電界効果トラン
ジスタに限らず、たとえば、半導体層の所定の領域にト
レンチを形成した後、このトレンチに低抵抗埋め込み層
を形成してなる構造を有する半導体レーザ等、広く電子
デバイス，光デバイスの製造においても適用可能であ
る。
０及びＭＥＳＦＥＴ７０の製造方法を例にとり、ＧａＡ
ｓ系半導体材料を用いた電界効果トランジスタの製造方
法について説明したが、本発明は、ＩｎＰ系半導体材料
を用いた電界効果トランジスタの製造方法についても同
様に適用可能である。また、本発明は、ＧａＡｓあるい
はＩｎＰに格子整合するＡｌを含む半導体材料に対して
広く適用することができ、これにより、電界効果トラン
ジスタに限らず、たとえば、半導体層の所定の領域にト
レンチを形成した後、このトレンチに低抵抗埋め込み層
を形成してなる構造を有する半導体レーザ等、広く電子
デバイス，光デバイスの製造においても適用可能であ
る。
【００８９】
【発明の効果】本発明（請求項１）に係るエッチング方
法によれば、高温高真空雰囲気中にＳｉＩ4 を供給する
ので、該ガスが熱分解して生じたヨウ素ガスにより半導
体材料をエッチング処理することができるという効果を
奏する。つまり、結晶成長用ガスにドーパントとして使
用可能なＳｉＩ4 ガスを、エッチング処理に用いること
が可能である。
法によれば、高温高真空雰囲気中にＳｉＩ4 を供給する
ので、該ガスが熱分解して生じたヨウ素ガスにより半導
体材料をエッチング処理することができるという効果を
奏する。つまり、結晶成長用ガスにドーパントとして使
用可能なＳｉＩ4 ガスを、エッチング処理に用いること
が可能である。
【００９０】本発明（請求項２）に係る結晶成長方法に
よれば、第１の半導体層に対して再結晶成長により第２
の半導体層を形成する際に、再結晶成長に先立ってＳｉ
Ｉ4ガスを供給するので、第１の半導体層の再成長界面
をエッチング処理することができ、さらに、該エッチン
グ処理の後に、再結晶成長により第２の半導体層を形成
することができる。つまり、再成長界面に結晶成長を阻
害する物質が生成された場合であっても、これをＳｉＩ
4 ガスから生じるヨウ素ガスにより完全に除去すること
ができることから、第２の半導体層を良好に形成するこ
とができる。しかも、再成長時に、ＳｉＩ4 ガスから生
じるＳｉをドーピングしながら第２の半導体層を形成す
ることができるという効果を奏する。
よれば、第１の半導体層に対して再結晶成長により第２
の半導体層を形成する際に、再結晶成長に先立ってＳｉ
Ｉ4ガスを供給するので、第１の半導体層の再成長界面
をエッチング処理することができ、さらに、該エッチン
グ処理の後に、再結晶成長により第２の半導体層を形成
することができる。つまり、再成長界面に結晶成長を阻
害する物質が生成された場合であっても、これをＳｉＩ
4 ガスから生じるヨウ素ガスにより完全に除去すること
ができることから、第２の半導体層を良好に形成するこ
とができる。しかも、再成長時に、ＳｉＩ4 ガスから生
じるＳｉをドーピングしながら第２の半導体層を形成す
ることができるという効果を奏する。
【００９１】本発明（請求項３）に係る結晶成長方法に
よれば、請求項２の発明の効果に加えて、いわゆるｉｎ
−ｓｉｔｕプロセス中において、上記エッチング処理，
及び再結晶成長をさせることができる。これにより、ｉ
ｎ−ｓｉｔｕプロセスとは別の工程でエッチング処理す
る必要がなく、ｉｎ−ｓｉｔｕプロセスの利点を十分に
生かすことができるという効果がある。
よれば、請求項２の発明の効果に加えて、いわゆるｉｎ
−ｓｉｔｕプロセス中において、上記エッチング処理，
及び再結晶成長をさせることができる。これにより、ｉ
ｎ−ｓｉｔｕプロセスとは別の工程でエッチング処理す
る必要がなく、ｉｎ−ｓｉｔｕプロセスの利点を十分に
生かすことができるという効果がある。
【００９２】本発明（請求項４）に係る結晶成長方法に
よれば、請求項２の発明の効果に加えて、第２の半導体
層の形成にＣＢＥ法を採用するので、第２の半導体層の
形成に際し、きわめて良好な選択成長を行うことができ
るという効果がある。
よれば、請求項２の発明の効果に加えて、第２の半導体
層の形成にＣＢＥ法を採用するので、第２の半導体層の
形成に際し、きわめて良好な選択成長を行うことができ
るという効果がある。
【００９３】本発明（請求項５）に係る半導体装置の製
造方法によれば、第１回目の成長処理により形成した半
導体層に対して第２回目の成長処理（再結晶成長）によ
る埋め込み層を形成する際に、再結晶成長に先立ってＳ
ｉＩ4 ガスを供給するので、半導体層の再成長界面をエ
ッチング処理することができ、さらに、該エッチング処
理の後に、埋め込み層を再結晶成長させることができ
る。
造方法によれば、第１回目の成長処理により形成した半
導体層に対して第２回目の成長処理（再結晶成長）によ
る埋め込み層を形成する際に、再結晶成長に先立ってＳ
ｉＩ4 ガスを供給するので、半導体層の再成長界面をエ
ッチング処理することができ、さらに、該エッチング処
理の後に、埋め込み層を再結晶成長させることができ
る。
【００９４】従って、再成長界面に結晶成長を阻害する
物質が生成された場合であっても、これを完全に除去し
て再結晶成長を良好に進めることができるという効果を
奏する。しかも、ＳｉＩ4 ガスをエッチングガス，及び
ドーパントとして用いる結果、いわゆるｉｎ−ｓｉｔｕ
プロセス中において、上記エッチング処理，及び再結晶
成長をさせることができる。これにより、ｉｎ−ｓｉｔ
ｕプロセスとは別の工程で結晶成長を阻害する物質を除
去する必要がなく、また、再結晶成長時に十分なｎ型キ
ャリア導電層を形成することができ、ｉｎ−ｓｉｔｕプ
ロセスの利点を十分に生かすことができるという効果が
ある。
物質が生成された場合であっても、これを完全に除去し
て再結晶成長を良好に進めることができるという効果を
奏する。しかも、ＳｉＩ4 ガスをエッチングガス，及び
ドーパントとして用いる結果、いわゆるｉｎ−ｓｉｔｕ
プロセス中において、上記エッチング処理，及び再結晶
成長をさせることができる。これにより、ｉｎ−ｓｉｔ
ｕプロセスとは別の工程で結晶成長を阻害する物質を除
去する必要がなく、また、再結晶成長時に十分なｎ型キ
ャリア導電層を形成することができ、ｉｎ−ｓｉｔｕプ
ロセスの利点を十分に生かすことができるという効果が
ある。
【００９５】本発明（請求項６）によれば、請求項５の
半導体装置の製造方法において、半導体層にソース，及
びドレイン用のトレンチを形成した後、ＳｉＩ4 ガスを
用いてトレンチの内面（トレンチ内における半導体層の
露出面）をエッチング処理し、その後、ＳｉＩ4 ガスを
供給しつつ、トレンチ内に再結晶成長によりソース領
域，及びドレイン領域を形成するので、トレンチ内のエ
ッチング，及び再結晶成長時のＳｉのドーピングをｉｎ
−ｓｉｔｕプロセス中においてＳｉＩ4 ガスの供給のみ
により行うことができる。つまり、トレンチの内面にお
ける不純物、すなわち結晶成長を阻害する物質を除去し
て良好な埋め込み層を形成すると共に、十分な濃度のｎ
型キャリア導電層を形成することができる。その結果、
優れた特性の半導体装置を製造することができるという
効果を奏する。
半導体装置の製造方法において、半導体層にソース，及
びドレイン用のトレンチを形成した後、ＳｉＩ4 ガスを
用いてトレンチの内面（トレンチ内における半導体層の
露出面）をエッチング処理し、その後、ＳｉＩ4 ガスを
供給しつつ、トレンチ内に再結晶成長によりソース領
域，及びドレイン領域を形成するので、トレンチ内のエ
ッチング，及び再結晶成長時のＳｉのドーピングをｉｎ
−ｓｉｔｕプロセス中においてＳｉＩ4 ガスの供給のみ
により行うことができる。つまり、トレンチの内面にお
ける不純物、すなわち結晶成長を阻害する物質を除去し
て良好な埋め込み層を形成すると共に、十分な濃度のｎ
型キャリア導電層を形成することができる。その結果、
優れた特性の半導体装置を製造することができるという
効果を奏する。
【００９６】本発明（請求項７）によれば、請求項６の
発明の効果に加えて、半導体層にヘテロ接合界面を有す
る場合にも同様に適用することができるから、かかるヘ
テロ接合界面を有するきわめて特性に優れた半導体装置
の製造に適用することができるという効果がある。
発明の効果に加えて、半導体層にヘテロ接合界面を有す
る場合にも同様に適用することができるから、かかるヘ
テロ接合界面を有するきわめて特性に優れた半導体装置
の製造に適用することができるという効果がある。
【００９７】本発明（請求項８）によれば、請求項７の
半導体装置の製造方法において、ＧａＡｓ層とＡｌＧａ
Ａｓ層とのヘテロ接合界面を有する素子を形成するの
で、ＡｌＧａＡｓ層部分に生じた酸化膜を完全に除去す
ることができる。従って、再結晶成長の方法としてＣＢ
Ｅ法を用いた場合であっても、良好に埋め込み層を形成
することができる。しかも、再結晶成長時にＳｉＩ4 ガ
スをドーパントとして用いることにより、十分な濃度の
ｎ型キャリア導電層の形成を容易に行うことができると
いう効果がある。
半導体装置の製造方法において、ＧａＡｓ層とＡｌＧａ
Ａｓ層とのヘテロ接合界面を有する素子を形成するの
で、ＡｌＧａＡｓ層部分に生じた酸化膜を完全に除去す
ることができる。従って、再結晶成長の方法としてＣＢ
Ｅ法を用いた場合であっても、良好に埋め込み層を形成
することができる。しかも、再結晶成長時にＳｉＩ4 ガ
スをドーパントとして用いることにより、十分な濃度の
ｎ型キャリア導電層の形成を容易に行うことができると
いう効果がある。
【図１】 本発明の実施の形態１によるＨＦＥＴの構造
を模式的に示す断面図である。
を模式的に示す断面図である。
【図２】 上記実施の形態１に係るＨＦＥＴの製造方法
を主要工程順に模式的に示す断面図である。
を主要工程順に模式的に示す断面図である。
【図３】 上記実施の形態１のＨＦＥＴ用結晶の製造に
用いる装置の概略構成を示す図である。
用いる装置の概略構成を示す図である。
【図４】 本発明の実施の形態２によるＭＥＳＦＥＴの
構造を模式的に示す断面図である。
構造を模式的に示す断面図である。
【図５】 上記実施の形態２のＭＥＳＦＥＴの製造方法
を主要工程順に示す断面図である。
を主要工程順に示す断面図である。
【図６】 従来のＭＥＳＦＥＴの構造(a) 及び改良型Ｍ
ＥＳＦＥＴの素子構造(b) を模式的に示す断面図であ
る。
ＥＳＦＥＴの素子構造(b) を模式的に示す断面図であ
る。
【図７】 従来のＨＦＥＴの構造(a) 及び改良型ＨＦＥ
Ｔの構造(b) を模式的に示す断面図である。
Ｔの構造(b) を模式的に示す断面図である。
【図８】 従来の改良型ＭＥＳＦＥＴのソース−ドレイ
ン間の電流特性を、ＣＢＥ法を用いないで再成長させた
場合(a) と、ＣＢＥ法を用いた場合(b) とで対比して示
す図である。
ン間の電流特性を、ＣＢＥ法を用いないで再成長させた
場合(a) と、ＣＢＥ法を用いた場合(b) とで対比して示
す図である。
【図９】 ＣＢＥ法を用いた場合の再成長層における元
素の含有濃度を示す図である。
素の含有濃度を示す図である。
２０ ＨＦＥＴ、２２ ソース領域、２３ ドレイン領
域、２７ ｉ−ＡｌＧａＡｓ層、２８ ｎ- −ＧａＡｓ
層、２９ ｎ+ −ＧａＡｓ層、４０，４１ トレンチ、
４３ 酸化膜、７０ ＭＥＳＦＥＴ、７２ ソース領
域、７３ ドレイン領域、７８，７９ トレンチ。
域、２７ ｉ−ＡｌＧａＡｓ層、２８ ｎ- −ＧａＡｓ
層、２９ ｎ+ −ＧａＡｓ層、４０，４１ トレンチ、
４３ 酸化膜、７０ ＭＥＳＦＥＴ、７２ ソース領
域、７３ ドレイン領域、７８，７９ トレンチ。
Claims (8)
- 【請求項１】 ハロゲンガスを用いて半導体材料をエッ
チングする方法において、 高温高真空雰囲気中にＳｉＩ4 ガスを供給する工程を含
み、 上記高温高真空雰囲気中に配置した半導体材料を、Ｓｉ
Ｉ4 ガスの熱分解により生じたヨウ素ガスによりエッチ
ングすることを特徴とするエッチング方法。 - 【請求項２】 下地材料上にて半導体結晶の成長を行っ
て第１の半導体層を形成する工程と、 該第１の半導体層上にて半導体結晶の再成長を行って第
２の半導体層を形成する工程とを含み、 上記半導体結晶の再成長を行う工程は、 高温高真空雰囲気下にて、結晶成長用ガスの供給を遮断
あるいは制限した状態でＳｉＩ4 ガスを供給して、該Ｓ
ｉＩ4 ガスの熱分解により生じたヨウ素ガスにより、上
記第１の半導体層の露出面をエッチングするエッチング
工程と、 その後、上記結晶成長用ガスの供給遮断あるいは供給制
限を解除し、高温高真空雰囲気下にて、上記ＳｉＩ4 ガ
スとともに結晶成長用ガスの供給を行って、該第１の半
導体層のエッチング面上に第２の半導体層の再成長を行
う結晶成長工程とを有し、 該結晶成長工程では、該ＳｉＩ4 ガスの熱分解により生
じたＳｉが第２の半導体層内にドーパントとして取り込
まれることを特徴とする結晶成長方法。 - 【請求項３】 請求項２記載の結晶成長方法において、 上記半導体結晶の再成長を行う工程は、 真空中にてエッチング処理，成膜処理，形成した膜の評
価処理を含む一連の処理を行うプロセスにおける一工程
であることを特徴とする結晶成長方法。 - 【請求項４】 請求項２記載の結晶成長方法において、 上記結晶成長工程では、第２の半導体層の再成長を化学
ビーム堆積法により行うことを特徴とする結晶成長方
法。 - 【請求項５】 基板上に、半導体結晶の１回目の成長処
理により複数の半導体層を順次積層する工程と、 該積層された半導体層の表面の、所定領域に対して選択
的なエッチング処理を施して、上記複数の半導体層にお
ける所定の半導体層に達するトレンチを形成する工程
と、 該トレンチ内に、半導体結晶の２回目の成長処理により
埋込み層を形成する工程と、 該埋込み層上に電極を形成する工程とを含み、 上記埋込み層の形成工程は、 高温高真空雰囲気下にて、結晶成長用ガスの供給を遮断
あるいは制限した状態でＳｉＩ4 ガスを供給して、該Ｓ
ｉＩ4 ガスの熱分解により生じたヨウ素ガスにより、上
記半導体層の露出面をエッチングするエッチング工程
と、 その後、上記結晶成長用ガスの供給遮断あるいは供給制
限を解除し、高温高真空雰囲気下にて上記ＳｉＩ4 ガス
とともに結晶成長用ガスの供給を行って、上記トレンチ
内に埋込み層を成長する結晶成長工程とを有し、 該結晶成長工程では、該ＳｉＩ4 ガスの熱分解により生
じたＳｉが第２の半導体層内にドーパントとして取り込
まれることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 上記トレンチの形成工程では、上記積層された半導体層
の表面の、ソース電極，及びドレイン電極を配置すべき
領域に対して選択的なエッチング処理を施して、チャネ
ル層としての半導体層に達する一対のトレンチを形成
し、 上記埋込み層の形成工程では、上記埋込み層を、該一対
のトレンチ内に低抵抗のソース，ドレイン領域として形
成し、 上記電極の形成工程では、該ソース領域としての埋込み
層上にソース電極を、該ドレイン領域としての埋込み層
上にドレイン電極を形成し、 その後、上記複数の半導体層のうちの、上記チャネル層
あるいはその上側の半導体層の、ソース電極，及びドレ
イン電極間の領域に、ゲート電極を形成することを特徴
とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記１回目の半導体結晶の成長処理を行う工程では、上
記チャネル層とともに、該チャネル層との間にヘテロ接
合界面を形成する半導体層を形成することを特徴とする
半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 上記１回目の半導体結晶の成長処理を行う工程では、上
記ＧａＡｓ基板上にｉ型ＧａＡｓバッファ層，ｎ型Ｇａ
Ａｓチャネル層，ｉ型ＡｌＧａＡｓ層，ｎ- 型ＧａＡｓ
層，ｎ+ 型ＧａＡｓ層を順次形成し、 上記エッチング工程では、上記ＡｌＧａＡｓ層を貫通す
るトレンチの内壁に生成された酸化膜をエッチング除去
し、 上記結晶成長工程では、上記埋込み層として、ｎ+ 型Ｇ
ａＡｓを化学ビーム堆積法により形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23554797A JPH10284466A (ja) | 1997-02-04 | 1997-09-01 | エッチング方法，結晶成長方法，並びに半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124997 | 1997-02-04 | ||
| JP9-21249 | 1997-02-04 | ||
| JP23554797A JPH10284466A (ja) | 1997-02-04 | 1997-09-01 | エッチング方法，結晶成長方法，並びに半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284466A true JPH10284466A (ja) | 1998-10-23 |
Family
ID=26358283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23554797A Pending JPH10284466A (ja) | 1997-02-04 | 1997-09-01 | エッチング方法，結晶成長方法，並びに半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021229629A1 (ja) * | 2020-05-11 | 2021-11-18 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-09-01 JP JP23554797A patent/JPH10284466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021229629A1 (ja) * | 2020-05-11 | 2021-11-18 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3330218B2 (ja) | 半導体装置の製造方法，及び半導体装置 | |
| US8309990B2 (en) | Integrated devices on a common compound semiconductor III-V wafer | |
| US7700423B2 (en) | Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer | |
| EP0392480A2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| US20110180903A1 (en) | Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate | |
| JP2002184972A (ja) | ＧａＮ系高移動度トランジスタ | |
| JP2000031156A (ja) | 粗さを抑えた外因性ベ―スを有するたて形バイポ―ラトランジスタとその製造方法 | |
| US20090026466A1 (en) | QUASI SINGLE CRYSTAL NITRIDE SEMICONDUCTOR LAYER GROWN OVER POLYCRYSTALLINE SiC SUBSTRATE | |
| US6806158B2 (en) | Mixed crystal layer growing method and device, and semiconductor device | |
| JP6560117B2 (ja) | 半導体装置の製造方法 | |
| US20110180849A1 (en) | Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate | |
| JP3423598B2 (ja) | ＧａＮ系絶縁ゲート型トランジスタ及びその形成方法 | |
| JP3843884B2 (ja) | バイポーラトランジスタの製造方法 | |
| US5017517A (en) | Method of fabricating semiconductor device using an Sb protection layer | |
| JPH10284466A (ja) | エッチング方法，結晶成長方法，並びに半導体装置の製造方法 | |
| KR19980069798A (ko) | 에칭방법, 결정성장 방법 및 반도체 장치의 제조방법 | |
| JP3592922B2 (ja) | 化合物半導体基板 | |
| JPH03159135A (ja) | 半導体装置及びその製造方法 | |
| JPH09321060A (ja) | 電界効果トランジスタとその製造方法 | |
| JP4725443B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2000133654A (ja) | バイポーラトランジスタの製造方法 | |
| JP4924046B2 (ja) | 接合型ｉｉｉ族窒化物トランジスタを作製する方法 | |
| JPH11274475A (ja) | ヘテロ接合電界効果トランジスタの製造方法及び半導体装置の製造方法 | |
| JPH0373540A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH0888327A (ja) | 化合物半導体装置の製造方法、化合物半導体電界効果トランジスタ、およびヘテロ接合バイポーラトランジスタ |