JPH11162949A - 基板にボトル型トレンチを形成する方法 - Google Patents

基板にボトル型トレンチを形成する方法

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JPH11162949A
JPH11162949A JP10268072A JP26807298A JPH11162949A JP H11162949 A JPH11162949 A JP H11162949A JP 10268072 A JP10268072 A JP 10268072A JP 26807298 A JP26807298 A JP 26807298A JP H11162949 A JPH11162949 A JP H11162949A
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trench
approximately
etching
etch
temperature
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JP10268072A
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Karl P Muller
ピー ムラー カール
Rajiv M Ranade
エム ラナード ラジヴ
Stefan Schmitz
シュミッツ ステファン
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Siemens AG
International Business Machines Corp
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Siemens AG
International Business Machines Corp
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Abstract

(57)【要約】 【課題】 蓄積容量を増加するために、半導体装置にボ
トル型トレンチを形成するさらに有利なかつ簡単化され
た方法を提供する。 【解決手段】 半導体基板(10)にボトル型トレンチ
(20)を形成する方法は、半導体装置にテーパを有す
る頂部部分(10)を有するトレンチを反応イオンエッ
チングし、かつ反応イオンエッチングを継続し、その間
にトレンチに凹角型(22)を与えるために半導体装置
の温度を上昇することを含んでいる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】半導体基板にボトル型トレン
チを形成する方法が、ここに記載されている。さらに特
定すれば、ボトル型トレンチは、種々のエッチング条件
により単一エッチングプロセスを利用して、半導体基板
に形成される。
【0002】
【従来の技術】半導体装置において蓄積容量を提供する
ために深いトレンチをエッチングする方法は、周知であ
る。このような方法の例は、反応イオンエッチングであ
る。一般に反応イオンエッチングは、高周波(RF)エ
ネルギー界によって反応室内にプラズマガス組成を第一
に構成する方法である。プラズマガス組成は、通常ニュ
ートラル(Neutrals)、ラジカル及びイオンを含む。後者
は、電界によって半導体基板の表面の方へ加速すること
ができる。ラジカルは、拡散によって半導体の表面に到
達する。半導体装置の表面に衝突する際に、ラジカルと
ともに加速されたイオンは、半導体装置の露出した表面
から材料を取り除く。ラジカルとともにイオンは、エッ
チングすべき材料内の原子又は分子と反応して、反応室
から取り除くことができる中間生成物又は揮発性副産物
を製造する。側壁不活性化フィルムは、通常マスク材料
又はプロセスガスの化学種とともに中間生成物又は揮発
性副産物の間の反応から形成される。このフィルムは、
エッチングを抑制し、マスク開口の物理的寸法を収縮し
かつそれによりトレンチの形を害する傾向を有する。
【0003】半導体装置における蓄積容量をそれ以上増
加するために、ボトル型のトレンチが開発されている。
オザキ他、0.228μm2・トレンチ・セル・テクノ
ロジ−ズ・ウイズ・ボトル−シェイプド・キャパシター
・フォー・1Gビット・DRAM、テクニカル・ダイジ
ェスト;第27.3.1巻、第661頁、(1995)
は、ボトル型トレンチを形成する多ステップ法を開示し
ている。オザキ他の方法は、(1)通常のDTシリコン
反応イオンエッチングによってトレンチを形成し;
(2)選択酸化によってトレンチの上側部分にカラー酸
化物を形成し;(3)それ自体りんドーピングしたポリ
シリコンをトレンチ内に堆積し;(4)トレンチの底部
部分においてトレンチ側壁内へのりんドーピングを熱処
理し;かつ(5)トレンチの底部部分の直径を拡大する
ために化学的ドライエッチングによりポリシリコンを取
り除くことによって、ボトル型トレンチを形成する。
【0004】
【発明が解決しようとする課題】その蓄積容量を増加す
るために、半導体装置にボトル型トレンチを形成するさ
らに有利なかつ簡単化された方法を提供することが望ま
れる。本発明の方法は、どのような追加的な処理ステッ
プも用いずに、深いトレンチエッチングプロセスの間
に、ボトル型トレンチを形成することを可能にする。
【0005】
【課題を解決するための手段】基板にボトル型トレンチ
を形成する新しい方法が見出され、この方法は、次のス
テップを含んでいる:すなわち a)テーパを有する頂部部分を有するトレンチを形成す
るために第1の温度でエッチングを行ない、 b)第2の温度でエッチングを継続し、第2の温度が、
第1の温度よりも高い。
【0006】代案実施例において、温度の変化の代わり
に又はそれに加えて、第1のエッチングステップは、第
1の圧力で行なわれ、かつエッチングは、第1の圧力よ
り低い第2の圧力で継続される。
【0007】
【発明の実施の形態】本発明は、ボトル型トレンチの形
成に関する。トレンチは、集積回路(IC)において利
用されるトレンチキャパシタを形成するために使われ
る。このようなICは、例えばランダムアクセスメモリ
(RAM)、ダイナミックランダムアクセスメモリ(D
RAM)、同期DRAM(SDRAM)及び読み出し専
用メモリ(ROM)である。アプリケーション固有のI
C(ASIC)、組合せDRAM論理回路(埋め込まれ
たDRAM)、又はその他のあらゆる論理回路のような
その他のICも、有用である。
【0008】典型的には多数のICが、ウエハ上に並列
に形成される。処理が終了した後に、ウエハは、個々の
チップにICを分離するために裁断される。それからチ
ップは、パッケージングされ、その結果、最終的な製品
が生じ、この製品は、例えばコンピュータシステム、セ
ルラーフォン、個人用デジタル援助装置(PDA)及び
その他の電子製品のような消費者製品において利用され
る。
【0009】本発明によれば、ボトル型トレンチは、単
一プロセスを利用して形成される。一実施例において、
トレンチの形成は、2段のエッチングプロセスを含んで
いる。第1の段階は、トレンチの上側部分を形成し、か
つ第2の段階は、底部部分を形成し、その際、底部部分
は、エッチングパラメータを変更して形成され、その結
果、凹角型の又はボトル型のプロファイルが生じる。
【0010】半導体装置の製造は、典型的には連続した
段階において行なわれ、これらの段階の1つ又は複数
は、当該技術分野の専門家には周知の技術を利用して、
シリコンウエハのような基板上に選ばれた材料からなる
所望の層を堆積することを含んでいる。ガリウムひ素、
ゲルマニウム、シリコンオンインシュレータ(SOI)
又はその他の半導体材料のようなその他の基板も有用で
ある。基板は、例えば所望の電気的特性を達成するため
に、所定の導電度のドーパントによって軽く又は重くド
ーピングすることができる。例えば図1によれば、パッ
ドスタックが、基板上に形成されている。パッドスタッ
クは、典型的に深いトレンチを形成するために使われる
ものである。このようなパッドスタックは、例えば窒化
シリコン層12を含み、シリコンウエハ10上に堆積さ
れており、かつ誘電体層(例えばTEOS)14は、層
12上に堆積されている。層12及び14は、一緒にな
って深いトレンチエッチングステップのためのハードマ
スクを形成する。窒化物層は、後続の研磨ステップのた
めに研磨停止層として使われる。応力を減少し、かつ基
板への窒化物層の固着を促進するために、その間に酸化
物層(図示せず)が設けられている。それからマイクロ
リソグラフ技術によって半導体装置の表面に所定のパタ
ーンで、レジスト層(図示せず)を形成することができ
る。パターンの形成は、典型的には半導体装置の少なく
とも一部をレジスト材料によってコーティングするこ
と、及びそれから適当なパターンにおいて露光すること
を含んでいる。それからレジストは、ポジティブレジス
トが使われたか、又はネガティブレジストが使われたか
に依存して、露光された又は露光されないいずれかの部
分を取り除くために、当該技術分野においてよく知られ
た方法にしたがって現像することができる。一度レジス
トが現像されると、それから後続の処理ステップは、所
望の装置構造を与えるために半導体材料内において、適
当な物理的変化を、例えばその形成方法をここで説明す
るボトル型トレンチを局所的に与えるように行なうこと
ができる。レジスト層を形成しかつパターン化するため
に適当な材料及び方法、及び現像剤の組成は、当該技術
分野の専門家には周知である。このような通常の材料
は、ここにおいて使用することができる。
【0011】一度レジストが現像されると、半導体装置
は、マスクオープンエッチングを行なうために、すなわ
ちTEOS14及び窒化物層12へレジストパターン転
写するために(ハードマスク)、エッチング方法を、例
えば反応イオンエッチング、プラズマエッチング等を受
けることができる。一度ハードマスクが開かれると、半
導体装置は、本発明のボトル型トレンチを形成するため
にエッチングを受けることができる。反応イオンエッチ
ングは、例えば半導体装置にボトル型トレンチを形成す
るために利用される。その他の異方性エッチング技術も
有用である。一実施例において、反応イオンエッチング
は、2つの段階において行なわれ、それぞれの段階は、
異なったパラメータによって行なわれる。変化すること
ができるパラメータは、後に説明するように、例えば高
周波電力、反応室圧力、バックフィル圧力等である。
【0012】図1において明らかなように、反応イオン
エッチングパラメータは、第1の段階がテーパを有する
頂部部分25を有するトレンチを有利に形成し、かつ第
2の段階がボトル型トレンチを形成するためにトレンチ
のそれより下の部分を有利に広げるように、調節されて
いる。テーパを有する側壁プロファイルは、トレンチの
テーパを有する部分に空所及び継目を形成することな
く、ポリシリコンのような材料をトレンチに充填するこ
とを容易にする。
【0013】トレンチを形成するために反応イオンエッ
チングの第1の段階を開始するため、基板は、反応室
(図示せず)内におけるチャック(図示せず)上に配置
される。反応室は、当該技術分野の専門家にとって周知
のどのような通常の反応室でもよい。一度基板がチャッ
クにおける所定の位置にあると、通常チャックの前側と
基板の後側との間にギャップがある。典型的には不活性
ガス、例えばヘリウム、アルゴン等が、所定のバックフ
ィル圧力でギャップ内に導入される。ガスは、半導体装
置のための冷却機構を促進する。第1の段階のエッチン
グの間のバックフィル圧力は、通常ほぼ5トルからほぼ
15トルまでの範囲にあり、有利にほぼ7トルからほぼ
10トルまでの範囲にある。バックフィル圧力を制御す
る技術は、当該技術分野の専門家の知識の範囲内にあ
る。
【0014】反応室内における基板の配置に続いて、プ
ラズマガス組成が、反応室内に導入される。当該技術分
野の専門家には容易に明らかなように、反応室は、例え
ば真空を利用することによって、反応室内にプラズマガ
ス組成を導入する前に、大体においてあらゆる不純物を
含まないようにされる。本発明にとって適当なプラズマ
ガス組成は、当該技術分野の専門家にとって周知のあら
ゆる通常のプラズマガス組成を含んでいる。有利なプラ
ズマガス組成は、HBr、NF3、及びあらかじめ混合
されたHe/O2又は純粋なO2のいずれかを含んでい
る。とくに有用なプラズマガス組成は、HBrについて
ほぼ69容量%からほぼ90容量%までの、NF3につ
いてほぼ7.2容量%からほぼ20.0容量%の、かつ
2についてほぼ0容量%から6容量%の相対濃度を有
する。
【0015】当該技術分野の専門家にとって明らかなよ
うに、天然の酸化物は、マスクエッチングの後にウエハ
を大気にさらした際に生じることがある。したがって存
在することがあるあらゆる天然の酸化物をブレイクスル
ーする初期エッチング条件を利用することが必要なこと
がある。
【0016】典型的にはプラズマガス組成は、高周波
(RF)エネルギーを受けて、イオン及び/又はラジカ
ルを発生する。深いエッチングの第1の段階の間にイオ
ンを発生するために利用されるRFエネルギーの電力
は、通常ほぼ400ワットからほぼ1000ワットまで
の範囲にあり、かつなるべくほぼ600ワットから90
0ワットまでの範囲にある。磁界は、プラズマの密度を
高めるために反応室内に発生される。第1の段階のエッ
チングの間に利用される磁界強度は、ほぼ15ガウスか
らほぼ170ガウスまでの範囲にあり、かつなるべくほ
ぼ100ガウスからほぼ170ガウスまでの範囲にあ
る。図1によれば、イオンは、トレンチを形成するため
に、半導体装置の前側におけるレジスト層16のパター
ン化された範囲に衝撃を与える。トレンチを形成するた
めにレジスト層16のパターン化された範囲に衝撃を与
えると、テーパを有する頂部部分25が、トレンチに形
成される。側壁不活性化フィルムは、半導体装置におけ
るイオンの衝撃の間に、トレンチ20に生じ始める。不
活性化フィルムが形成される速度は、トレンチのテーパ
を有するプロファイルを決定する。第1の段階のエッチ
ングの間に利用される反応室圧力は、通常ほぼ20mト
ルからほぼ175mトルの範囲にあり、かつなるべくほ
ぼ110mトルからほぼ150mトルの範囲にある。第
1の段階のエッチングの間の半導体装置の温度は、ほぼ
20℃からほぼ100℃までの範囲に、かつなるべくほ
ぼ50℃からほぼ90℃までの範囲に維持するようにす
る。上側部分に所望のトレンチプロファイルを形成する
ために半導体装置の温度を測定しかつ監視しかつ別の種
々のパラメータを管理する技術は、当該技術分野の専門
家の知識の範囲内にある。
【0017】一般に反応イオンエッチング法の第1の段
階は、テーパを有する頂部部分25を有するトレンチを
形成する。第1の段階のエッチングは、通常ほぼ60秒
からほぼ180秒までの、かつなるべくほぼ110秒か
らほぼ125秒までの範囲を有する期間にわたって行な
われる。第1の段階のエッチングの間に形成されるトレ
ンチの深さは、通常ほぼ1μmからほぼ2μmまでの、
かつなるべくほぼ1.25μmからほぼ1.75μmま
で範囲を有することができる。深いトレンチエッチング
の第1段階の完了において、ほぼ1.5μmの有利な深
さを有するテーパを有する頂部部分25だけが形成され
ている。もちろん第1の段階の間に形成されるトレンチ
の実際の深さは、設計パラメータに依存している。
【0018】トレンチのテーパを有する頂部部分25の
形成の完了に続いて、反応イオンエッチングプロセスの
条件が変更される。短い過渡的なステップの後に、第2
段階のエッチング条件が選定され、これらの条件は、ト
レンチ20に凹角型のプロファイル又はボトルの型22
を与える(図2参照)。第2段階のエッチングは、半導
体装置の表面の温度の上昇によって、又は反応室内の圧
力の低下によって、又はその両方によって開始される。
【0019】半導体装置の温度を上昇することによっ
て、トレンチ20に側壁不活性化フィルムが形成される
速度は、所定の垂直反応イオンエッチングに加えてある
程度の側方反応イオンエッチングを考慮するために十分
なレベルに減少される。温度は、典型的には第1段階の
温度と比較してほぼ80℃だけ上昇されるので、第2の
段階のエッチングは、ほぼ100℃からほぼ180℃ま
での、かつなるべくほぼ130℃からほぼ150℃まで
のかつさらに有利にはほぼ138℃からほぼ142℃ま
での範囲の温度で行なわれる。
【0020】半導体装置の温度は、どのような方法で上
昇してもよい。とくに有用な実施例において、温度は、
バックフィル圧力を減少することによって、又はRF電
力を増加することによって、又はその両方によって上昇
される。前記のように、チャックの前側と半導体装置の
後側との間のギャップ内に導入されるガスは、半導体装
置の冷却を制御し:ウエハの後側とチャックの前側との
間の熱の伝達は、Heバックフィル圧力を変えることに
よって調節することができ、したがってウエハ表面温度
は、急速に調節することができる。バックフィル圧力が
増加すると、半導体装置の温度は低下し、かつバックフ
ィル圧力が低下すると、半導体装置の温度は上昇する。
一般に第2段階のエッチングのために、バックフィル圧
力は、第1段階のエッチングの間に使用されるバックフ
ィル圧力と比較して、ほぼ50ないし100%だけ、な
るべく磁気的に増強したイオンエッチング(MERI
T)についてほぼ75%だけ、かつダイポールリング磁
気エッチング(DRM)について100%だけ増加する
ことができる。したがって第2段階のエッチングのため
に、バックフィル圧力は、ほぼ1.5トルからほぼ2.
5トルまでの範囲を有し、有利にはMERITの場合に
ほぼ2トルに、かつDRMの場合にほぼ0トルに設定さ
れる。
【0021】RF電力を増加することによって、イオン
エネルギーが増加すると同時に、イオンは、さらに早い
速度で半導体装置の前側におけるレジスト層のパターン
化された範囲に衝撃を与える。両方の要因は、半導体装
置の温度を上昇する。第2段階のエッチングの間に、R
F電力は、第1段階のエッチングの間に使われるRF電
力設定と比較して、ほぼ10ないしほぼ40%だけ、な
るべくMERITの場合についてほぼ37%だけ、かつ
DRMの場合についてほぼ11%だけ増加することがで
きる。したがって第2段階のエッチングの間に、RF電
力は、ほぼ900ワットからほぼ1500ワットまで
の、かつなるべくほぼ1000ワットからほぼ1100
ワットまでの範囲にすることができる。
【0022】MERITの場合にとっくに有用である代
替実施例において、第1段階のエッチングから第2段階
のエッチングに至る室圧力の減少は、イオン角度及びイ
オンエネルギーの分布を変更するために利用される。圧
力の減少とともにイオンは、トレンチ20のテーパを有
する頂部部分25からそらされ、テーパを有する頂部部
分25の下におけるトレンチ20の側壁に衝撃を与え
る。トレンチ20において側壁不活性化フィルムを形成
する速度は、低下するので、この時、イオンは、トレン
チ20の側壁の材料をエッチングして、有利に半導体装
置にボトル型のトレンチを形成することができる。反応
室圧力は、通常ほぼ15mトルからほぼ65mトルまで
の、かつなるべくほぼ30mトルからほぼ50mトルま
での範囲の量だけ低下することができる。
【0023】第1段階のエッチングの完了後に半導体装
置にトレンチ20のボトル型22をエッチングするため
に十分な時間は、ほぼ200秒からほぼ320秒まで
の、かつなるべくほぼ275秒からほぼ290秒までの
範囲であることができる。したがってここに説明した方
法において利用される2つの段階のエッチングのための
全体の時間は、ほぼ260秒からほぼ500秒までの範
囲にある。
【0024】本発明をある程度の特殊性を含めてその有
利な形について説明したが、ここにおいて多くの変更及
び変化が可能であることは明らかである。それ故に本発
明が、その精神及び権利範囲から外れることなく、ここ
にとくに記載したようなものとは別の方法で実施するこ
とができることは明らかである。
【0025】次の例は、本発明の方法の実例である。
【0026】
【実施例】例1 次のものは、1Gのボトル型トレンチを形成するための
プロセスにおいて利用することができる磁気的に増強さ
れた反応イオンエッチング(MERIT)のためのエッ
チング条件の実例である。
【0027】
【表1】
【0028】次のものは、1gのボトル型トレンチを形
成するためのプロセスにおいて利用することができるダ
イポールリング磁気(DRM)エッチングのためのエッ
チング条件の実例である。DRMエッチングは、170
ガウスの一定の磁界強度において実施される。
【0029】
【表2】
【図面の簡単な説明】
【図1】本発明による有利な方法において第1の段階の
エッチングの後に形成されたテーパを有する頂部部分を
有するトレンチを示す概略横断面図である。
【図2】第2の段階のエッチングによって形成されたボ
トル型トレンチを示す概略横断面図である。
【符号の説明】
10 シリコンウエハ、 12 窒化シリコン層、 1
4 誘電体層、 20トレンチ、 20 トレンチ、
22 ボトル型、 25 頂部部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール ピー ムラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ ブラザーズ ロード 89 (72)発明者 ラジヴ エム ラナード アメリカ合衆国 ニューヨーク フィッシ ュキル ナンバー 6 ロウドン ドライ ヴ 5 (72)発明者 ステファン シュミッツ アメリカ合衆国 ニューヨーク プレザン ト バレー スミス ロード ルーラル ルート 2 ボックス 196エーエー

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 テーパを有する頂部部分を有する基板に
    おけるトレンチを形成するために第1の温度で第1のエ
    ッチングを行ない、 底部部分を形成するために第2の温度で第2のエッチン
    グを行ない、第2の温度が、第1の温度よりも高いこと
    を特徴とする、基板にボトル型トレンチを形成する方
    法。
  2. 【請求項2】 第1及び第2のエッチング両方が、プラ
    ズマエッチングを含むことを特徴とする、請求項1記載
    の方法。
  3. 【請求項3】 第1及び第2のエッチング両方が、反応
    イオンエッチングを含むことを特徴とする、請求項1記
    載の方法。
  4. 【請求項4】 第2の温度が、減少したバックフィル圧
    力によって与えられることを特徴とする、請求項3記載
    の方法。
  5. 【請求項5】 バックフィル圧力が、第1のエッチング
    から第2のエッチングへ、ほぼ1桁の大きさだけ減少さ
    れることを特徴とする、請求項4記載の方法。
  6. 【請求項6】 バックフィル圧力が、第1のエッチング
    の間のほぼ10トルから第2のエッチングの間のほぼ1
    トルへ減少されることを特徴とする、請求項4記載の方
    法。
  7. 【請求項7】 第2のエッチングの間に、第2の温度
    が、増大したRF電力によって与えられることを特徴と
    する、請求項3記載の方法。
  8. 【請求項8】 RF電力が、第1のエッチングから第2
    のエッチングへ、ほぼ35%からほぼ45%の量へ増加
    されることを特徴とする、請求項7記載の方法。
  9. 【請求項9】 第2のエッチングの間に、第2の温度
    が、減少するバックフィル圧力と増大するRF電力とに
    よって与えられることを特徴とする、請求項3記載の方
    法。
  10. 【請求項10】 第1のエッチングが、第1の圧力で行
    なわれ、かつ第2のエッチングが、第2の圧力で行なわ
    れ、第2の圧力が、第1の圧力よりも低いことを特徴と
    する、請求項1記載の方法。
  11. 【請求項11】 第2の圧力が、ほぼ30からほぼ50
    mトルまで、第1の圧力よりも低いことを特徴とする、
    請求項10記載の方法。
  12. 【請求項12】 第2の温度が、52ないし88℃ま
    で、第1の温度よりも高いことを特徴とする、請求項1
    記載の方法。
JP10268072A 1997-09-25 1998-09-22 基板にボトル型トレンチを形成する方法 Pending JPH11162949A (ja)

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Application Number Priority Date Filing Date Title
US08/937,526 US5891807A (en) 1997-09-25 1997-09-25 Formation of a bottle shaped trench
US08/937526 1997-09-25

Publications (1)

Publication Number Publication Date
JPH11162949A true JPH11162949A (ja) 1999-06-18

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ID=25470033

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JP10268072A Pending JPH11162949A (ja) 1997-09-25 1998-09-22 基板にボトル型トレンチを形成する方法

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TW (1) TW430923B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521538B2 (en) 2000-02-28 2003-02-18 Denso Corporation Method of forming a trench with a rounded bottom in a semiconductor device
JP2008108923A (ja) * 2006-10-26 2008-05-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2012124218A (ja) * 2010-12-06 2012-06-28 Ulvac Japan Ltd プラズマエッチング方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174339A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6060388A (en) * 1997-10-29 2000-05-09 International Business Machines Corporation Conductors for microelectronic circuits and method of manufacture
US6369432B1 (en) * 1998-02-23 2002-04-09 Micron Technology, Inc. Enhanced capacitor shape
JP3252789B2 (ja) * 1998-04-03 2002-02-04 日本電気株式会社 エッチング方法
US6103585A (en) * 1998-06-09 2000-08-15 Siemens Aktiengesellschaft Method of forming deep trench capacitors
US6235638B1 (en) * 1999-02-16 2001-05-22 Micron Technology, Inc. Simplified etching technique for producing multiple undercut profiles
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
DE19930188A1 (de) 1999-06-30 2001-01-04 Infineon Technologies Ag Verfahren zur Herstellung von Gräben für Speicherkondensatoren von DRAM-Halbleiterspeichern
JP4244456B2 (ja) 1999-08-04 2009-03-25 株式会社デンソー 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ
US6194284B1 (en) * 1999-08-30 2001-02-27 Taiwan Semiconductor Manufacturing Company Method for forming residue free etched silicon layer
US6214686B1 (en) * 1999-09-01 2001-04-10 International Business Machines Corporation Spatially offset deep trenches for high density DRAMS
US6071823A (en) * 1999-09-21 2000-06-06 Promos Technology, Inc Deep trench bottle-shaped etch in centura mark II NG
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
ITMI20010039A1 (it) 2000-01-14 2002-07-11 Denso Corp Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso
US6864532B2 (en) 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
US6833079B1 (en) * 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
DE10016340C1 (de) * 2000-03-31 2001-12-06 Promos Technologies Inc Verfahren zur Herstellung von flaschenförmigen Tiefgräben zur Verwendung in Halbleitervorrichtungen
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
DE10029036C1 (de) * 2000-06-13 2001-08-09 Infineon Technologies Ag Verfahren zur Erhöhung der Trenchkapazität
US6358856B1 (en) * 2000-11-21 2002-03-19 Advanced Micro Devices, Inc. Bright field image reversal for contact hole patterning
US6544838B2 (en) * 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
KR100475271B1 (ko) * 2002-12-06 2005-03-10 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
DE10333995B4 (de) * 2003-07-25 2018-10-25 Robert Bosch Gmbh Verfahren zum Ätzen eines Halbleitermaterials
KR100487657B1 (ko) * 2003-08-13 2005-05-03 삼성전자주식회사 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
GB0401622D0 (en) * 2004-01-26 2004-02-25 Oxford Instr Plasma Technology Plasma etching process
KR100707803B1 (ko) * 2005-10-28 2007-04-17 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
CN100435287C (zh) * 2006-04-03 2008-11-19 中芯国际集成电路制造(上海)有限公司 去除晶片针状缺陷的方法以及电容器的制造方法
US7410862B2 (en) * 2006-04-28 2008-08-12 International Business Machines Corporation Trench capacitor and method for fabricating the same
US7375413B2 (en) 2006-05-26 2008-05-20 International Business Machines Corporation Trench widening without merging
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
US7560360B2 (en) * 2006-08-30 2009-07-14 International Business Machines Corporation Methods for enhancing trench capacitance and trench capacitor
KR20080038503A (ko) * 2006-10-30 2008-05-07 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100818654B1 (ko) * 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
US7846791B2 (en) * 2007-11-08 2010-12-07 International Business Machines Corporation Structure for a trench capacitor
US7863180B2 (en) * 2008-05-06 2011-01-04 International Business Machines Corporation Through substrate via including variable sidewall profile
JP2011204808A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
CN102386122B (zh) * 2011-11-02 2017-06-09 上海华虹宏力半导体制造有限公司 采用硬掩膜形成隔离沟槽的方法
JP6106519B2 (ja) * 2013-05-09 2017-04-05 東京エレクトロン株式会社 基板処理方法、プログラム、制御装置、成膜装置及び基板処理システム
US9666665B2 (en) 2014-04-09 2017-05-30 Infineon Technologies Ag Semiconductor device with semiconductor mesa including a constriction
CN105489482A (zh) * 2014-09-17 2016-04-13 北大方正集团有限公司 Vdmos沟槽刻蚀方法及vdmos

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
US5013400A (en) * 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5403435A (en) * 1992-01-23 1995-04-04 Micron Technology, Inc. Process for selectively etching integrated circuit devices having deep trenches or troughs or elevated features with re-entrant profiles
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521538B2 (en) 2000-02-28 2003-02-18 Denso Corporation Method of forming a trench with a rounded bottom in a semiconductor device
JP2008108923A (ja) * 2006-10-26 2008-05-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2012124218A (ja) * 2010-12-06 2012-06-28 Ulvac Japan Ltd プラズマエッチング方法

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Publication number Publication date
KR19990030049A (ko) 1999-04-26
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EP0908936A2 (en) 1999-04-14

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