JPH11136934A - 同期整流式ｄｃ−ｄｃコンバータ - Google Patents
同期整流式ｄｃ−ｄｃコンバータInfo
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- JPH11136934A JPH11136934A JP9292606A JP29260697A JPH11136934A JP H11136934 A JPH11136934 A JP H11136934A JP 9292606 A JP9292606 A JP 9292606A JP 29260697 A JP29260697 A JP 29260697A JP H11136934 A JPH11136934 A JP H11136934A
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- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
(57)【要約】
【課題】並列運転を行っても破損するおそれのない同期
整流式ＤＣ−ＤＣコンバータを提供すること。 【解決手段】本発明によるＤＣ−ＤＣコンバータ１０に
よれば、ＤＣ−ＤＣコンバータ１０ａにおける電圧ＶT
の発生が停止することによって、ＤＣ−ＤＣコンバータ
１０ｂ,１０ｃから電流が入力されても、ＤＣ−ＤＣコ
ンバータ１０ａのＦＥＴＱs及びＦＥＴＱfがＯＦＦとな
っているので、電流がＦＥＴＱs及びＦＥＴＱfの各ゲー
トに流れ込むことが阻止される。従って、ＦＥＴＱs及
びＦＥＴＱfがＯＮとならないので、大電流がＤＣ−Ｄ
Ｃコンバータ１０ａに流れ込むことを防止することがで
き、ＦＥＴＱs及びＦＥＴＱfが破損することを防止する
ことができる。
整流式ＤＣ−ＤＣコンバータを提供すること。 【解決手段】本発明によるＤＣ−ＤＣコンバータ１０に
よれば、ＤＣ−ＤＣコンバータ１０ａにおける電圧ＶT
の発生が停止することによって、ＤＣ−ＤＣコンバータ
１０ｂ,１０ｃから電流が入力されても、ＤＣ−ＤＣコ
ンバータ１０ａのＦＥＴＱs及びＦＥＴＱfがＯＦＦとな
っているので、電流がＦＥＴＱs及びＦＥＴＱfの各ゲー
トに流れ込むことが阻止される。従って、ＦＥＴＱs及
びＦＥＴＱfがＯＮとならないので、大電流がＤＣ−Ｄ
Ｃコンバータ１０ａに流れ込むことを防止することがで
き、ＦＥＴＱs及びＦＥＴＱfが破損することを防止する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気機器等の負荷
に対して略一定の直流電力を供給する同期整流式ＤＣ−
ＤＣコンバータに関する。
に対して略一定の直流電力を供給する同期整流式ＤＣ−
ＤＣコンバータに関する。
【０００２】
【従来の技術】従来、電子機器等の負荷に対し、ほぼ一
定の直流の電力を供給する直流−直流変換装置(ＤＣ／
ＤＣコンバータ)が知られている。図１１(ａ)は、従来
の同期整流式ＤＣ−ＤＣコンバータ１の回路構成図であ
り、図１１(ｂ)は、図１１(ａ)に示した回路素子の動作
を示すタイムチャートである。
定の直流の電力を供給する直流−直流変換装置(ＤＣ／
ＤＣコンバータ)が知られている。図１１(ａ)は、従来
の同期整流式ＤＣ−ＤＣコンバータ１の回路構成図であ
り、図１１(ｂ)は、図１１(ａ)に示した回路素子の動作
を示すタイムチャートである。
【０００３】図１１(ａ)において、ＤＣ−ＤＣコンバー
タ１は、同一の構成を有するＤＣ−ＤＣコンバータ１
ａ,１ｂ,及び１ｃを並列に接続して構成されている。こ
こに、各ＤＣ−ＤＣコンバータ１ａ,１ｂ,及び１ｃをＤ
Ｃ−ＤＣコンバータ１ａを例として説明する。
タ１は、同一の構成を有するＤＣ−ＤＣコンバータ１
ａ,１ｂ,及び１ｃを並列に接続して構成されている。こ
こに、各ＤＣ−ＤＣコンバータ１ａ,１ｂ,及び１ｃをＤ
Ｃ−ＤＣコンバータ１ａを例として説明する。
【０００４】ＤＣ−ＤＣコンバータ１ａの入力側には、
トランスＴが設けられている。トランスＴの一次側に
は、スイッチングトランジスタＴｒが設けられ、一次側
に発生するエネルギーを断続的に二次側(ＤＣ−ＤＣコ
ンバータ１ａ,１ｂ,１ｃ)に供給する。トランスＴの二
次巻線Ｍの一端には、信号線を介してチョークコイルＬ
の一端が接続されている。このチョークコイルＬの他端
は、ＤＣ−ＤＣコンバータ１ａの出力端子に接続されて
いる。
トランスＴが設けられている。トランスＴの一次側に
は、スイッチングトランジスタＴｒが設けられ、一次側
に発生するエネルギーを断続的に二次側(ＤＣ−ＤＣコ
ンバータ１ａ,１ｂ,１ｃ)に供給する。トランスＴの二
次巻線Ｍの一端には、信号線を介してチョークコイルＬ
の一端が接続されている。このチョークコイルＬの他端
は、ＤＣ−ＤＣコンバータ１ａの出力端子に接続されて
いる。
【０００５】二次巻線ＭとチョークコイルＬとを接続す
る信号線には、抵抗Ｒsの一端が接続されている。抵抗
Ｒsの他端は、整流スイッチとしてのエンハンスメント
形のＭＯＳ−ＦＥＴ(ＭＯＳ形電界効果トランジスタ：
以下、「ＦＥＴ」という)Ｑsのゲートに接続されてい
る。ＦＥＴＱsのソースは、信号線を介してＤＣ−ＤＣ
コンバータ１ａの出力端子に接続されている。ＦＥＴＱ
sのドレインは、信号線を介して二次巻線Ｍの他端に接
続されている。そして、ＦＥＴＱsには、そのソースと
ドレインとを接続しソースからドレインへ向かう方向を
順方向とする寄生ダイオードＤＱsが等価的に内在して
いる。
る信号線には、抵抗Ｒsの一端が接続されている。抵抗
Ｒsの他端は、整流スイッチとしてのエンハンスメント
形のＭＯＳ−ＦＥＴ(ＭＯＳ形電界効果トランジスタ：
以下、「ＦＥＴ」という)Ｑsのゲートに接続されてい
る。ＦＥＴＱsのソースは、信号線を介してＤＣ−ＤＣ
コンバータ１ａの出力端子に接続されている。ＦＥＴＱ
sのドレインは、信号線を介して二次巻線Ｍの他端に接
続されている。そして、ＦＥＴＱsには、そのソースと
ドレインとを接続しソースからドレインへ向かう方向を
順方向とする寄生ダイオードＤＱsが等価的に内在して
いる。
【０００６】ＦＥＴＱsのドレインと二次巻線Ｍの他端
とを接続する信号線には、信号線を介して抵抗Ｒfの一
端が接続されている。抵抗Ｒfの他端は、フライホイー
ルスイッチとしてのＦＥＴＱfのゲートに接続されてい
る。ＦＥＴＱfのソースは、信号線を介してＦＥＴＱsの
ソースに接続されている。ＦＥＴＱfのドレインは、二
次巻線ＭとチョークコイルＬとを接続する信号線に接続
されている。このＦＥＴＱfには、そのソースとドレイ
ンとを接続しソースからドレインへ向かう方向を順方向
とする寄生ダイオードＤＱfが等価的に内在している。
そして、チョークコイルＬの後段には、平滑コンデンサ
Ｃが二次巻線Ｍに対して並列に接続されており、ＤＣ−
ＤＣコンバータ１ａの出力端子は、負荷２に接続されて
いる。
とを接続する信号線には、信号線を介して抵抗Ｒfの一
端が接続されている。抵抗Ｒfの他端は、フライホイー
ルスイッチとしてのＦＥＴＱfのゲートに接続されてい
る。ＦＥＴＱfのソースは、信号線を介してＦＥＴＱsの
ソースに接続されている。ＦＥＴＱfのドレインは、二
次巻線ＭとチョークコイルＬとを接続する信号線に接続
されている。このＦＥＴＱfには、そのソースとドレイ
ンとを接続しソースからドレインへ向かう方向を順方向
とする寄生ダイオードＤＱfが等価的に内在している。
そして、チョークコイルＬの後段には、平滑コンデンサ
Ｃが二次巻線Ｍに対して並列に接続されており、ＤＣ−
ＤＣコンバータ１ａの出力端子は、負荷２に接続されて
いる。
【０００７】上述したＤＣ−ＤＣコンバータ１ａの動作
を、図１１(ｂ)を用いて以下に説明する。トランスＴの
二次巻線Ｍには、図１１(ｂ)に示すように、トランスＴ
の一次巻線への電圧の印加に応じて、電圧ＶTとして正
の電圧と負の電圧とが一定の大きさ及び周期で間欠的に
発生する。
を、図１１(ｂ)を用いて以下に説明する。トランスＴの
二次巻線Ｍには、図１１(ｂ)に示すように、トランスＴ
の一次巻線への電圧の印加に応じて、電圧ＶTとして正
の電圧と負の電圧とが一定の大きさ及び周期で間欠的に
発生する。
【０００８】ここに、スイッチングトランジスタＴｒが
ＯＮとなって二次巻線Ｍに正の電圧ＶTが生じると、Ｆ
ＥＴＱsのゲート電圧が上昇してＦＥＴＱsがＯＮとな
る。このとき、チョークコイルＬにはエネルギーが蓄積
されるとともに、平滑コンデンサＣが充電されて平滑化
された一定の出力電流が負荷２に供給される。
ＯＮとなって二次巻線Ｍに正の電圧ＶTが生じると、Ｆ
ＥＴＱsのゲート電圧が上昇してＦＥＴＱsがＯＮとな
る。このとき、チョークコイルＬにはエネルギーが蓄積
されるとともに、平滑コンデンサＣが充電されて平滑化
された一定の出力電流が負荷２に供給される。
【０００９】この後、スイッチングトランジスタＴｒが
ＯＦＦとなって電圧ＶTが負となると、ＦＥＴＱsのゲー
ト電圧が低下してＦＥＴＱsがＯＦＦとなるとともに、
ＦＥＴＱfのゲート電圧が上昇してＦＥＴＱfがＯＮとな
る。また、電圧ＶTが負となることによってチョークコ
イルＬに蓄積されたエネルギーが解放され、チョークコ
イルＬ，負荷２，及びＦＥＴＱfからなる閉路を電流が
流れる。
ＯＦＦとなって電圧ＶTが負となると、ＦＥＴＱsのゲー
ト電圧が低下してＦＥＴＱsがＯＦＦとなるとともに、
ＦＥＴＱfのゲート電圧が上昇してＦＥＴＱfがＯＮとな
る。また、電圧ＶTが負となることによってチョークコ
イルＬに蓄積されたエネルギーが解放され、チョークコ
イルＬ，負荷２，及びＦＥＴＱfからなる閉路を電流が
流れる。
【００１０】その後、トランスＴが磁気リセットされ、
負の電圧ＶTの発生が停止する(電圧ＶTが０となる)と、
ＦＥＴＱfのゲート電圧が低下してＦＥＴＱfがＯＦＦと
なるとともに、寄生ダイオードＤＱfの抵抗値がＦＥＴ
Ｑfのソース−ドレイン間の抵抗値よりも小さくなる。
これによって、チョークコイルＬ，負荷２，及び寄生ダ
イオードＤＱfからなる閉路を電流が流れる。
負の電圧ＶTの発生が停止する(電圧ＶTが０となる)と、
ＦＥＴＱfのゲート電圧が低下してＦＥＴＱfがＯＦＦと
なるとともに、寄生ダイオードＤＱfの抵抗値がＦＥＴ
Ｑfのソース−ドレイン間の抵抗値よりも小さくなる。
これによって、チョークコイルＬ，負荷２，及び寄生ダ
イオードＤＱfからなる閉路を電流が流れる。
【００１１】この後、トランスＴが動作して再び正の電
圧ＶTが二次巻線Ｍに生じると、ＦＥＴＱsがＯＮとな
り、ＦＥＴＱsのソース−ドレイン間の抵抗値が寄生ダ
イオードＤＱfの抵抗値よりも小さくなる。これによっ
て、寄生ダイオードＤＱfがＯＦＦとなる。そして、上
述した動作が繰り返し行われる。このように、ＤＣ−Ｄ
Ｃコンバータ１ａは、電圧ＶTの正から負への変化に同
期してＦＥＴＱs及びＦＥＴＱfをＯＮ／ＯＦＦさせるこ
とによって、一定の出力電流を負荷２に供給する。
圧ＶTが二次巻線Ｍに生じると、ＦＥＴＱsがＯＮとな
り、ＦＥＴＱsのソース−ドレイン間の抵抗値が寄生ダ
イオードＤＱfの抵抗値よりも小さくなる。これによっ
て、寄生ダイオードＤＱfがＯＦＦとなる。そして、上
述した動作が繰り返し行われる。このように、ＤＣ−Ｄ
Ｃコンバータ１ａは、電圧ＶTの正から負への変化に同
期してＦＥＴＱs及びＦＥＴＱfをＯＮ／ＯＦＦさせるこ
とによって、一定の出力電流を負荷２に供給する。
【００１２】
【発明が解決しようとする課題】上述したＤＣ−ＤＣコ
ンバータ１は、ＤＣ−ＤＣコンバータ１ａ,１ｂ,及び１
ｃが並列に運転されることによって、負荷２に出力電流
を供給する。これによって、ＤＣ−ＤＣコンバータ１
ａ,１ｂ,１ｃの何れかが故障により停止した場合でも、
適正な範囲の電流を負荷２に供給できるようになってい
る。しかしながら、ＤＣ−ＤＣコンバータ１ａ,１ｂ,及
び１ｃの何れかに故障が発生した場合(例えば、電圧ＶT
発振が停止した場合)には、以下の問題が生じるおそれ
があった。
ンバータ１は、ＤＣ−ＤＣコンバータ１ａ,１ｂ,及び１
ｃが並列に運転されることによって、負荷２に出力電流
を供給する。これによって、ＤＣ−ＤＣコンバータ１
ａ,１ｂ,１ｃの何れかが故障により停止した場合でも、
適正な範囲の電流を負荷２に供給できるようになってい
る。しかしながら、ＤＣ−ＤＣコンバータ１ａ,１ｂ,及
び１ｃの何れかに故障が発生した場合(例えば、電圧ＶT
発振が停止した場合)には、以下の問題が生じるおそれ
があった。
【００１３】即ち、例えば故障によってＤＣ−ＤＣコン
バータ１ａの発振が停止した場合には、正常に動作して
いるＤＣ−ＤＣコンバータ１ｂ及び１ｃからＤＣ−ＤＣ
コンバータ１の出力端子へ向けて供給された電流は、Ｄ
Ｃ−ＤＣコンバータ１ａのチョークコイルＬ及び抵抗Ｒ
sを通じてＦＥＴＱsのゲート電圧を上昇させるととも
に、二次巻線Ｍ及び抵抗Ｒfを通じてＦＥＴＱfのゲート
電圧を上昇させる。このため、ＦＥＴＱs及びＦＥＴＱf
がＯＮとなり、ＤＣ−ＤＣコンバータ１ａへＤＣ−ＤＣ
コンバータ１ｂ及び１ｃからの大量の電流が流れ込む。
これによって、負荷２に供給される電流が足りなくなる
とともに、大量の電流によってＦＥＴＱs及びＦＥＴＱf
が破損してしまうおそれがあった。
バータ１ａの発振が停止した場合には、正常に動作して
いるＤＣ−ＤＣコンバータ１ｂ及び１ｃからＤＣ−ＤＣ
コンバータ１の出力端子へ向けて供給された電流は、Ｄ
Ｃ−ＤＣコンバータ１ａのチョークコイルＬ及び抵抗Ｒ
sを通じてＦＥＴＱsのゲート電圧を上昇させるととも
に、二次巻線Ｍ及び抵抗Ｒfを通じてＦＥＴＱfのゲート
電圧を上昇させる。このため、ＦＥＴＱs及びＦＥＴＱf
がＯＮとなり、ＤＣ−ＤＣコンバータ１ａへＤＣ−ＤＣ
コンバータ１ｂ及び１ｃからの大量の電流が流れ込む。
これによって、負荷２に供給される電流が足りなくなる
とともに、大量の電流によってＦＥＴＱs及びＦＥＴＱf
が破損してしまうおそれがあった。
【００１４】本発明は上記問題に鑑みなされたものであ
り、並列運転を行った際における破損の可能性を低減で
きる同期整流式ＤＣ−ＤＣコンバータを提供することを
課題とする。
り、並列運転を行った際における破損の可能性を低減で
きる同期整流式ＤＣ−ＤＣコンバータを提供することを
課題とする。
【００１５】
【課題を解決するための手段】本発明は、上述した課題
を解決するために以下の構成を採用する。すなわち、請
求項１の発明は、負荷に対して複数台が並列に接続され
る同期整流式ＤＣ−ＤＣコンバータにおいて、トランス
の二次側に補助巻線を設け、整流スイッチ及びフライホ
イールスイッチをこの補助巻線によって駆動する。
を解決するために以下の構成を採用する。すなわち、請
求項１の発明は、負荷に対して複数台が並列に接続され
る同期整流式ＤＣ−ＤＣコンバータにおいて、トランス
の二次側に補助巻線を設け、整流スイッチ及びフライホ
イールスイッチをこの補助巻線によって駆動する。
【００１６】請求項１の発明によれば、複数のＤＣ−Ｄ
Ｃコンバータの並列運転中に、あるＤＣ−ＤＣコンバー
タの出力が停止し、このＤＣ−ＤＣコンバータに他のＤ
Ｃ−ＤＣコンバータの出力が入力されたとしても、整流
スイッチ及びフライホイールスイッチには回り込みによ
る電圧が印加されないため、整流スイッチ及びフライホ
イールスイッチはオンせず、あるＤＣ−ＤＣコンバータ
に大電流が流入するのを防止することが出来る。
Ｃコンバータの並列運転中に、あるＤＣ−ＤＣコンバー
タの出力が停止し、このＤＣ−ＤＣコンバータに他のＤ
Ｃ−ＤＣコンバータの出力が入力されたとしても、整流
スイッチ及びフライホイールスイッチには回り込みによ
る電圧が印加されないため、整流スイッチ及びフライホ
イールスイッチはオンせず、あるＤＣ−ＤＣコンバータ
に大電流が流入するのを防止することが出来る。
【００１７】請求項２の発明は、請求項１のＤＣ−ＤＣ
コンバータが、トランスが磁気リセットされた期間にお
いて、フライホイールスイッチのオン状態を維持させる
駆動維持回路を持つことに特定したものである。
コンバータが、トランスが磁気リセットされた期間にお
いて、フライホイールスイッチのオン状態を維持させる
駆動維持回路を持つことに特定したものである。
【００１８】請求項２の発明によると、トランスの磁気
リセットにより、フライホイールスイッチの制御端子へ
の電力供給が絶たれても、フライホイールスイッチはオ
ン状態を維持するため、チョークコイルＬに蓄積された
エネルギーの開放において、フライホイールスイッチを
経由する開放経路が保たれる。
リセットにより、フライホイールスイッチの制御端子へ
の電力供給が絶たれても、フライホイールスイッチはオ
ン状態を維持するため、チョークコイルＬに蓄積された
エネルギーの開放において、フライホイールスイッチを
経由する開放経路が保たれる。
【００１９】請求項３の発明は、請求項２の駆動維持回
路が、トランスに発生するエネルギーを蓄積し、そのエ
ネルギーをフライホイールスイッチの制御端子に与える
蓄積手段を持つことに特定したものである。
路が、トランスに発生するエネルギーを蓄積し、そのエ
ネルギーをフライホイールスイッチの制御端子に与える
蓄積手段を持つことに特定したものである。
【００２０】請求項２の発明によると、トランスの磁気
リセットにより、フライホイールスイッチの制御端子へ
の電力供給が絶たれても、蓄積手段からエネルギー供給
を受けるため、フライホイールスイッチはオン状態を維
持できる。
リセットにより、フライホイールスイッチの制御端子へ
の電力供給が絶たれても、蓄積手段からエネルギー供給
を受けるため、フライホイールスイッチはオン状態を維
持できる。
【００２１】請求項４の発明は、請求項２または請求項
３のＤＣ−ＤＣコンバータが、トランスに整流スイッチ
をオンする電流が誘起されると、フライホイールスイッ
チの制御端子に負の電圧を与えることに特定したもので
ある。
３のＤＣ−ＤＣコンバータが、トランスに整流スイッチ
をオンする電流が誘起されると、フライホイールスイッ
チの制御端子に負の電圧を与えることに特定したもので
ある。
【００２２】請求項４の発明によると、メインスイッチ
がオンし、整流スイッチのオン期間に移行すると、フラ
イホイールスイッチに負の電圧が与えられるため、フラ
イホイールスイッチの駆動は急速に停止される。
がオンし、整流スイッチのオン期間に移行すると、フラ
イホイールスイッチに負の電圧が与えられるため、フラ
イホイールスイッチの駆動は急速に停止される。
【００２３】請求項５の発明は、請求項４のＤＣ−ＤＣ
コンバータが、制御端子にフライホイールスイッチの制
御端子と逆の極性の電圧が与えられ、補助巻線からフラ
イホイールスイッチの制御端子への電力供給を断続する
放電スイッチを持つことに特定したものである。
コンバータが、制御端子にフライホイールスイッチの制
御端子と逆の極性の電圧が与えられ、補助巻線からフラ
イホイールスイッチの制御端子への電力供給を断続する
放電スイッチを持つことに特定したものである。
【００２４】請求項５の発明によると、放電スイッチと
フライホイールスイッチとは交互にオンするため、フラ
イホイールスイッチがオフ期間に入ると放電スイッチが
オンし、補助巻線の負の出力がフライホイールスイッチ
の制御端子に与えられ、フライホイールスイッチの駆動
が急速に停止される。
フライホイールスイッチとは交互にオンするため、フラ
イホイールスイッチがオフ期間に入ると放電スイッチが
オンし、補助巻線の負の出力がフライホイールスイッチ
の制御端子に与えられ、フライホイールスイッチの駆動
が急速に停止される。
【００２５】請求項６の発明は、請求項２のＤＣ−ＤＣ
コンバータが、トランスに所定時間出力が現れないとき
に、フライホイールスイッチをオフさせる駆動停止回路
を持つことに特定したものである。
コンバータが、トランスに所定時間出力が現れないとき
に、フライホイールスイッチをオフさせる駆動停止回路
を持つことに特定したものである。
【００２６】請求項６の発明によると、ＤＣ−ＤＣコン
バータの発振停止状態が続いてトランスに出力が発生し
なくなり、駆動維持回路によりフライホイールスイッチ
がオン状態を維持しても、それを停止することができ
る。よって、チョークコイルＬに蓄積されたエネルギー
の開放は遮断され、電流量の増大が防止できる。
バータの発振停止状態が続いてトランスに出力が発生し
なくなり、駆動維持回路によりフライホイールスイッチ
がオン状態を維持しても、それを停止することができ
る。よって、チョークコイルＬに蓄積されたエネルギー
の開放は遮断され、電流量の増大が防止できる。
【００２７】請求項７の発明は、請求項６のＤＣ−ＤＣ
コンバータが、トランスの出力停止時間に応じた電圧を
検出して閾値と比較し、比較結果を示す信号を前記フラ
イホイールスイッチへ出力する比較回路を有することに
特定したものである。
コンバータが、トランスの出力停止時間に応じた電圧を
検出して閾値と比較し、比較結果を示す信号を前記フラ
イホイールスイッチへ出力する比較回路を有することに
特定したものである。
【００２８】請求項７の発明によると、ＤＣ−ＤＣコン
バータの発振停止状態が続いてトランスの出力停止時間
に応じた電圧が低下し、これが閾値を下回るとフライホ
イールスイッチへ比較結果信号を出力する。すると、フ
ライホイールスイッチはオフし、チョークコイルＬに蓄
積されたエネルギーの開放が遮断される。
バータの発振停止状態が続いてトランスの出力停止時間
に応じた電圧が低下し、これが閾値を下回るとフライホ
イールスイッチへ比較結果信号を出力する。すると、フ
ライホイールスイッチはオフし、チョークコイルＬに蓄
積されたエネルギーの開放が遮断される。
【００２９】請求項８の発明は、請求項６のＤＣ−ＤＣ
コンバータが、オフ状態にあるフライホイールスイッチ
のチャネル間電圧を所定値以下に抑えるクランプ回路を
持つことに特定したものである。
コンバータが、オフ状態にあるフライホイールスイッチ
のチャネル間電圧を所定値以下に抑えるクランプ回路を
持つことに特定したものである。
【００３０】請求項８の発明によると、フライホイール
スイッチがオフし、チョークコイルＬに蓄積されたエネ
ルギーが開放経路を遮断され、フライホイールスイッチ
のチャネルに大きな電圧がかかろうとしても、クランプ
回路により所定値以下に抑えられるため、フライホイー
ルスイッチが保護される。
スイッチがオフし、チョークコイルＬに蓄積されたエネ
ルギーが開放経路を遮断され、フライホイールスイッチ
のチャネルに大きな電圧がかかろうとしても、クランプ
回路により所定値以下に抑えられるため、フライホイー
ルスイッチが保護される。
【００３１】請求項９の発明は、請求項８のクランプ回
路が、フライホイールスイッチと並列に接続されるツェ
ナーダイオードを備えることに特定したものである。請
求項９の発明によると、フライホイールスイッチのチャ
ネル間電圧がツェナー電圧に達すると、チョークコイル
Ｌに蓄積されたエネルギーはツェナーダイオードを介し
て開放されるため、フライホイールスイッチのチャネル
間電圧はツェナー電圧以下に抑えられる。
路が、フライホイールスイッチと並列に接続されるツェ
ナーダイオードを備えることに特定したものである。請
求項９の発明によると、フライホイールスイッチのチャ
ネル間電圧がツェナー電圧に達すると、チョークコイル
Ｌに蓄積されたエネルギーはツェナーダイオードを介し
て開放されるため、フライホイールスイッチのチャネル
間電圧はツェナー電圧以下に抑えられる。
【００３２】請求項１０の発明は、請求項８のクランプ
回路が、フライホイールスイッチのチャネル間電圧を定
電圧源の電圧値以下に抑えることに特定したものであ
る。請求項１０の発明によると、フライホイールスイッ
チのチャネル間電圧が定電圧源の電圧値を超えると、エ
ネルギーが定電圧源の方へ開放されるため、フライホイ
ールスイッチのチャネル間電圧は定電圧源の電圧値以下
に抑えられる。
回路が、フライホイールスイッチのチャネル間電圧を定
電圧源の電圧値以下に抑えることに特定したものであ
る。請求項１０の発明によると、フライホイールスイッ
チのチャネル間電圧が定電圧源の電圧値を超えると、エ
ネルギーが定電圧源の方へ開放されるため、フライホイ
ールスイッチのチャネル間電圧は定電圧源の電圧値以下
に抑えられる。
【００３３】請求項１１の発明は、請求項９のＤＣ−Ｄ
Ｃコンバータが、フライホイールスイッチと直列に接続
される可飽和リアクトルを持つことに特定したものであ
る。請求項１１の発明によると、フライホイールスイッ
チがオンしてから直ちに整流スイッチがオフせず、両ス
イッチがオン状態となる期間が発生しても、フライホイ
ールスイッチのチャネルに流れる電流が阻止されるた
め、スイッチに定格以上の電流が流れることを防止す
る。
Ｃコンバータが、フライホイールスイッチと直列に接続
される可飽和リアクトルを持つことに特定したものであ
る。請求項１１の発明によると、フライホイールスイッ
チがオンしてから直ちに整流スイッチがオフせず、両ス
イッチがオン状態となる期間が発生しても、フライホイ
ールスイッチのチャネルに流れる電流が阻止されるた
め、スイッチに定格以上の電流が流れることを防止す
る。
【００３４】請求項１２の発明は、請求項１１のクラン
プ回路が、ツェナーダイオードと直列に配置され、カソ
ードがツェナーダイオードのカソードに接続されたダイ
オードを持つことに特定したものである。
プ回路が、ツェナーダイオードと直列に配置され、カソ
ードがツェナーダイオードのカソードに接続されたダイ
オードを持つことに特定したものである。
【００３５】請求項１２の発明によると、フライホイー
ルスイッチがオンしてからチャネルに電流が流れるまで
の間、ツェナーダイオードの順方向に流れようとする電
流がダイオードによって阻止されるため、ツェナーダイ
オードに発生する電力損失を抑えられる。
ルスイッチがオンしてからチャネルに電流が流れるまで
の間、ツェナーダイオードの順方向に流れようとする電
流がダイオードによって阻止されるため、ツェナーダイ
オードに発生する電力損失を抑えられる。
【００３６】請求項１３の発明は、請求項２のＤＣ−Ｄ
Ｃコンバータが、フライホイールスイッチの制御端子に
かかる電圧をこのスイッチの定格の上限または下限の少
なくとも一方に収める駆動電圧調整回路を設けることに
特定したものである。
Ｃコンバータが、フライホイールスイッチの制御端子に
かかる電圧をこのスイッチの定格の上限または下限の少
なくとも一方に収める駆動電圧調整回路を設けることに
特定したものである。
【００３７】請求項１３の発明によると、フライホイー
ルスイッチの制御端子の電圧が定格値内に抑えられ、制
御端子電圧の振動が吸収される。請求項１４の発明は、
請求項１２の駆動電圧調整回路が、フライホイールスイ
ッチの制御端子にかかる電圧値を定電圧源の電圧値以下
に抑えることに特定したものである。
ルスイッチの制御端子の電圧が定格値内に抑えられ、制
御端子電圧の振動が吸収される。請求項１４の発明は、
請求項１２の駆動電圧調整回路が、フライホイールスイ
ッチの制御端子にかかる電圧値を定電圧源の電圧値以下
に抑えることに特定したものである。
【００３８】請求項１４の発明によると、フライホイー
ルスイッチの制御端子の電圧が信号し、定電圧源の電圧
値を超えると、フライホイールスイッチの制御端子から
定電圧源への電流路が形成され、制御端子の電圧値が定
電圧源の電圧値以下に抑えられる。
ルスイッチの制御端子の電圧が信号し、定電圧源の電圧
値を超えると、フライホイールスイッチの制御端子から
定電圧源への電流路が形成され、制御端子の電圧値が定
電圧源の電圧値以下に抑えられる。
【００３９】請求項１５の発明は、請求項１３の駆動電
圧調整回路が、トランスに発生する出力を保持してフラ
イホイールスイッチの制御端子に与えることに特定した
ものである。
圧調整回路が、トランスに発生する出力を保持してフラ
イホイールスイッチの制御端子に与えることに特定した
ものである。
【００４０】請求項１５の発明によると、駆動電圧調整
回路は保持したトランスの出力電力に応じた電圧をフラ
イホイールスイッチの制御端子に出力する。正極側の出
力を与えると、制御端子の電圧値は駆動電圧調整回路の
出力電圧以下に抑えられ、負極側の出力を与えると、制
御端子の電圧値は駆動電圧調整回路の出力電圧以上を維
持する。
回路は保持したトランスの出力電力に応じた電圧をフラ
イホイールスイッチの制御端子に出力する。正極側の出
力を与えると、制御端子の電圧値は駆動電圧調整回路の
出力電圧以下に抑えられ、負極側の出力を与えると、制
御端子の電圧値は駆動電圧調整回路の出力電圧以上を維
持する。
【００４１】請求項１６の発明は、請求項２のＤＣ−Ｄ
Ｃコンバータが、負荷に対する出力値が閾値を下回ると
フライホイールスイッチをオフすることに特定したもの
である。
Ｃコンバータが、負荷に対する出力値が閾値を下回ると
フライホイールスイッチをオフすることに特定したもの
である。
【００４２】請求項１６の発明によると、並列運転中の
複数の同期整流式ＤＣ−ＤＣコンバータの何れかの出力
が低下し、他のＤＣ−ＤＣコンバータの出力電流が回り
込んできても、フライホイールスイッチがオフするた
め、回り込み電流はトランス側には流れない。よって、
トランスの一次側への電流の回生が生じず、トランスの
一次側に存在する回路が保護される。
複数の同期整流式ＤＣ−ＤＣコンバータの何れかの出力
が低下し、他のＤＣ−ＤＣコンバータの出力電流が回り
込んできても、フライホイールスイッチがオフするた
め、回り込み電流はトランス側には流れない。よって、
トランスの一次側への電流の回生が生じず、トランスの
一次側に存在する回路が保護される。
【００４３】請求項１７の発明は、請求項２のＤＣ−Ｄ
Ｃコンバータが、トランスの出力が閾値を下回るとフラ
イホイールスイッチをオフすることに特定したものであ
る。請求項１７の発明によると、並列運転中の複数の同
期整流式ＤＣ−ＤＣコンバータの何れかにおいて、トラ
ンスの出力低下に伴う負荷への出力低下が発生し、他の
ＤＣ−ＤＣコンバータの出力電流が回り込んできても、
フライホイールスイッチがオフするため、回り込み電流
はトランス側には流れない。よって、トランスの一次側
への電流の回生が生じず、トランスの一次側に存在する
回路が保護される。
Ｃコンバータが、トランスの出力が閾値を下回るとフラ
イホイールスイッチをオフすることに特定したものであ
る。請求項１７の発明によると、並列運転中の複数の同
期整流式ＤＣ−ＤＣコンバータの何れかにおいて、トラ
ンスの出力低下に伴う負荷への出力低下が発生し、他の
ＤＣ−ＤＣコンバータの出力電流が回り込んできても、
フライホイールスイッチがオフするため、回り込み電流
はトランス側には流れない。よって、トランスの一次側
への電流の回生が生じず、トランスの一次側に存在する
回路が保護される。
【００４４】
【発明の実施の形態】本発明による実施の形態を図面を
用いて説明する。 〔実施形態１〕図１は、実施形態１による同期整流式Ｄ
Ｃ−ＤＣコンバータ(以下、単に「ＤＣ−ＤＣコンバー
タ」という)１０を示す回路構成図である。図１０にお
いて、ＤＣ−ＤＣコンバータ１０は、同一の構成を有す
るＤＣ−ＤＣコンバータ１０ａ,１０ｂ,及び１０ｃを並
列に接続して構成されている。このため、各ＤＣ−ＤＣ
コンバータ１０ａ,１０ｂ,及び１０ｃを、ＤＣ−ＤＣコ
ンバータ１０ａを例として説明する。 〈ＤＣ−ＤＣコンバータ１０の回路構成〉ＤＣ−ＤＣコ
ンバータ１０ａの入力側には、トランスＴが設けられて
いる。トランスＴの一次側には、スイッチングトランジ
スタＴｒが設けられている。スイッチングトランジスタ
Ｔｒは、ＯＮ／ＯＦＦ動作を繰り返すことによって、ト
ランスＴの一次側にて発生した電力をＤＣ−ＤＣコンバ
ータ１０へ断続的に供給する。
用いて説明する。 〔実施形態１〕図１は、実施形態１による同期整流式Ｄ
Ｃ−ＤＣコンバータ(以下、単に「ＤＣ−ＤＣコンバー
タ」という)１０を示す回路構成図である。図１０にお
いて、ＤＣ−ＤＣコンバータ１０は、同一の構成を有す
るＤＣ−ＤＣコンバータ１０ａ,１０ｂ,及び１０ｃを並
列に接続して構成されている。このため、各ＤＣ−ＤＣ
コンバータ１０ａ,１０ｂ,及び１０ｃを、ＤＣ−ＤＣコ
ンバータ１０ａを例として説明する。 〈ＤＣ−ＤＣコンバータ１０の回路構成〉ＤＣ−ＤＣコ
ンバータ１０ａの入力側には、トランスＴが設けられて
いる。トランスＴの一次側には、スイッチングトランジ
スタＴｒが設けられている。スイッチングトランジスタ
Ｔｒは、ＯＮ／ＯＦＦ動作を繰り返すことによって、ト
ランスＴの一次側にて発生した電力をＤＣ−ＤＣコンバ
ータ１０へ断続的に供給する。
【００４５】トランスＴの二次巻線Ｍの一端には、信号
線を介してｎチャネルのエンハンスメント形のＭＯＳ−
ＦＥＴ(電界効果トランジスタ：以下、「ＦＥＴ」とい
う。)Ｑsのソースが接続されている。ＦＥＴＱsのドレ
インには、信号線を介してチョークコイルＬの一端が接
続されている。このチョークコイルＬの他端は、ＤＣ−
ＤＣコンバータ１０ａの出力端子(ＤＣ−ＤＣコンバー
タ１０の出力端子)に接続されている。
線を介してｎチャネルのエンハンスメント形のＭＯＳ−
ＦＥＴ(電界効果トランジスタ：以下、「ＦＥＴ」とい
う。)Ｑsのソースが接続されている。ＦＥＴＱsのドレ
インには、信号線を介してチョークコイルＬの一端が接
続されている。このチョークコイルＬの他端は、ＤＣ−
ＤＣコンバータ１０ａの出力端子(ＤＣ−ＤＣコンバー
タ１０の出力端子)に接続されている。
【００４６】また、二次巻線Ｍの一端には、補助巻線Ｈ
１の一端が接続されている。補助巻線Ｈ１の他端(以
下、「第１出力端」という)は、抵抗Ｒsの一端に接続さ
れている。抵抗Ｒsの他端は、上述したＦＥＴＱsのゲー
トに接続されている。このＦＥＴＱsには、そのソース
とドレインとを接続しソースからドレインへ向かう方向
を順方向とする寄生ダイオードＤＱsが等価的に内在し
ている。
１の一端が接続されている。補助巻線Ｈ１の他端(以
下、「第１出力端」という)は、抵抗Ｒsの一端に接続さ
れている。抵抗Ｒsの他端は、上述したＦＥＴＱsのゲー
トに接続されている。このＦＥＴＱsには、そのソース
とドレインとを接続しソースからドレインへ向かう方向
を順方向とする寄生ダイオードＤＱsが等価的に内在し
ている。
【００４７】ＦＥＴＱsのドレインとチョークコイルＬ
とを接続する信号線には、ＦＥＴＱfのドレインが接続
されている。ＦＥＴＱfのソースは、信号線を介して二
次巻線Ｍの他端に接続されている。また、二次巻線Ｍの
他端には、補助巻線Ｈ２の一端が接続されている。補助
巻線Ｈ２の他端(以下、「第２出力端」という)は、抵抗
Ｒfの一端に接続されている。抵抗Ｒfの他端は、上述し
たＦＥＴＱfのゲートに接続されている。このＦＥＴＱf
には、そのソースとドレインとを接続しソースからドレ
インへ向かう方向を順方向とする寄生ダイオードＤＱf
が等価的に内在している。
とを接続する信号線には、ＦＥＴＱfのドレインが接続
されている。ＦＥＴＱfのソースは、信号線を介して二
次巻線Ｍの他端に接続されている。また、二次巻線Ｍの
他端には、補助巻線Ｈ２の一端が接続されている。補助
巻線Ｈ２の他端(以下、「第２出力端」という)は、抵抗
Ｒfの一端に接続されている。抵抗Ｒfの他端は、上述し
たＦＥＴＱfのゲートに接続されている。このＦＥＴＱf
には、そのソースとドレインとを接続しソースからドレ
インへ向かう方向を順方向とする寄生ダイオードＤＱf
が等価的に内在している。
【００４８】さらに、チョークコイルＬの後段には、平
滑コンデンサＣが二次巻線Ｍに対して並列に接続されて
いる。そして、ＤＣ−ＤＣコンバータ１０ａの出力端子
は、負荷２(例えば、コンピュータのＣＰＵ等)に接続さ
れている。また、ＤＣ−ＤＣコンバータ１０ｂ及び１０
ｃの出力端子は、ＤＣ−ＤＣコンバータ１０ａの出力端
子にそれぞれ接続されている。 〈ＤＣ−ＤＣコンバータ１０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ１０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ１０ａ,１０ｂ,及び１０ｃは同じ動作
を行うので、ＤＣ−ＤＣコンバータ１０ａの動作を例と
して説明する。なお、ＤＣ−ＤＣコンバータ１０ａの動
作は、上述したＤＣ−ＤＣコンバータ１ａと同じ動作を
行うので、図１１(ｂ)を用いて説明する。
滑コンデンサＣが二次巻線Ｍに対して並列に接続されて
いる。そして、ＤＣ−ＤＣコンバータ１０ａの出力端子
は、負荷２(例えば、コンピュータのＣＰＵ等)に接続さ
れている。また、ＤＣ−ＤＣコンバータ１０ｂ及び１０
ｃの出力端子は、ＤＣ−ＤＣコンバータ１０ａの出力端
子にそれぞれ接続されている。 〈ＤＣ−ＤＣコンバータ１０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ１０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ１０ａ,１０ｂ,及び１０ｃは同じ動作
を行うので、ＤＣ−ＤＣコンバータ１０ａの動作を例と
して説明する。なお、ＤＣ−ＤＣコンバータ１０ａの動
作は、上述したＤＣ−ＤＣコンバータ１ａと同じ動作を
行うので、図１１(ｂ)を用いて説明する。
【００４９】トランスＴの二次巻線Ｍには、トランスＴ
の一次巻線への電圧印加に応じて、電圧ＶTとして正の
電圧(Ｔｒ：ＯＮ時)と負の電圧(Ｔｒ：ＯＦＦ時)とがそ
れぞれ一定の大きさ及び周期で交互に発生する(図１１
(ｂ)参照)。但し、二次巻線Ｍの一端の電位が他端の電
位よりも高くなった場合を正とし、二次巻線Ｍの一端の
電位が他端の電位よりも低くなった場合を負とする。
の一次巻線への電圧印加に応じて、電圧ＶTとして正の
電圧(Ｔｒ：ＯＮ時)と負の電圧(Ｔｒ：ＯＦＦ時)とがそ
れぞれ一定の大きさ及び周期で交互に発生する(図１１
(ｂ)参照)。但し、二次巻線Ｍの一端の電位が他端の電
位よりも高くなった場合を正とし、二次巻線Ｍの一端の
電位が他端の電位よりも低くなった場合を負とする。
【００５０】ここに、トランスＴの一次巻線に電圧が印
加され、二次巻線Ｍに正の電圧ＶTが生じたとする。す
ると、補助巻線Ｈ１の第１出力端に正の電圧が生じる。
この電圧は抵抗Ｒsを介してＦＥＴＱsのゲートに印加さ
れる。すると、ＦＥＴＱsのゲート・ソース電圧(以下、
単に「ゲート電圧」という)が上昇し、ＦＥＴＱsがＯＮ
となる。
加され、二次巻線Ｍに正の電圧ＶTが生じたとする。す
ると、補助巻線Ｈ１の第１出力端に正の電圧が生じる。
この電圧は抵抗Ｒsを介してＦＥＴＱsのゲートに印加さ
れる。すると、ＦＥＴＱsのゲート・ソース電圧(以下、
単に「ゲート電圧」という)が上昇し、ＦＥＴＱsがＯＮ
となる。
【００５１】すると、ＦＥＴＱsのドレインから電流が
チョークコイルＬへ向けて流れる。そして、ＦＥＴＱs
がＯＮの間、チョークコイルＬにはエネルギーが蓄積さ
れるとともに、平滑コンデンサＣが充電される。これに
よって、平滑化された直流電圧がＤＣ−ＤＣコンバータ
１０の出力として負荷２に供給される。
チョークコイルＬへ向けて流れる。そして、ＦＥＴＱs
がＯＮの間、チョークコイルＬにはエネルギーが蓄積さ
れるとともに、平滑コンデンサＣが充電される。これに
よって、平滑化された直流電圧がＤＣ−ＤＣコンバータ
１０の出力として負荷２に供給される。
【００５２】この後、二次巻線Ｍに発生する電圧ＶTの
極性が正から負へ変わると、ＦＥＴＱsのゲート電圧が
低下してＦＥＴＱsがＯＦＦとなる。また、電圧ＶTの極
性が正から負へ変わることによって、補助巻線Ｈ２の第
２出力端に正の電圧が発生する。この正の電圧は抵抗Ｒ
fを介してＦＥＴＱfに印加される。すると、ＦＥＴＱf
のゲート電圧が上昇してＦＥＴＱfがＯＮとなる。この
ように、ＦＥＴＱsのＯＦＦとほぼ入れ替わりにＦＥＴ
ＱfがＯＮとなる。
極性が正から負へ変わると、ＦＥＴＱsのゲート電圧が
低下してＦＥＴＱsがＯＦＦとなる。また、電圧ＶTの極
性が正から負へ変わることによって、補助巻線Ｈ２の第
２出力端に正の電圧が発生する。この正の電圧は抵抗Ｒ
fを介してＦＥＴＱfに印加される。すると、ＦＥＴＱf
のゲート電圧が上昇してＦＥＴＱfがＯＮとなる。この
ように、ＦＥＴＱsのＯＦＦとほぼ入れ替わりにＦＥＴ
ＱfがＯＮとなる。
【００５３】ＦＥＴＱsがＯＦＦとなることによって、
ＦＥＴＱsがＯＮの間にチョークコイルＬに蓄積されて
いたエネルギーが解放される。これによって、チョーク
コイルＬ，負荷２，及びＦＥＴＱfからなる閉路を電流
が流れる状態となる。
ＦＥＴＱsがＯＮの間にチョークコイルＬに蓄積されて
いたエネルギーが解放される。これによって、チョーク
コイルＬ，負荷２，及びＦＥＴＱfからなる閉路を電流
が流れる状態となる。
【００５４】その後、トランスＴが磁気リセットされ、
負の電圧ＶTの発生が停止して二次巻線Ｍに生じる電圧
が０となると、ＦＥＴＱfのゲート電圧が低下してＦＥ
ＴＱfがＯＦＦとなるとともに、寄生ダイオードＤＱfの
抵抗値がＦＥＴＱfのソース・ドレイン間の抵抗値より
も小さくなる。これによって、チョークコイルＬ，負荷
２，及び寄生ダイオードＤＱfからなる閉路を電流が流
れる状態となる。
負の電圧ＶTの発生が停止して二次巻線Ｍに生じる電圧
が０となると、ＦＥＴＱfのゲート電圧が低下してＦＥ
ＴＱfがＯＦＦとなるとともに、寄生ダイオードＤＱfの
抵抗値がＦＥＴＱfのソース・ドレイン間の抵抗値より
も小さくなる。これによって、チョークコイルＬ，負荷
２，及び寄生ダイオードＤＱfからなる閉路を電流が流
れる状態となる。
【００５５】この後、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに再び正の電圧ＶTが生じ且つ
補助巻線Ｈ１の第１出力端に正の電圧が生じる。する
と、ＦＥＴＱsがＯＮとなる。これによって、寄生ダイ
オードＤＱfのアノード・カソード間の電圧が逆方向と
なるので、この寄生ダイオードＤＱfへ電流が流れなく
なり、寄生ダイオードＤＱfがＯＦＦとなる。以後、上
述した動作が繰り返し行われる。
加によって、二次巻線Ｍに再び正の電圧ＶTが生じ且つ
補助巻線Ｈ１の第１出力端に正の電圧が生じる。する
と、ＦＥＴＱsがＯＮとなる。これによって、寄生ダイ
オードＤＱfのアノード・カソード間の電圧が逆方向と
なるので、この寄生ダイオードＤＱfへ電流が流れなく
なり、寄生ダイオードＤＱfがＯＦＦとなる。以後、上
述した動作が繰り返し行われる。
【００５６】このように、ＤＣ−ＤＣコンバータ１ａ
は、電圧ＶTの極性が正から負への変化するのに同期し
て、ＦＥＴＱs及びＦＥＴＱfをＯＮ／ＯＦＦさせる。こ
れによって、整流されたほぼ一定の出力電圧が負荷２に
供給される。
は、電圧ＶTの極性が正から負への変化するのに同期し
て、ＦＥＴＱs及びＦＥＴＱfをＯＮ／ＯＦＦさせる。こ
れによって、整流されたほぼ一定の出力電圧が負荷２に
供給される。
【００５７】上述したＤＣ−ＤＣコンバータ１０では、
ＤＣ−ＤＣコンバータ１０ａ,１０ｂ,及び１０ｃが並列
に運転され、それぞれの出力は、ＤＣ−ＤＣコンバータ
１０ａの出力端子を通じて負荷２に供給される。このと
き、故障等によってＤＣ−ＤＣコンバータ１０ａ,１０
ｂ,及び１０ｃの何れかの発振(電圧ＶTの発生)が停止し
た場合には、ＤＣ−ＤＣコンバータ１０は以下のように
動作する。
ＤＣ−ＤＣコンバータ１０ａ,１０ｂ,及び１０ｃが並列
に運転され、それぞれの出力は、ＤＣ−ＤＣコンバータ
１０ａの出力端子を通じて負荷２に供給される。このと
き、故障等によってＤＣ−ＤＣコンバータ１０ａ,１０
ｂ,及び１０ｃの何れかの発振(電圧ＶTの発生)が停止し
た場合には、ＤＣ−ＤＣコンバータ１０は以下のように
動作する。
【００５８】即ち、例えばＤＣ−ＤＣコンバータ１０ａ
の発振が停止した場合には、正常なＤＣ−ＤＣコンバー
タ１０ｂ及び１０ｃから出力された電流が、ＤＣ−ＤＣ
コンバータ１ａのチョークコイルＬを通じて、そのＦＥ
ＴＱsのドレイン・ソース間を流れようとする。しか
し、ＦＥＴＱsはＯＦＦとなっており、且つ寄生ダイオ
ードＤＱsが電流の向きに対して逆方向に整流性を有し
ているので、その導通は阻止される。同様に、ＤＣ−Ｄ
Ｃコンバータ１０ｂ及び１０ｃから出力された電流は、
チョークコイルＬを通じてＦＥＴＱfのドレイン・ソー
ス間を流れようとするが、ＦＥＴＱfはＯＦＦとなって
おり、且つ寄生ダイオードＤＱfが電流の向きに対して
逆方向に整流性を有しているので、その導通は阻止され
る。
の発振が停止した場合には、正常なＤＣ−ＤＣコンバー
タ１０ｂ及び１０ｃから出力された電流が、ＤＣ−ＤＣ
コンバータ１ａのチョークコイルＬを通じて、そのＦＥ
ＴＱsのドレイン・ソース間を流れようとする。しか
し、ＦＥＴＱsはＯＦＦとなっており、且つ寄生ダイオ
ードＤＱsが電流の向きに対して逆方向に整流性を有し
ているので、その導通は阻止される。同様に、ＤＣ−Ｄ
Ｃコンバータ１０ｂ及び１０ｃから出力された電流は、
チョークコイルＬを通じてＦＥＴＱfのドレイン・ソー
ス間を流れようとするが、ＦＥＴＱfはＯＦＦとなって
おり、且つ寄生ダイオードＤＱfが電流の向きに対して
逆方向に整流性を有しているので、その導通は阻止され
る。
【００５９】このため、ＦＥＴＱs及びＦＥＴＱfの各ゲ
ートに電圧が印加されず、ＦＥＴＱs及びＦＥＴＱfはＯ
Ｎとならない。従って、ＤＣ−ＤＣコンバータ１０ａに
大量の電流が流れ込むことがない。このように、実施形
態１によるＤＣ−ＤＣコンバータ１０によれば、チョー
クコイルＬを通じてＤＣ−ＤＣコンバータ１０ａに流れ
込んだ電流が、ＦＥＴＱs及びＦＥＴＱfの各ゲートまで
流れ込んでＦＥＴＱs又はＦＥＴＱfをＯＮとすることが
防止される。このため、負荷２に供給される電流の不足
が防止されるとともに、ＦＥＴＱs及びＦＥＴＱfの破損
が防止される。 〔実施形態２〕次に、本発明の実施形態２を説明する。
上述した実施形態１における各ＤＣ−ＤＣコンバータ１
０ａ,１０ｂ,１０ｃは、図１１(ｂ)に示すように、トラ
ンスＴが磁気リセットされ電圧ＶTが０となる間は、Ｆ
ＥＴＱfがＯＦＦとなるとともに寄生ダイオードＤＱfが
ＯＮとなる。ところが、寄生ダイオードＤＱfがＯＮと
なると、寄生ダイオードＤＱfのアノード・カソード間
の電圧降下が必要以上に大きくなるので、損失が増大し
てしまうという問題があった。
ートに電圧が印加されず、ＦＥＴＱs及びＦＥＴＱfはＯ
Ｎとならない。従って、ＤＣ−ＤＣコンバータ１０ａに
大量の電流が流れ込むことがない。このように、実施形
態１によるＤＣ−ＤＣコンバータ１０によれば、チョー
クコイルＬを通じてＤＣ−ＤＣコンバータ１０ａに流れ
込んだ電流が、ＦＥＴＱs及びＦＥＴＱfの各ゲートまで
流れ込んでＦＥＴＱs又はＦＥＴＱfをＯＮとすることが
防止される。このため、負荷２に供給される電流の不足
が防止されるとともに、ＦＥＴＱs及びＦＥＴＱfの破損
が防止される。 〔実施形態２〕次に、本発明の実施形態２を説明する。
上述した実施形態１における各ＤＣ−ＤＣコンバータ１
０ａ,１０ｂ,１０ｃは、図１１(ｂ)に示すように、トラ
ンスＴが磁気リセットされ電圧ＶTが０となる間は、Ｆ
ＥＴＱfがＯＦＦとなるとともに寄生ダイオードＤＱfが
ＯＮとなる。ところが、寄生ダイオードＤＱfがＯＮと
なると、寄生ダイオードＤＱfのアノード・カソード間
の電圧降下が必要以上に大きくなるので、損失が増大し
てしまうという問題があった。
【００６０】実施形態２は、実施形態１の問題を解決す
べくなされたものである。図２(ａ)は、実施形態２によ
るＤＣ−ＤＣコンバータ２０を示す回路構成図であり、
図２(ｂ)は、図２(ａ)に示した回路素子の動作を示すタ
イムチャートであり、図２(ｃ)は、図２(ｂ)に示したタ
イムチャートの一部を拡大して示す図である。 〈ＤＣ−ＤＣコンバータ２０の回路構成〉図２(ａ)にお
いて、ＤＣ−ＤＣコンバータ２０の入力側には、トラン
スＴが設けられている。トランスＴの二次巻線Ｍの一端
には、信号線を介してＦＥＴＱsのソースが接続されて
いる。ＦＥＴＱsのドレインには、信号線を介してチョ
ークコイルＬの一端が接続されている。そして、チョー
クコイルＬの他端は、ＤＣ−ＤＣコンバータ２０の出力
端子に接続されている。
べくなされたものである。図２(ａ)は、実施形態２によ
るＤＣ−ＤＣコンバータ２０を示す回路構成図であり、
図２(ｂ)は、図２(ａ)に示した回路素子の動作を示すタ
イムチャートであり、図２(ｃ)は、図２(ｂ)に示したタ
イムチャートの一部を拡大して示す図である。 〈ＤＣ−ＤＣコンバータ２０の回路構成〉図２(ａ)にお
いて、ＤＣ−ＤＣコンバータ２０の入力側には、トラン
スＴが設けられている。トランスＴの二次巻線Ｍの一端
には、信号線を介してＦＥＴＱsのソースが接続されて
いる。ＦＥＴＱsのドレインには、信号線を介してチョ
ークコイルＬの一端が接続されている。そして、チョー
クコイルＬの他端は、ＤＣ−ＤＣコンバータ２０の出力
端子に接続されている。
【００６１】また、二次巻線Ｍの一端には、補助巻線Ｈ
１の一端が接続されている。この補助巻線Ｈ１の他端
(以下、「第１出力端」という。)は、抵抗Ｒsの一端に
接続されている。抵抗Ｒsの他端は、上述したＦＥＴＱs
のゲートに接続されている。このＦＥＴＱsには、その
ソースとドレインとを接続しソースからドレインへ向か
う方向を順方向とする寄生ダイオードＤＱsが等価的に
内在している。
１の一端が接続されている。この補助巻線Ｈ１の他端
(以下、「第１出力端」という。)は、抵抗Ｒsの一端に
接続されている。抵抗Ｒsの他端は、上述したＦＥＴＱs
のゲートに接続されている。このＦＥＴＱsには、その
ソースとドレインとを接続しソースからドレインへ向か
う方向を順方向とする寄生ダイオードＤＱsが等価的に
内在している。
【００６２】ＦＥＴＱsのドレインとチョークコイルＬ
とを接続する信号線には、ＦＥＴＱfのドレインが接続
されている。ＦＥＴＱfのソースは、信号線を介して二
次巻線Ｍの他端に接続されている。また、二次巻線Ｍの
他端には、補助巻線Ｈ２の一端が接続されている。補助
巻線Ｈ２の他端(以下、「第２出力端」という。)は、ダ
イオードＤ1のアノードに接続されている。ダイオード
Ｄ1のカソードは、抵抗Ｒfの一端に接続されている。抵
抗Ｒfの他端は、上述したＦＥＴＱfのゲートに接続され
ている。
とを接続する信号線には、ＦＥＴＱfのドレインが接続
されている。ＦＥＴＱfのソースは、信号線を介して二
次巻線Ｍの他端に接続されている。また、二次巻線Ｍの
他端には、補助巻線Ｈ２の一端が接続されている。補助
巻線Ｈ２の他端(以下、「第２出力端」という。)は、ダ
イオードＤ1のアノードに接続されている。ダイオード
Ｄ1のカソードは、抵抗Ｒfの一端に接続されている。抵
抗Ｒfの他端は、上述したＦＥＴＱfのゲートに接続され
ている。
【００６３】このＦＥＴＱfには、そのソースとドレイ
ンとを接続しソースからドレインへ向かう方向を順方向
とする寄生ダイオードＤＱfが等価的に内在している。
また、ＦＥＴＱfには、ＦＥＴＱfのゲートに一端が接続
され他端がＦＥＴＱfのソースに接続されたコンデンサ
Ｃiss(容量成分)が等価的に内在し、これを蓄積手段と
する。なお、コンデンサＣissに代えて、ＦＥＴＱfのゲ
ート・ソース間に外付けでコンデンサを接続しても良
い。
ンとを接続しソースからドレインへ向かう方向を順方向
とする寄生ダイオードＤＱfが等価的に内在している。
また、ＦＥＴＱfには、ＦＥＴＱfのゲートに一端が接続
され他端がＦＥＴＱfのソースに接続されたコンデンサ
Ｃiss(容量成分)が等価的に内在し、これを蓄積手段と
する。なお、コンデンサＣissに代えて、ＦＥＴＱfのゲ
ート・ソース間に外付けでコンデンサを接続しても良
い。
【００６４】また、二次巻線Ｍの一端とＦＥＴＱsのソ
ースとを接続する信号線には、抵抗Ｒ1の一端が接続さ
れている。この抵抗Ｒ1の他端は、ＦＥＴＱ1のゲートに
接続されている。ＦＥＴＱ1のソースは、二次巻線Ｍの
他端とＦＥＴＱsのソースとを接続する信号線に接続さ
れている。また、ＦＥＴＱ1のドレインは、ダイオード
Ｄ1のカソードと抵抗Ｒ1の一端とを接続する信号線に接
続されている。このＦＥＴＱ1には、そのソースからド
レインとを接続しソースからドレインへ向かう方向を順
方向とする寄生ダイオードＤＱ1が等価的に内在してい
る。
ースとを接続する信号線には、抵抗Ｒ1の一端が接続さ
れている。この抵抗Ｒ1の他端は、ＦＥＴＱ1のゲートに
接続されている。ＦＥＴＱ1のソースは、二次巻線Ｍの
他端とＦＥＴＱsのソースとを接続する信号線に接続さ
れている。また、ＦＥＴＱ1のドレインは、ダイオード
Ｄ1のカソードと抵抗Ｒ1の一端とを接続する信号線に接
続されている。このＦＥＴＱ1には、そのソースからド
レインとを接続しソースからドレインへ向かう方向を順
方向とする寄生ダイオードＤＱ1が等価的に内在してい
る。
【００６５】さらに、チョークコイルＬの後段には、平
滑コンデンサＣが二次巻線Ｍに対して並列に接続されて
いる。そして、ＤＣ−ＤＣコンバータ２０の出力端子
は、負荷２に接続されている。 〈ＤＣ−ＤＣコンバータ２０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ２０の動作を以下に説明する。即ち、トラ
ンスＴの二次巻線Ｍには、実施形態１と同様に、トラン
スＴの一次巻線への電圧印加に応じて、電圧ＶTとして
正の電圧と負の電圧とがそれぞれ一定の大きさ及び周期
で交互に発生する(図２(ｂ)参照)。
滑コンデンサＣが二次巻線Ｍに対して並列に接続されて
いる。そして、ＤＣ−ＤＣコンバータ２０の出力端子
は、負荷２に接続されている。 〈ＤＣ−ＤＣコンバータ２０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ２０の動作を以下に説明する。即ち、トラ
ンスＴの二次巻線Ｍには、実施形態１と同様に、トラン
スＴの一次巻線への電圧印加に応じて、電圧ＶTとして
正の電圧と負の電圧とがそれぞれ一定の大きさ及び周期
で交互に発生する(図２(ｂ)参照)。
【００６６】ここに、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに正方向の電圧ＶTが生じたと
する。このとき、補助巻線Ｈ１の第１出力端に正の電圧
が生じる。この電圧は、抵抗Ｒsを介してＦＥＴＱsのゲ
ートに印加される。すると、ＦＥＴＱsのゲート電圧が
上昇してＦＥＴＱsがＯＮとなる。また、ＦＥＴＱsがＯ
ＮとなるとＦＥＴＱ1もＯＮとなる。
加によって、二次巻線Ｍに正方向の電圧ＶTが生じたと
する。このとき、補助巻線Ｈ１の第１出力端に正の電圧
が生じる。この電圧は、抵抗Ｒsを介してＦＥＴＱsのゲ
ートに印加される。すると、ＦＥＴＱsのゲート電圧が
上昇してＦＥＴＱsがＯＮとなる。また、ＦＥＴＱsがＯ
ＮとなるとＦＥＴＱ1もＯＮとなる。
【００６７】ＦＥＴＱsがＯＮの間、チョークコイルＬ
にはエネルギーが蓄積されるとともに、平滑コンデンサ
Ｃが充電される。これによって、平滑化されたほぼ一定
の直流電圧がＤＣ−ＤＣコンバータ２０の出力として負
荷２に供給される。
にはエネルギーが蓄積されるとともに、平滑コンデンサ
Ｃが充電される。これによって、平滑化されたほぼ一定
の直流電圧がＤＣ−ＤＣコンバータ２０の出力として負
荷２に供給される。
【００６８】この後、二次巻線Ｍに生じる電圧ＶTの極
性が正から負へ変わると、ＦＥＴＱsのゲート電圧が低
下してＦＥＴＱsがＯＦＦとなる。また、ＦＥＴＱ1もＯ
ＦＦとなる。また、電圧ＶTの極性が正から負へ変わる
ことによって、補助巻線Ｈ２の第２出力端に正の電圧が
発生し、この電圧がダイオードＤ1及び抵抗Ｒfを介して
ＦＥＴＱfのゲートに印加される。これによって、ＦＥ
ＴＱfがＯＮとなる。このように、ＦＥＴＱsのＯＦＦと
ほぼ入れ替わりにＦＥＴＱfがＯＮとなる。このとき、
ＦＥＴＱfのコンデンサＣissには電荷が蓄積される。
性が正から負へ変わると、ＦＥＴＱsのゲート電圧が低
下してＦＥＴＱsがＯＦＦとなる。また、ＦＥＴＱ1もＯ
ＦＦとなる。また、電圧ＶTの極性が正から負へ変わる
ことによって、補助巻線Ｈ２の第２出力端に正の電圧が
発生し、この電圧がダイオードＤ1及び抵抗Ｒfを介して
ＦＥＴＱfのゲートに印加される。これによって、ＦＥ
ＴＱfがＯＮとなる。このように、ＦＥＴＱsのＯＦＦと
ほぼ入れ替わりにＦＥＴＱfがＯＮとなる。このとき、
ＦＥＴＱfのコンデンサＣissには電荷が蓄積される。
【００６９】ＦＥＴＱsがＯＦＦとなると、ＦＥＴＱsが
ＯＮの間にチョークコイルＬに蓄積されていたエネルギ
ーが解放される。これによって、チョークコイルＬ，負
荷２，及びＦＥＴＱfからなる閉路を電流が流れる状態
となる。
ＯＮの間にチョークコイルＬに蓄積されていたエネルギ
ーが解放される。これによって、チョークコイルＬ，負
荷２，及びＦＥＴＱfからなる閉路を電流が流れる状態
となる。
【００７０】その後、トランスＴが磁気リセットされ、
電圧ＶTの発生が停止する(電圧ＶTが０となる)と、補助
巻線Ｈ２の第２出力端からＦＥＴＱfのゲートに正の電
圧が印加されなくなる。しかし、ＦＥＴＱfのコンデン
サＣissには、電荷が蓄積されているので、コンデンサ
ＣissとＦＥＴＱfのゲートとの間の電位は、ＦＥＴＱf
のソースとＦＥＴＱ1のソースとの間の電圧よりも高い
ままである。
電圧ＶTの発生が停止する(電圧ＶTが０となる)と、補助
巻線Ｈ２の第２出力端からＦＥＴＱfのゲートに正の電
圧が印加されなくなる。しかし、ＦＥＴＱfのコンデン
サＣissには、電荷が蓄積されているので、コンデンサ
ＣissとＦＥＴＱfのゲートとの間の電位は、ＦＥＴＱf
のソースとＦＥＴＱ1のソースとの間の電圧よりも高い
ままである。
【００７１】このコンデンサＣissに蓄積している電荷
は、低電位の方向へ流れようとするが、電流の流れに対
するダイオードＤ1及びダイオードＤＱ1の向きが逆方向
であり、且つＦＥＴＱfがＯＦＦとなっているので、電
流の流れが阻止される。このため、ＦＥＴＱfのゲート
電圧がＯＮレベルで維持される。従って、ＦＥＴＱfが
ＯＦＦとならず、寄生ダイオードＤＱfがＯＮとならな
い。
は、低電位の方向へ流れようとするが、電流の流れに対
するダイオードＤ1及びダイオードＤＱ1の向きが逆方向
であり、且つＦＥＴＱfがＯＦＦとなっているので、電
流の流れが阻止される。このため、ＦＥＴＱfのゲート
電圧がＯＮレベルで維持される。従って、ＦＥＴＱfが
ＯＦＦとならず、寄生ダイオードＤＱfがＯＮとならな
い。
【００７２】その後、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに再び正の電圧ＶTが生じ、且
つ補助巻線Ｈ１の第１出力端に正の電圧が生じると、Ｆ
ＥＴＱsがＯＮとなる。また、正の電圧ＶTの発生によっ
て再びＦＥＴＱ1がＯＮとなる。すると、コンデンサＣi
ssに蓄積された電荷が、コンデンサＣissの容量と抵抗
Ｒfの値とによって定まる時定数に応じて抵抗Ｒf及びＦ
ＥＴＱ1を介して放電する。 すると、ＦＥＴＱfのゲー
ト電圧が低下し、ＦＥＴＱfがＯＦＦとなる(ターンＯＦ
Ｆ)。そして、ＦＥＴＱsがＯＮとなることによって、チ
ョークコイルＬに再びエネルギーが蓄積される。以後、
ＤＣ−ＤＣコンバータ２０は、上述した動作を繰り返
す。
加によって、二次巻線Ｍに再び正の電圧ＶTが生じ、且
つ補助巻線Ｈ１の第１出力端に正の電圧が生じると、Ｆ
ＥＴＱsがＯＮとなる。また、正の電圧ＶTの発生によっ
て再びＦＥＴＱ1がＯＮとなる。すると、コンデンサＣi
ssに蓄積された電荷が、コンデンサＣissの容量と抵抗
Ｒfの値とによって定まる時定数に応じて抵抗Ｒf及びＦ
ＥＴＱ1を介して放電する。 すると、ＦＥＴＱfのゲー
ト電圧が低下し、ＦＥＴＱfがＯＦＦとなる(ターンＯＦ
Ｆ)。そして、ＦＥＴＱsがＯＮとなることによって、チ
ョークコイルＬに再びエネルギーが蓄積される。以後、
ＤＣ−ＤＣコンバータ２０は、上述した動作を繰り返
す。
【００７３】実施形態２によるＤＣ−ＤＣコンバータ２
０によると、トランスＴが磁気リセットされ電圧ＶTが
０となった場合でもＦＥＴＱfのＯＮ状態が維持され
る。このため、従来のＤＣ−ＤＣコンバータ１ａや実施
形態１におけるＤＣ−ＤＣコンバータ１０ａのように寄
生ダイオードＤＱfがＯＮとなって損失を生じることが
防止される。 〔実施形態３〕次に、本発明の実施形態３を説明する。
上述した実施形態２におけるＤＣ−ＤＣコンバータ２０
では、コンデンサＣissの電荷の放電をダイオードＤ1で
阻止することで、寄生ダイオードＤＱfがＯＮとなるこ
とが防止されている。そして、ＦＥＴＱsがＯＮとなる
と同時にＦＥＴＱ1をＯＮとすることで、コンデンサＣi
ssの電荷を放電させてＦＥＴＱfをＯＦＦとさせてい
る。
０によると、トランスＴが磁気リセットされ電圧ＶTが
０となった場合でもＦＥＴＱfのＯＮ状態が維持され
る。このため、従来のＤＣ−ＤＣコンバータ１ａや実施
形態１におけるＤＣ−ＤＣコンバータ１０ａのように寄
生ダイオードＤＱfがＯＮとなって損失を生じることが
防止される。 〔実施形態３〕次に、本発明の実施形態３を説明する。
上述した実施形態２におけるＤＣ−ＤＣコンバータ２０
では、コンデンサＣissの電荷の放電をダイオードＤ1で
阻止することで、寄生ダイオードＤＱfがＯＮとなるこ
とが防止されている。そして、ＦＥＴＱsがＯＮとなる
と同時にＦＥＴＱ1をＯＮとすることで、コンデンサＣi
ssの電荷を放電させてＦＥＴＱfをＯＦＦとさせてい
る。
【００７４】ところで、実施形態２におけるＤＣ−ＤＣ
コンバータ２０では、ＦＥＴＱfのゲート電圧(図２(ｃ)
の電圧ＶGS-Ｑf)を例えば０〜１０Ｖの矩形波で制御す
ることによって、ＦＥＴＱfを駆動させている。そし
て、ＭＯＳ−ＦＥＴがＴＴＬ(Transistor Transistor L
ogic)のゲートとして使用されることに鑑み、そのＯＮ
／ＯＦＦの閾値は、２Ｖ付近に設定されている。しかし
ながら、ＦＥＴＱfのゲート電圧の立ち上がりは、コン
デンサＣissと抵抗Ｒfによる過渡現象に従うので、図２
(ｃ)に示すように、ゲート電圧は０に近づくほど緩やか
に低下し最終的に０となる。
コンバータ２０では、ＦＥＴＱfのゲート電圧(図２(ｃ)
の電圧ＶGS-Ｑf)を例えば０〜１０Ｖの矩形波で制御す
ることによって、ＦＥＴＱfを駆動させている。そし
て、ＭＯＳ−ＦＥＴがＴＴＬ(Transistor Transistor L
ogic)のゲートとして使用されることに鑑み、そのＯＮ
／ＯＦＦの閾値は、２Ｖ付近に設定されている。しかし
ながら、ＦＥＴＱfのゲート電圧の立ち上がりは、コン
デンサＣissと抵抗Ｒfによる過渡現象に従うので、図２
(ｃ)に示すように、ゲート電圧は０に近づくほど緩やか
に低下し最終的に０となる。
【００７５】従って、実施形態２によるＤＣ−ＤＣコン
バータ２０では、トランスＴに正の電圧ＶTが発生して
からＦＥＴＱfのゲート電圧がＯＮ／ＯＦＦの閾値まで
低下するまでの時間，即ちターンＯＦＦ時間が長くかか
ってしまい、スイッチング損失が増大する問題があっ
た。
バータ２０では、トランスＴに正の電圧ＶTが発生して
からＦＥＴＱfのゲート電圧がＯＮ／ＯＦＦの閾値まで
低下するまでの時間，即ちターンＯＦＦ時間が長くかか
ってしまい、スイッチング損失が増大する問題があっ
た。
【００７６】本発明の実施形態３は、実施形態２による
ＤＣ−ＤＣコンバータ２０の問題を解消すべくなされた
ものである。図３(ａ)は、実施形態３によるＤＣ−ＤＣ
コンバータ３０を示す回路構成図であり、図３(ｂ)は、
図３(ａ)に示した回路素子の動作を示すタイムチャート
であり、図３(ｃ)は、図３(ｂ)に示したタイムチャート
の一部を拡大して示す図である。 〈ＤＣ−ＤＣコンバータ３０の回路構成〉図３(ａ)にお
いて、ＤＣ−ＤＣコンバータ３０の入力側には、トラン
スＴが設けられており、ＤＣ−ＤＣコンバータ３０の出
力端子は、負荷２に接続されている。トランスＴの二次
巻線Ｍの一端は、信号線を介してＦＥＴＱsのソースに
接続されている。ＦＥＴＱsのドレインは、信号線を介
してチョークコイルＬの一端に接続されている。そし
て、チョークコイルＬの他端は、ＤＣ−ＤＣコンバータ
３０の出力端子に接続されている。トランスＴの二次巻
線Ｍの一端には、補助巻線Ｈ１の一端が接続されてい
る。補助巻線Ｈ１の他端(以下、「第１出力端」とい
う。)は、抵抗Ｒsの一端に接続されている。抵抗Ｒsの
他端は、上述したＦＥＴＱsのゲートに接続されてい
る。このＦＥＴＱsには、そのソースとドレインとを接
続しソースからドレインへ向かう方向を順方向とする寄
生ダイオードＤＱsが等価的に内在している。
ＤＣ−ＤＣコンバータ２０の問題を解消すべくなされた
ものである。図３(ａ)は、実施形態３によるＤＣ−ＤＣ
コンバータ３０を示す回路構成図であり、図３(ｂ)は、
図３(ａ)に示した回路素子の動作を示すタイムチャート
であり、図３(ｃ)は、図３(ｂ)に示したタイムチャート
の一部を拡大して示す図である。 〈ＤＣ−ＤＣコンバータ３０の回路構成〉図３(ａ)にお
いて、ＤＣ−ＤＣコンバータ３０の入力側には、トラン
スＴが設けられており、ＤＣ−ＤＣコンバータ３０の出
力端子は、負荷２に接続されている。トランスＴの二次
巻線Ｍの一端は、信号線を介してＦＥＴＱsのソースに
接続されている。ＦＥＴＱsのドレインは、信号線を介
してチョークコイルＬの一端に接続されている。そし
て、チョークコイルＬの他端は、ＤＣ−ＤＣコンバータ
３０の出力端子に接続されている。トランスＴの二次巻
線Ｍの一端には、補助巻線Ｈ１の一端が接続されてい
る。補助巻線Ｈ１の他端(以下、「第１出力端」とい
う。)は、抵抗Ｒsの一端に接続されている。抵抗Ｒsの
他端は、上述したＦＥＴＱsのゲートに接続されてい
る。このＦＥＴＱsには、そのソースとドレインとを接
続しソースからドレインへ向かう方向を順方向とする寄
生ダイオードＤＱsが等価的に内在している。
【００７７】チョークコイルＬの他端には、平滑コンデ
ンサＣの一端が接続されている。平滑コンデンサＣの他
端は、信号線を介して二次巻線Ｍの他端に接続されてい
る。そして、平滑コンデンサＣの他端と二次巻線Ｍの他
端とを接続する信号線には、抵抗Ｒ1を介してＦＥＴＱ1
のゲートが接続されている。
ンサＣの一端が接続されている。平滑コンデンサＣの他
端は、信号線を介して二次巻線Ｍの他端に接続されてい
る。そして、平滑コンデンサＣの他端と二次巻線Ｍの他
端とを接続する信号線には、抵抗Ｒ1を介してＦＥＴＱ1
のゲートが接続されている。
【００７８】二次巻線Ｍの他端には、補助巻線Ｈ２が接
続されている。補助巻線Ｈ２の他端(以下、「第２出力
端」という。)は、信号線を介してＦＥＴＱ1のソースに
接続されている。そして、ＦＥＴＱ1のドレインは、抵
抗Ｒfを介してＦＥＴＱfのゲートに接続されている。こ
のＦＥＴＱ1には、そのソースとドレインとを接続しソ
ースからドレインへ向かう方向を順方向とする寄生ダイ
オードＤＱ1が等価的に内在している。
続されている。補助巻線Ｈ２の他端(以下、「第２出力
端」という。)は、信号線を介してＦＥＴＱ1のソースに
接続されている。そして、ＦＥＴＱ1のドレインは、抵
抗Ｒfを介してＦＥＴＱfのゲートに接続されている。こ
のＦＥＴＱ1には、そのソースとドレインとを接続しソ
ースからドレインへ向かう方向を順方向とする寄生ダイ
オードＤＱ1が等価的に内在している。
【００７９】ＦＥＴＱfのソースは、二次巻線Ｍの他端
と平滑コンデンサＣの他端とを接続する信号線に接続さ
れている。ＦＥＴＱfのドレインは、ＦＥＴＱsのドレイ
ンとチョークコイルＬの一端とを接続する信号線に接続
されている。このＦＥＴＱfには、そのソースとドレイ
ンとを接続しソースからドレインへ向かう方向を順方向
とする寄生ダイオードＤＱfが等価的に内在している。
また、ＦＥＴＱfには、ＦＥＴＱfのゲートに一端が接続
され他端がＦＥＴＱfのソースに接続されたコンデンサ
Ｃiss(容量成分)が等価的に内在している。 〈ＤＣ−ＤＣコンバータ３０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ３０の動作を以下に説明する。即ち、トラ
ンスＴの二次巻線Ｍには、実施形態１と同様に、トラン
スＴの一次巻線への電圧印加に応じて、電圧ＶTとして
正の電圧と負の電圧とがそれぞれ一定の大きさ及び周期
で交互に発生する(図３(ｂ)参照)。
と平滑コンデンサＣの他端とを接続する信号線に接続さ
れている。ＦＥＴＱfのドレインは、ＦＥＴＱsのドレイ
ンとチョークコイルＬの一端とを接続する信号線に接続
されている。このＦＥＴＱfには、そのソースとドレイ
ンとを接続しソースからドレインへ向かう方向を順方向
とする寄生ダイオードＤＱfが等価的に内在している。
また、ＦＥＴＱfには、ＦＥＴＱfのゲートに一端が接続
され他端がＦＥＴＱfのソースに接続されたコンデンサ
Ｃiss(容量成分)が等価的に内在している。 〈ＤＣ−ＤＣコンバータ３０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ３０の動作を以下に説明する。即ち、トラ
ンスＴの二次巻線Ｍには、実施形態１と同様に、トラン
スＴの一次巻線への電圧印加に応じて、電圧ＶTとして
正の電圧と負の電圧とがそれぞれ一定の大きさ及び周期
で交互に発生する(図３(ｂ)参照)。
【００８０】ここに、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに正の電圧ＶTが生じたとす
る。このとき、補助巻線Ｈ１の第１出力端に正の電圧が
生じる。この電圧は、抵抗Ｒsを介してＦＥＴＱsのゲー
トに印加される。すると、ＦＥＴＱsがＯＮとなる。こ
れに続いてＦＥＴＱ1もＯＮとなる。
加によって、二次巻線Ｍに正の電圧ＶTが生じたとす
る。このとき、補助巻線Ｈ１の第１出力端に正の電圧が
生じる。この電圧は、抵抗Ｒsを介してＦＥＴＱsのゲー
トに印加される。すると、ＦＥＴＱsがＯＮとなる。こ
れに続いてＦＥＴＱ1もＯＮとなる。
【００８１】ＦＥＴＱsがＯＮの間、チョークコイルＬ
にはエネルギーが蓄積されるとともに、平滑コンデンサ
Ｃが充電される。これによって、平滑化された直流電圧
がＤＣ−ＤＣコンバータ３０の出力として負荷２に供給
される。
にはエネルギーが蓄積されるとともに、平滑コンデンサ
Ｃが充電される。これによって、平滑化された直流電圧
がＤＣ−ＤＣコンバータ３０の出力として負荷２に供給
される。
【００８２】この後、二次巻線Ｍに生じる電圧ＶTの極
性が正から負へ変わると、ＦＥＴＱs及びＦＥＴＱ1のゲ
ート電圧が低下してＦＥＴＱs及びＦＥＴＱ1がＯＦＦと
なる。また、電圧ＶTの極性が正から負へ変わることに
よって、補助巻線Ｈ２の第２出力端に正の電圧が発生す
る。この電圧は、寄生ダイオードＤＱ1及び抵抗Ｒfを介
してＦＥＴＱfのゲートに印加される。すると、ＦＥＴ
ＱfがＯＮとなる。このとき、ＦＥＴＱfのコンデンサＣ
issには、電荷が蓄積される。
性が正から負へ変わると、ＦＥＴＱs及びＦＥＴＱ1のゲ
ート電圧が低下してＦＥＴＱs及びＦＥＴＱ1がＯＦＦと
なる。また、電圧ＶTの極性が正から負へ変わることに
よって、補助巻線Ｈ２の第２出力端に正の電圧が発生す
る。この電圧は、寄生ダイオードＤＱ1及び抵抗Ｒfを介
してＦＥＴＱfのゲートに印加される。すると、ＦＥＴ
ＱfがＯＮとなる。このとき、ＦＥＴＱfのコンデンサＣ
issには、電荷が蓄積される。
【００８３】ＦＥＴＱsがＯＦＦとなると、ＦＥＴＱsが
ＯＮの間にチョークコイルＬに蓄積されていたエネルギ
ーが解放される。これによって、チョークコイルＬ，負
荷２，及びＦＥＴＱfからなる閉路を電流が流れる状態
となる。
ＯＮの間にチョークコイルＬに蓄積されていたエネルギ
ーが解放される。これによって、チョークコイルＬ，負
荷２，及びＦＥＴＱfからなる閉路を電流が流れる状態
となる。
【００８４】その後、トランスＴが磁気リセットされ、
電圧ＶTの発生が停止する(電圧ＶTが０となる)と、ＦＥ
ＴＱfのコンデンサＣissにチャージされた正の電圧によ
って、ＦＥＴＱfのゲート電圧がＯＮレベルで維持され
る。従って、ＦＥＴＱfがＯＦＦとならず、寄生ダイオ
ードＤＱfがＯＮとならない。
電圧ＶTの発生が停止する(電圧ＶTが０となる)と、ＦＥ
ＴＱfのコンデンサＣissにチャージされた正の電圧によ
って、ＦＥＴＱfのゲート電圧がＯＮレベルで維持され
る。従って、ＦＥＴＱfがＯＦＦとならず、寄生ダイオ
ードＤＱfがＯＮとならない。
【００８５】その後、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに再び正の電圧ＶTが生じ且つ
補助巻線Ｈ１の第１出力端に正の電圧が生じる。する
と、ＦＥＴＱsが再びＯＮとなる。また、ＦＥＴＱ1が再
びＯＮとなる。これによって、ＦＥＴＱfのゲートには
負の電圧が印加されるので、ＦＥＴＱfのゲート電圧
は、ほぼ−１０Ｖの定常状態に向かって低下する。
加によって、二次巻線Ｍに再び正の電圧ＶTが生じ且つ
補助巻線Ｈ１の第１出力端に正の電圧が生じる。する
と、ＦＥＴＱsが再びＯＮとなる。また、ＦＥＴＱ1が再
びＯＮとなる。これによって、ＦＥＴＱfのゲートには
負の電圧が印加されるので、ＦＥＴＱfのゲート電圧
は、ほぼ−１０Ｖの定常状態に向かって低下する。
【００８６】このとき、コンデンサＣissの電荷は、コ
ンデンサＣissの容量と抵抗Ｒfの値によって定まる時定
数に応じ、抵抗Ｒf及びＦＥＴＱ1を介して放電される。
ここで、ＦＥＴＱfのゲート電圧は、定常状態がほぼ−
１０Ｖであるので、２Ｖ付近(ＦＥＴＱfのＯＮ／ＯＦＦ
の閾値付近)では、比較的急な傾きをもって低下する。
従って、ＦＥＴＱfは、比較的短いターンＯＦＦ時間で
ＯＦＦとなる。
ンデンサＣissの容量と抵抗Ｒfの値によって定まる時定
数に応じ、抵抗Ｒf及びＦＥＴＱ1を介して放電される。
ここで、ＦＥＴＱfのゲート電圧は、定常状態がほぼ−
１０Ｖであるので、２Ｖ付近(ＦＥＴＱfのＯＮ／ＯＦＦ
の閾値付近)では、比較的急な傾きをもって低下する。
従って、ＦＥＴＱfは、比較的短いターンＯＦＦ時間で
ＯＦＦとなる。
【００８７】そして、ＦＥＴＱsがＯＮとなることによ
って、チョークコイルＬに再びエネルギーが蓄積され
る。以後、ＤＣ−ＤＣコンバータ３０は、上述した動作
を繰り返す。
って、チョークコイルＬに再びエネルギーが蓄積され
る。以後、ＤＣ−ＤＣコンバータ３０は、上述した動作
を繰り返す。
【００８８】実施形態３によるＤＣ−ＤＣコンバータ３
０によれば、ＦＥＴＱ1のＯＮによってＦＥＴＱfのゲー
トに逆バイアスがかかるので、ＦＥＴＱfのＯＮ／ＯＦ
Ｆの閾値付近におけるゲート電圧の傾きが実施形態２と
比べて急となる。これによって、ＦＥＴＱfのターンＯ
ＦＦ時間を実施形態２と比べて短くできる。従って、実
施形態２に比べてスイッチング損失の低減を図ることが
できる。
０によれば、ＦＥＴＱ1のＯＮによってＦＥＴＱfのゲー
トに逆バイアスがかかるので、ＦＥＴＱfのＯＮ／ＯＦ
Ｆの閾値付近におけるゲート電圧の傾きが実施形態２と
比べて急となる。これによって、ＦＥＴＱfのターンＯ
ＦＦ時間を実施形態２と比べて短くできる。従って、実
施形態２に比べてスイッチング損失の低減を図ることが
できる。
【００８９】また、実施形態３によるＤＣ−ＤＣコンバ
ータ３０によれば、寄生ダイオードＤＱ1が実施形態２
におけるダイオードＤ1の機能を果たすので、実施形態
２によるＤＣ−ＤＣコンバータ２０と比べて部品点数を
減少させることができる。 〔実施形態４〕次に、本発明の実施形態４を説明する。
上述した実施形態２におけるＤＣ−ＤＣコンバータ２
０，及び実施形態３によるＤＣ−ＤＣコンバータ３０
は、故障等によってその発振が停止した場合，或いは、
トランスＴの一次側の電源をＯＦＦとした場合には、コ
ンデンサＣissにチャージされた電圧によって、ＦＥＴ
ＱfがＯＮとなったままとなってしまう。
ータ３０によれば、寄生ダイオードＤＱ1が実施形態２
におけるダイオードＤ1の機能を果たすので、実施形態
２によるＤＣ−ＤＣコンバータ２０と比べて部品点数を
減少させることができる。 〔実施形態４〕次に、本発明の実施形態４を説明する。
上述した実施形態２におけるＤＣ−ＤＣコンバータ２
０，及び実施形態３によるＤＣ−ＤＣコンバータ３０
は、故障等によってその発振が停止した場合，或いは、
トランスＴの一次側の電源をＯＦＦとした場合には、コ
ンデンサＣissにチャージされた電圧によって、ＦＥＴ
ＱfがＯＮとなったままとなってしまう。
【００９０】このため、例えば、複数のＤＣ−ＤＣコン
バータ２０を用いてＤＣ−ＤＣコンバータ１０のように
並列運転を行った場合には、ＤＣ−ＤＣコンバータ２０
の何れかの発振が停止すると、正常なＤＣ−ＤＣコンバ
ータ２０からの大量の電流が発振の停止したＤＣ−ＤＣ
コンバータ２０のＦＥＴＱfに流れ込んでＦＥＴＱfが破
損するおそれがあった。これは、複数のＤＣ−ＤＣコン
バータ３０を用いてＤＣ−ＤＣコンバータ１０のように
並列運転を行った場合にも共通する問題であった。
バータ２０を用いてＤＣ−ＤＣコンバータ１０のように
並列運転を行った場合には、ＤＣ−ＤＣコンバータ２０
の何れかの発振が停止すると、正常なＤＣ−ＤＣコンバ
ータ２０からの大量の電流が発振の停止したＤＣ−ＤＣ
コンバータ２０のＦＥＴＱfに流れ込んでＦＥＴＱfが破
損するおそれがあった。これは、複数のＤＣ−ＤＣコン
バータ３０を用いてＤＣ−ＤＣコンバータ１０のように
並列運転を行った場合にも共通する問題であった。
【００９１】本発明の実施形態４は、上記問題を解消す
べくなされたものである。図４(ａ)は、実施形態４によ
るＤＣ−ＤＣコンバータ４０を示す回路構成図であり、
図４(ｂ)は、図４(ａ)に示した回路素子の動作を示すタ
イムチャートである。但し、実施形態４によるＤＣ−Ｄ
Ｃコンバータ４０は、上述したＤＣ−ＤＣコンバータ３
０に新たな構成を付加することで構成されているので、
共通する構成要素については説明を省略し、新たな構成
要素のみについて説明する。 〈ＤＣ−ＤＣコンバータ４０の回路構成〉図４(ａ)にお
いて、トランスＴの二次巻線Ｍの一端とＦＥＴＱsのソ
ースとを接続する信号線には、ダイオードＤ2のアノー
ドが接続されている。ダイオードＤ2のカソードは、抵
抗Ｒ2の一端に接続されている。抵抗Ｒ2の他端は、コン
デンサＣ1の一端，ツェナーダイオードＤ3のカソード，
抵抗Ｒhの一端，及び比較器４１の非反転入力端子にそ
れぞれ接続されている。
べくなされたものである。図４(ａ)は、実施形態４によ
るＤＣ−ＤＣコンバータ４０を示す回路構成図であり、
図４(ｂ)は、図４(ａ)に示した回路素子の動作を示すタ
イムチャートである。但し、実施形態４によるＤＣ−Ｄ
Ｃコンバータ４０は、上述したＤＣ−ＤＣコンバータ３
０に新たな構成を付加することで構成されているので、
共通する構成要素については説明を省略し、新たな構成
要素のみについて説明する。 〈ＤＣ−ＤＣコンバータ４０の回路構成〉図４(ａ)にお
いて、トランスＴの二次巻線Ｍの一端とＦＥＴＱsのソ
ースとを接続する信号線には、ダイオードＤ2のアノー
ドが接続されている。ダイオードＤ2のカソードは、抵
抗Ｒ2の一端に接続されている。抵抗Ｒ2の他端は、コン
デンサＣ1の一端，ツェナーダイオードＤ3のカソード，
抵抗Ｒhの一端，及び比較器４１の非反転入力端子にそ
れぞれ接続されている。
【００９２】また、二次巻線Ｍの他端と平滑コンデンサ
Ｃの他端とを接続する信号線には、上述したコンデンサ
Ｃ1の他端，ツェナーダイオードＤ3の他端，抵抗Ｒhの
他端が接続されるとともに、比較器４１の反転入力端子
が、参照電圧Ｖrefの発生用の定電圧源を介して接続さ
れている。そして、比較器４１の出力端子は、抵抗Ｒｆ
を介してＦＥＴＱfのゲートに接続されている。
Ｃの他端とを接続する信号線には、上述したコンデンサ
Ｃ1の他端，ツェナーダイオードＤ3の他端，抵抗Ｒhの
他端が接続されるとともに、比較器４１の反転入力端子
が、参照電圧Ｖrefの発生用の定電圧源を介して接続さ
れている。そして、比較器４１の出力端子は、抵抗Ｒｆ
を介してＦＥＴＱfのゲートに接続されている。
【００９３】ここに、コンデンサＣ1は、比較器４１に
入力される電圧Ｖc1を充電する。また、ツェナーダイオ
ードＤ3は、コンデンサＣ1の電圧Ｖc1が所定値を上回っ
た時に電圧降伏を起こすことにより、コンデンサＣ1の
電圧Ｖc1を所定値に抑える。ダイオードＤ２は、コンデ
ンサＣ1の電荷が二次巻線Ｍの一端側へ放電することを
阻止する。また、抵抗Ｒhは、コンデンサＣ1の放電用抵
抗である。
入力される電圧Ｖc1を充電する。また、ツェナーダイオ
ードＤ3は、コンデンサＣ1の電圧Ｖc1が所定値を上回っ
た時に電圧降伏を起こすことにより、コンデンサＣ1の
電圧Ｖc1を所定値に抑える。ダイオードＤ２は、コンデ
ンサＣ1の電荷が二次巻線Ｍの一端側へ放電することを
阻止する。また、抵抗Ｒhは、コンデンサＣ1の放電用抵
抗である。
【００９４】比較器４１は、オペアンプを用いて構成さ
れている。この比較器４１は、その非反転入力端子から
入力された電圧Ｖc1とその反転入力端子から入力された
参照電圧Ｖrefとを対比し、電圧Ｖc1が参照電圧Ｖrefを
下回っている場合に負電圧を出力する。 〈ＤＣ−ＤＣコンバータ４０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ４０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ４０の動作は、ＤＣ−ＤＣコンバータ
３０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ３０と異なる動作について説明する。トラン
スＴの二次巻線Ｍには、実施形態１と同様に、トランス
Ｔの一次巻線への電圧印加に応じて、電圧ＶTとして正
の電圧と負の電圧とがそれぞれ一定の大きさ及び周期で
交互に発生する。
れている。この比較器４１は、その非反転入力端子から
入力された電圧Ｖc1とその反転入力端子から入力された
参照電圧Ｖrefとを対比し、電圧Ｖc1が参照電圧Ｖrefを
下回っている場合に負電圧を出力する。 〈ＤＣ−ＤＣコンバータ４０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ４０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ４０の動作は、ＤＣ−ＤＣコンバータ
３０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ３０と異なる動作について説明する。トラン
スＴの二次巻線Ｍには、実施形態１と同様に、トランス
Ｔの一次巻線への電圧印加に応じて、電圧ＶTとして正
の電圧と負の電圧とがそれぞれ一定の大きさ及び周期で
交互に発生する。
【００９５】ここに、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに正の電圧ＶTが生じたとす
る。このとき、正の電圧ＶTは、ダイオードＤ2，抵抗Ｒ
2を介してコンデンサＣ1にチャージされ、チャージされ
た電荷によって生じた電圧Ｖc1が比較器４１に入力され
る。このとき、比較器４１に入力される電圧Ｖc1は、ツ
ェナーダイオードＤ3によって所定値に抑えられる。
加によって、二次巻線Ｍに正の電圧ＶTが生じたとす
る。このとき、正の電圧ＶTは、ダイオードＤ2，抵抗Ｒ
2を介してコンデンサＣ1にチャージされ、チャージされ
た電荷によって生じた電圧Ｖc1が比較器４１に入力され
る。このとき、比較器４１に入力される電圧Ｖc1は、ツ
ェナーダイオードＤ3によって所定値に抑えられる。
【００９６】この後、二次巻線Ｍに生じる電圧ＶTの極
性が正から負へ変わると、ＦＥＴＱs及びＦＥＴＱ1がＯ
ＦＦとなる。また、電圧ＶTの極性が正から負へ変わる
ことによって補助巻線Ｈ２の第２出力端に正の電圧が発
生する。これによって、ＦＥＴＱfがＯＮとなる。この
とき、コンデンサＣissには、電荷が蓄積される。
性が正から負へ変わると、ＦＥＴＱs及びＦＥＴＱ1がＯ
ＦＦとなる。また、電圧ＶTの極性が正から負へ変わる
ことによって補助巻線Ｈ２の第２出力端に正の電圧が発
生する。これによって、ＦＥＴＱfがＯＮとなる。この
とき、コンデンサＣissには、電荷が蓄積される。
【００９７】ＦＥＴＱsがＯＦＦとなると、ＦＥＴＱsが
ＯＮの間にチョークコイルＬに蓄積されたエネルギーが
解放される。これによって、チョークコイルＬ，負荷
２，及びＦＥＴＱfからなる閉路を電流ＩLが流れる状態
となる。
ＯＮの間にチョークコイルＬに蓄積されたエネルギーが
解放される。これによって、チョークコイルＬ，負荷
２，及びＦＥＴＱfからなる閉路を電流ＩLが流れる状態
となる。
【００９８】ここで、故障によってＤＣ−ＤＣコンバー
タ４０が発振を停止し、図４(ｂ)に示されるように、電
圧ＶTが０のままで補助巻線Ｈ１の第１出力端に正の電
圧が生じない状態となったとする。すると、ＦＥＴＱs
はＯＦＦのままとなり、ＦＥＴＱfは、コンデンサＣiss
にチャージされた正の電圧によってＯＮ状態を維持す
る。
タ４０が発振を停止し、図４(ｂ)に示されるように、電
圧ＶTが０のままで補助巻線Ｈ１の第１出力端に正の電
圧が生じない状態となったとする。すると、ＦＥＴＱs
はＯＦＦのままとなり、ＦＥＴＱfは、コンデンサＣiss
にチャージされた正の電圧によってＯＮ状態を維持す
る。
【００９９】一方、コンデンサＣ1に蓄積された電荷
は、抵抗Ｒhを介して放電し、比較器４１に入力される
電圧Ｖc1が徐々に低下する。そして、比較器４１は、電
圧Ｖc1が参照電圧Ｖrefを下回った場合には、負電圧を
出力する。この負電圧は、ＦＥＴＱfのゲートに印加さ
れる。これによって、コンデンサＣissの電荷は、抵抗
Ｒfを介して比較器４１に流れ込んで放電される。その
結果、ＦＥＴＱfのゲート電圧が急激に低下して、ＦＥ
ＴＱfがＯＦＦとなる。
は、抵抗Ｒhを介して放電し、比較器４１に入力される
電圧Ｖc1が徐々に低下する。そして、比較器４１は、電
圧Ｖc1が参照電圧Ｖrefを下回った場合には、負電圧を
出力する。この負電圧は、ＦＥＴＱfのゲートに印加さ
れる。これによって、コンデンサＣissの電荷は、抵抗
Ｒfを介して比較器４１に流れ込んで放電される。その
結果、ＦＥＴＱfのゲート電圧が急激に低下して、ＦＥ
ＴＱfがＯＦＦとなる。
【０１００】実施形態４によるＤＣ−ＤＣコンバータ４
０によると、複数のＤＣ−ＤＣコンバータ４０を並列運
転させた場合において、何れかのＤＣ−ＤＣコンバータ
４０が発振を停止し、その二次巻線Ｍに所定時間電圧Ｖ
Tが生じない状態となると、コンデンサＣ1の容量が抵抗
Ｒhの値，並びに電圧Ｖc1の初期値により定まる所定時
間経過後に、比較器４１がＦＥＴＱfをＯＦＦにする。
このため、発振を停止したＤＣ−ＤＣコンバータ４０に
大電流が流れるのを防止でき、そのＤＣ−ＤＣコンバー
タ４０のＦＥＴＱfが破損することを防止できる。 〔実施形態５〕次に、本発明の実施形態５を説明する。
実施形態４によるＤＣ−ＤＣコンバータ４０を複数用い
て並列運転を行った場合において、何れかのＤＣ−ＤＣ
コンバータ４０が電圧ＶTが生じなくなり、電圧ＶTが０
の状態が所定時間続くと、そのＤＣ−ＤＣコンバータ４
０は、トランスＴ側の電位が負荷２側の電位よりも低く
なる。このため、他のＤＣ−ＤＣコンバータ４０からチ
ョークコイルＬを介して電流が流れ込む。この電流への
対処として、ＤＣ−ＤＣコンバータ４０では、電圧ＶT
が０の状態が所定時間続くと、比較器４１がＦＥＴＱf
をＯＦＦにする。
０によると、複数のＤＣ−ＤＣコンバータ４０を並列運
転させた場合において、何れかのＤＣ−ＤＣコンバータ
４０が発振を停止し、その二次巻線Ｍに所定時間電圧Ｖ
Tが生じない状態となると、コンデンサＣ1の容量が抵抗
Ｒhの値，並びに電圧Ｖc1の初期値により定まる所定時
間経過後に、比較器４１がＦＥＴＱfをＯＦＦにする。
このため、発振を停止したＤＣ−ＤＣコンバータ４０に
大電流が流れるのを防止でき、そのＤＣ−ＤＣコンバー
タ４０のＦＥＴＱfが破損することを防止できる。 〔実施形態５〕次に、本発明の実施形態５を説明する。
実施形態４によるＤＣ−ＤＣコンバータ４０を複数用い
て並列運転を行った場合において、何れかのＤＣ−ＤＣ
コンバータ４０が電圧ＶTが生じなくなり、電圧ＶTが０
の状態が所定時間続くと、そのＤＣ−ＤＣコンバータ４
０は、トランスＴ側の電位が負荷２側の電位よりも低く
なる。このため、他のＤＣ−ＤＣコンバータ４０からチ
ョークコイルＬを介して電流が流れ込む。この電流への
対処として、ＤＣ−ＤＣコンバータ４０では、電圧ＶT
が０の状態が所定時間続くと、比較器４１がＦＥＴＱf
をＯＦＦにする。
【０１０１】ところが、ＦＥＴＱfがＯＦＦとなってい
ると、他のＤＣ−ＤＣコンバータ４０から流れ込んだ電
流がその行き場を失う。このため、ＦＥＴＱfのドレイ
ン・ソース間に大きなサージ電圧が発生し、ＦＥＴＱf
が破損するおそれがあった。この問題に対し、チョーク
コイルＬの前段に抵抗やコンデンサを設けることでサー
ジ電圧に対するアブソーバを形成することが考えれる。
しかしながら、抵抗やコンデンサを設けることによって
損失が生じるので、ＤＣ−ＤＣコンバータ４０の効率が
低下する可能性があった。
ると、他のＤＣ−ＤＣコンバータ４０から流れ込んだ電
流がその行き場を失う。このため、ＦＥＴＱfのドレイ
ン・ソース間に大きなサージ電圧が発生し、ＦＥＴＱf
が破損するおそれがあった。この問題に対し、チョーク
コイルＬの前段に抵抗やコンデンサを設けることでサー
ジ電圧に対するアブソーバを形成することが考えれる。
しかしながら、抵抗やコンデンサを設けることによって
損失が生じるので、ＤＣ−ＤＣコンバータ４０の効率が
低下する可能性があった。
【０１０２】本発明の実施形態５は、上記問題を解消す
べくなされたものである。図５(ａ)は、実施形態５によ
るＤＣ−ＤＣコンバータ５０を示す回路構成図であり、
図５(ｂ)は、図５(ａ)に示した回路素子の動作を示すタ
イムチャートである。但し、実施形態５によるＤＣ−Ｄ
Ｃコンバータ５０は、上述したＤＣ−ＤＣコンバータ４
０に新たな構成を付加することによって構成されている
ので、共通する構成要素については同一の符号を付して
説明を省略し、新たな構成要素のみについて説明する。 〈ＤＣ−ＤＣコンバータ５０の回路構成〉図５(ａ)にお
いて、ＦＥＴＱｓのドレインとチョークコイルＬの一端
とを接続する信号線には、ツェナーダイオードＤＺ１の
カソードが接続されている。このツェナーダイオードＤ
Ｚ１のアノードは、トランスＴの二次巻線Ｍの他端と平
滑コンデンサＣの他端とを接続する信号線に接続されて
いる。
べくなされたものである。図５(ａ)は、実施形態５によ
るＤＣ−ＤＣコンバータ５０を示す回路構成図であり、
図５(ｂ)は、図５(ａ)に示した回路素子の動作を示すタ
イムチャートである。但し、実施形態５によるＤＣ−Ｄ
Ｃコンバータ５０は、上述したＤＣ−ＤＣコンバータ４
０に新たな構成を付加することによって構成されている
ので、共通する構成要素については同一の符号を付して
説明を省略し、新たな構成要素のみについて説明する。 〈ＤＣ−ＤＣコンバータ５０の回路構成〉図５(ａ)にお
いて、ＦＥＴＱｓのドレインとチョークコイルＬの一端
とを接続する信号線には、ツェナーダイオードＤＺ１の
カソードが接続されている。このツェナーダイオードＤ
Ｚ１のアノードは、トランスＴの二次巻線Ｍの他端と平
滑コンデンサＣの他端とを接続する信号線に接続されて
いる。
【０１０３】このツェナーダイオードＤＺ１の順方向の
抵抗は、ＦＥＴＱfのＯＮ時には、ＦＥＴＱfのソース・
ドレイン間の抵抗よりも大きくなり、ツェナーダイオー
ドＤＺ１が順方向(アノード→カソード)でＯＮとならな
いようになっている。 〈ＤＣ−ＤＣコンバータ５０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ５０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ５０の動作は、ＤＣ−ＤＣコンバータ
４０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ４０と異なる動作について説明する。また、
ここでは、複数のＤＣ−ＤＣコンバータ５０を用いて並
列運転を行っている場合における何れかのＤＣ−ＤＣコ
ンバータ５０の動作について説明する。
抵抗は、ＦＥＴＱfのＯＮ時には、ＦＥＴＱfのソース・
ドレイン間の抵抗よりも大きくなり、ツェナーダイオー
ドＤＺ１が順方向(アノード→カソード)でＯＮとならな
いようになっている。 〈ＤＣ−ＤＣコンバータ５０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ５０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ５０の動作は、ＤＣ−ＤＣコンバータ
４０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ４０と異なる動作について説明する。また、
ここでは、複数のＤＣ−ＤＣコンバータ５０を用いて並
列運転を行っている場合における何れかのＤＣ−ＤＣコ
ンバータ５０の動作について説明する。
【０１０４】トランスＴの二次巻線Ｍには、実施形態１
と同様に、トランスＴの一次巻線への電圧印加に応じ
て、電圧ＶTとして正の電圧と負の電圧とがそれぞれ一
定の大きさ及び周期で交互に発生する。
と同様に、トランスＴの一次巻線への電圧印加に応じ
て、電圧ＶTとして正の電圧と負の電圧とがそれぞれ一
定の大きさ及び周期で交互に発生する。
【０１０５】ここで、何れかのＤＣ−ＤＣコンバータ５
０が、電圧ＶTが０又は負電圧の時に故障によって発振
を停止し、図５(ｂ)に示すように、正の電圧ＶTが生じ
ない状態となったとする。すると、そのＤＣ−ＤＣコン
バータ５０のＦＥＴＱsはＯＦＦのままとなり、ＦＥＴ
Ｑfは、コンデンサＣissにチャージされた正の電圧によ
ってＯＮ状態を維持する。一方、コンデンサＣ1に蓄積
された電荷は、抵抗Ｒhを介して放電し、比較器４１に
入力される電圧Ｖc1が徐々に低下する。そして、比較器
４１は、電圧Ｖc1が参照電圧Ｖrefを下回った場合に
は、ＦＥＴＱfをＯＦＦとする。
０が、電圧ＶTが０又は負電圧の時に故障によって発振
を停止し、図５(ｂ)に示すように、正の電圧ＶTが生じ
ない状態となったとする。すると、そのＤＣ−ＤＣコン
バータ５０のＦＥＴＱsはＯＦＦのままとなり、ＦＥＴ
Ｑfは、コンデンサＣissにチャージされた正の電圧によ
ってＯＮ状態を維持する。一方、コンデンサＣ1に蓄積
された電荷は、抵抗Ｒhを介して放電し、比較器４１に
入力される電圧Ｖc1が徐々に低下する。そして、比較器
４１は、電圧Ｖc1が参照電圧Ｖrefを下回った場合に
は、ＦＥＴＱfをＯＦＦとする。
【０１０６】ところで、何れかのＤＣ−ＤＣコンバータ
５０が発振を停止することで、そのＤＣ−ＤＣコンバー
タ５０には、他のＤＣ−ＤＣコンバータ５０から出力さ
れた電流がチョークコイルＬを通じて流れ込む。即ち、
チョークコイルＬを流れる電流ＩLが通常時とは逆方向
へ流れる(図５(ｂ)参照)。すると、ツェナーダイオード
ＤＺ１のカソード・アノード間の電圧ＶDZ1が上昇す
る。そして、電圧ＶDZ1が所定のツェナー電圧を越える
と、ツェナーダイオードＤＺ１が降伏現象を起こし、ツ
ェナーダイオードＤＺ１に逆方向(カソード→アノード)
の電流ＩDZ1が流れる。このため、ＦＥＴＱfのドレイン
・ソース間の電圧ＶQfが大きくならない。
５０が発振を停止することで、そのＤＣ−ＤＣコンバー
タ５０には、他のＤＣ−ＤＣコンバータ５０から出力さ
れた電流がチョークコイルＬを通じて流れ込む。即ち、
チョークコイルＬを流れる電流ＩLが通常時とは逆方向
へ流れる(図５(ｂ)参照)。すると、ツェナーダイオード
ＤＺ１のカソード・アノード間の電圧ＶDZ1が上昇す
る。そして、電圧ＶDZ1が所定のツェナー電圧を越える
と、ツェナーダイオードＤＺ１が降伏現象を起こし、ツ
ェナーダイオードＤＺ１に逆方向(カソード→アノード)
の電流ＩDZ1が流れる。このため、ＦＥＴＱfのドレイン
・ソース間の電圧ＶQfが大きくならない。
【０１０７】実施形態５によるＤＣ−ＤＣコンバータ５
０によると、チョークコイルＬに蓄積された電流ＩLの
流れが逆方向となると、ツェナーダイオードＤＺ１が降
伏して電流ＩDZ1を二次巻線Ｍの他端側へ逃がす。この
ため、ＦＥＴＱfに大きなサージ電圧が生じ、ＦＥＴＱf
に大電流が流れてＦＥＴＱfが破損することを防止でき
る。
０によると、チョークコイルＬに蓄積された電流ＩLの
流れが逆方向となると、ツェナーダイオードＤＺ１が降
伏して電流ＩDZ1を二次巻線Ｍの他端側へ逃がす。この
ため、ＦＥＴＱfに大きなサージ電圧が生じ、ＦＥＴＱf
に大電流が流れてＦＥＴＱfが破損することを防止でき
る。
【０１０８】また、ツェナーダイオードＤＺ１を用いて
サージ電圧に対するアブソーバを形成してあるので、Ｄ
Ｃ−ＤＣコンバータ５０の通常運転においてツェナーダ
イオードＤＺ１による損失が発生しない。従って、ＤＣ
−ＤＣコンバータ５０はＤＣ−ＤＣコンバータ４０とほ
ぼ同様の効率で負荷２に略一定の直流電圧を供給するこ
とができる。 〔実施形態６〕次に、本発明の実施形態６を説明する。
図６は、実施形態６によるＤＣ−ＤＣコンバータ６０を
示す回路構成図である。但し、実施形態６によるＤＣ−
ＤＣコンバータ６０は、上述したＤＣ−ＤＣコンバータ
４０に新たな構成を付加することによって構成されてい
る。このため、共通する構成要素については同一の符号
を付して説明を省略し、新たな構成要素のみについて説
明する。 〈ＤＣ−ＤＣコンバータ６０の回路構成〉図６におい
て、ＦＥＴＱｓのドレインとチョークコイルＬの一端と
を接続する信号線には、ダイオードＤcのアノードが接
続されている。このダイオードＤcのカソードは、比較
器４１の駆動電圧Ｖccを生じる定電圧源に接続されてい
る(クランプ回路に相当)。ＦＥＴＱsがＯＮの際には、
このダイオードＤc側の電位は、チョークコイルＬ側の
電位よりも高く設定されている。これによって、ＦＥＴ
ＱsがＯＮの際には、電流がダイオードＤcへ向かって流
れないようになっている。 〈ＤＣ−ＤＣコンバータ６０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ６０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ６０の動作は、ＤＣ−ＤＣコンバータ
５０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ５０と異なる動作について説明する。また、
ここでは、複数のＤＣ−ＤＣコンバータ６０を用いて並
列運転を行っている場合の動作を説明する。
サージ電圧に対するアブソーバを形成してあるので、Ｄ
Ｃ−ＤＣコンバータ５０の通常運転においてツェナーダ
イオードＤＺ１による損失が発生しない。従って、ＤＣ
−ＤＣコンバータ５０はＤＣ−ＤＣコンバータ４０とほ
ぼ同様の効率で負荷２に略一定の直流電圧を供給するこ
とができる。 〔実施形態６〕次に、本発明の実施形態６を説明する。
図６は、実施形態６によるＤＣ−ＤＣコンバータ６０を
示す回路構成図である。但し、実施形態６によるＤＣ−
ＤＣコンバータ６０は、上述したＤＣ−ＤＣコンバータ
４０に新たな構成を付加することによって構成されてい
る。このため、共通する構成要素については同一の符号
を付して説明を省略し、新たな構成要素のみについて説
明する。 〈ＤＣ−ＤＣコンバータ６０の回路構成〉図６におい
て、ＦＥＴＱｓのドレインとチョークコイルＬの一端と
を接続する信号線には、ダイオードＤcのアノードが接
続されている。このダイオードＤcのカソードは、比較
器４１の駆動電圧Ｖccを生じる定電圧源に接続されてい
る(クランプ回路に相当)。ＦＥＴＱsがＯＮの際には、
このダイオードＤc側の電位は、チョークコイルＬ側の
電位よりも高く設定されている。これによって、ＦＥＴ
ＱsがＯＮの際には、電流がダイオードＤcへ向かって流
れないようになっている。 〈ＤＣ−ＤＣコンバータ６０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ６０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ６０の動作は、ＤＣ−ＤＣコンバータ
５０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ５０と異なる動作について説明する。また、
ここでは、複数のＤＣ−ＤＣコンバータ６０を用いて並
列運転を行っている場合の動作を説明する。
【０１０９】上述したように、何れかのＤＣ−ＤＣコン
バータ６０が発振を停止し、正の電圧ＶTが生じない状
態となったとする。すると、ＦＥＴＱsはＯＦＦのまま
となり、ＦＥＴＱfはコンデンサＣissにチャージされた
正の電圧によってＯＮ状態を維持する。そして、所定時
間が経過すると、ＦＥＴＱfは比較器４１によってＯＦ
Ｆとなる。
バータ６０が発振を停止し、正の電圧ＶTが生じない状
態となったとする。すると、ＦＥＴＱsはＯＦＦのまま
となり、ＦＥＴＱfはコンデンサＣissにチャージされた
正の電圧によってＯＮ状態を維持する。そして、所定時
間が経過すると、ＦＥＴＱfは比較器４１によってＯＦ
Ｆとなる。
【０１１０】一方、何れかのＤＣ−ＤＣコンバータ６０
の発振が停止することで、このＤＣ−ＤＣコンバータ６
０の電位が、他のＤＣ−ＤＣコンバータ６０の電位より
も低くなる。このため、他のＤＣ−ＤＣコンバータ６０
から発振を停止したＤＣ−ＤＣコンバータ６０のチョー
クコイルＬを通じて電流が流れ込む。
の発振が停止することで、このＤＣ−ＤＣコンバータ６
０の電位が、他のＤＣ−ＤＣコンバータ６０の電位より
も低くなる。このため、他のＤＣ−ＤＣコンバータ６０
から発振を停止したＤＣ−ＤＣコンバータ６０のチョー
クコイルＬを通じて電流が流れ込む。
【０１１１】これによって、発振を停止したＤＣ−ＤＣ
コンバータ６０のチョークコイルＬには、通常時とは逆
方向の電流ＩLが流れる。このとき、ＦＥＴＱs及びＦＥ
ＴＱfがＯＦＦとなっているので、ダイオードＤcの電位
が最も低い状態となっている。従って、電流ＩLは、ダ
イオードＤcを介して駆動電圧Ｖccを生じる定電圧源ヘ
流れる。このため、ＦＥＴＱfのドレイン・ソース間の
電圧ＶQfが駆動電圧Ｖccでクランプされ、サージ電圧の
発生が防止される。
コンバータ６０のチョークコイルＬには、通常時とは逆
方向の電流ＩLが流れる。このとき、ＦＥＴＱs及びＦＥ
ＴＱfがＯＦＦとなっているので、ダイオードＤcの電位
が最も低い状態となっている。従って、電流ＩLは、ダ
イオードＤcを介して駆動電圧Ｖccを生じる定電圧源ヘ
流れる。このため、ＦＥＴＱfのドレイン・ソース間の
電圧ＶQfが駆動電圧Ｖccでクランプされ、サージ電圧の
発生が防止される。
【０１１２】実施形態６におけるＤＣ−ＤＣコンバータ
６０の効果は、実施形態５におけるＤＣ−ＤＣコンバー
タ５０とほぼ同様である。もっとも、他のＤＣ−ＤＣコ
ンバータ６０から流れ込んできた電流を比較器４１の駆
動電圧Ｖccとして使用できるという利点がある。 〔実施形態７〕次に、本発明の実施形態７を説明する。
実施形態７は、実施形態５にて説明したＤＣ−ＤＣコン
バータ５０(図５参照)を改良したものである。図７(ａ)
は、実施形態７によるＤＣ−ＤＣコンバータ７０を示す
回路構成図であり、図７(ｂ)は、図７(ａ)に示したＤＣ
−ＤＣコンバータ６０の電圧波形図である。但し、ＤＣ
−ＤＣコンバータ７０は、ＤＣ−ＤＣコンバータ５０に
新たな構成を付加して構成されているので、共通する構
成要素については同一の符号を付して説明を省略し、新
たな構成要素について説明する。 〈ＤＣ−ＤＣコンバータ７０の回路構成〉図７(ａ)にお
いて、ＦＥＴＱsのドレインには、可飽和リアクトルＬs
の一端が接続されている。可飽和リアクトルＬsの他端
は、信号線を介してチョークコイルＬの一端に接続され
ている。可飽和リアクトルＬsの他端とチョークコイル
Ｌの一端とを接続する信号線には、可飽和リアクトルＬ
fの一端が接続されている。可飽和リアクトルＬfの他端
は、ＦＥＴＱfのドレインに接続されている。
６０の効果は、実施形態５におけるＤＣ−ＤＣコンバー
タ５０とほぼ同様である。もっとも、他のＤＣ−ＤＣコ
ンバータ６０から流れ込んできた電流を比較器４１の駆
動電圧Ｖccとして使用できるという利点がある。 〔実施形態７〕次に、本発明の実施形態７を説明する。
実施形態７は、実施形態５にて説明したＤＣ−ＤＣコン
バータ５０(図５参照)を改良したものである。図７(ａ)
は、実施形態７によるＤＣ−ＤＣコンバータ７０を示す
回路構成図であり、図７(ｂ)は、図７(ａ)に示したＤＣ
−ＤＣコンバータ６０の電圧波形図である。但し、ＤＣ
−ＤＣコンバータ７０は、ＤＣ−ＤＣコンバータ５０に
新たな構成を付加して構成されているので、共通する構
成要素については同一の符号を付して説明を省略し、新
たな構成要素について説明する。 〈ＤＣ−ＤＣコンバータ７０の回路構成〉図７(ａ)にお
いて、ＦＥＴＱsのドレインには、可飽和リアクトルＬs
の一端が接続されている。可飽和リアクトルＬsの他端
は、信号線を介してチョークコイルＬの一端に接続され
ている。可飽和リアクトルＬsの他端とチョークコイル
Ｌの一端とを接続する信号線には、可飽和リアクトルＬ
fの一端が接続されている。可飽和リアクトルＬfの他端
は、ＦＥＴＱfのドレインに接続されている。
【０１１３】また、可飽和リアクトルＬsの他端とチョ
ークコイルＬの一端とを接続する信号線には、ダイオー
ドＤdのアノードが接続されている。ダイオードＤdのカ
ソードは、ツェナーダイオードＤＺ１のカソードに接続
されている。ツェナーダイオードＤＺ１のカソードは、
トランスＴの二次巻線Ｍの他端と平滑コンデンサＣの他
端とを接続する信号線に接続されている。
ークコイルＬの一端とを接続する信号線には、ダイオー
ドＤdのアノードが接続されている。ダイオードＤdのカ
ソードは、ツェナーダイオードＤＺ１のカソードに接続
されている。ツェナーダイオードＤＺ１のカソードは、
トランスＴの二次巻線Ｍの他端と平滑コンデンサＣの他
端とを接続する信号線に接続されている。
【０１１４】可飽和リアクトルＬfは、ＦＥＴＱfがＯＮ
となった際にＦＥＴＱfのドレインからの電流をその磁
束密度が飽和するまで蓄積し、飽和状態となると電流を
導通する。また、可飽和リアクトルＬsは、ＦＥＴＱsが
ＯＮとなった際にＦＥＴＱsのドレインからの電流をそ
の磁束密度が飽和するまで蓄積し、飽和状態となると電
流を導通する。
となった際にＦＥＴＱfのドレインからの電流をその磁
束密度が飽和するまで蓄積し、飽和状態となると電流を
導通する。また、可飽和リアクトルＬsは、ＦＥＴＱsが
ＯＮとなった際にＦＥＴＱsのドレインからの電流をそ
の磁束密度が飽和するまで蓄積し、飽和状態となると電
流を導通する。
【０１１５】ここに、ＤＣ−ＤＣコンバータ７０のＦＥ
ＴＱsとＦＥＴＱfとは、同時にＯＮ／ＯＦＦとなる訳で
はなく、ＦＥＴＱsがＯＦＦとなってからＦＥＴＱfがＯ
Ｎとなるまでの時間，或いは、ＦＥＴＱfがＯＦＦとな
ってからＦＥＴＱsがＯＮとなるまでの時間，即ち、Ｆ
ＥＴＱsとＦＥＴＱfとが同時にＯＮとなる時間がある。
ＴＱsとＦＥＴＱfとは、同時にＯＮ／ＯＦＦとなる訳で
はなく、ＦＥＴＱsがＯＦＦとなってからＦＥＴＱfがＯ
Ｎとなるまでの時間，或いは、ＦＥＴＱfがＯＦＦとな
ってからＦＥＴＱsがＯＮとなるまでの時間，即ち、Ｆ
ＥＴＱsとＦＥＴＱfとが同時にＯＮとなる時間がある。
【０１１６】可飽和リアクトルＬsと可飽和リアクトル
Ｌfとは、ＦＥＴＱfがＯＮとなってからＦＥＴＱsがＯ
ＦＦとなるまでの間に、定格以上の電流がＦＥＴＱsの
ドレインからソースへ流れてしまうこと，及びＦＥＴＱ
sがＯＮとなってからＦＥＴＱfがＯＦＦとなるまでの間
に、定格以上の電流がＦＥＴＱfのドレインからソース
へ流れてしまうことを防止し、ＦＥＴＱs又はＦＥＴＱf
が破損することを防止する。
Ｌfとは、ＦＥＴＱfがＯＮとなってからＦＥＴＱsがＯ
ＦＦとなるまでの間に、定格以上の電流がＦＥＴＱsの
ドレインからソースへ流れてしまうこと，及びＦＥＴＱ
sがＯＮとなってからＦＥＴＱfがＯＦＦとなるまでの間
に、定格以上の電流がＦＥＴＱfのドレインからソース
へ流れてしまうことを防止し、ＦＥＴＱs又はＦＥＴＱf
が破損することを防止する。
【０１１７】ダイオードＤdは、ＦＥＴＱfがＯＮとなっ
た際に、可飽和リアクトルＬfが飽和してＦＥＴＱfのド
レインからの電流を導通する状態となるまでの間、ツェ
ナーダイオードＤＺ１が順方向(アノード→カソード)で
ＯＮとなることによる損失の発生を防止する。 〈ＤＣ−ＤＣコンバータ７０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ７０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ７０の動作は、ＤＣ−ＤＣコンバータ
５０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ５０と異なる動作について説明する。トラン
スＴの二次巻線Ｍには、図７(ｂ)に示すように、トラン
スＴの一次巻線への電圧印加に応じて、電圧ＶTとして
正の電圧と負の電圧とがそれぞれ一定の大きさ及び周期
で交互に発生する。
た際に、可飽和リアクトルＬfが飽和してＦＥＴＱfのド
レインからの電流を導通する状態となるまでの間、ツェ
ナーダイオードＤＺ１が順方向(アノード→カソード)で
ＯＮとなることによる損失の発生を防止する。 〈ＤＣ−ＤＣコンバータ７０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ７０の動作を以下に説明する。但し、ＤＣ
−ＤＣコンバータ７０の動作は、ＤＣ−ＤＣコンバータ
５０の動作と共通部分を含むので、主としてＤＣ−ＤＣ
コンバータ５０と異なる動作について説明する。トラン
スＴの二次巻線Ｍには、図７(ｂ)に示すように、トラン
スＴの一次巻線への電圧印加に応じて、電圧ＶTとして
正の電圧と負の電圧とがそれぞれ一定の大きさ及び周期
で交互に発生する。
【０１１８】ここに、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに正方向の電圧ＶTが生じ且つ
補助巻線Ｈ１の第１出力端に電圧が生じたとする。これ
によって、ＦＥＴＱsがＯＮとなる。すると、ＦＥＴＱs
のドレインから電流が流れて可飽和リアクトルＬsにあ
る程度の時間蓄積され、可飽和リアクトルＬsが飽和す
ると、チョークコイルＬへ電流が流れる。
加によって、二次巻線Ｍに正方向の電圧ＶTが生じ且つ
補助巻線Ｈ１の第１出力端に電圧が生じたとする。これ
によって、ＦＥＴＱsがＯＮとなる。すると、ＦＥＴＱs
のドレインから電流が流れて可飽和リアクトルＬsにあ
る程度の時間蓄積され、可飽和リアクトルＬsが飽和す
ると、チョークコイルＬへ電流が流れる。
【０１１９】この後、ＦＥＴＱsがＯＮの間、チョーク
コイルＬにはエネルギーが蓄積されるとともに、平滑コ
ンデンサＣが充電される。これによって、平滑化された
一定の直流電圧がＤＣ−ＤＣコンバータ２０の出力とし
て負荷２に供給される。
コイルＬにはエネルギーが蓄積されるとともに、平滑コ
ンデンサＣが充電される。これによって、平滑化された
一定の直流電圧がＤＣ−ＤＣコンバータ２０の出力とし
て負荷２に供給される。
【０１２０】また、ＦＥＴＱsがＯＮの間、ツェナーダ
イオードＤＺ１のアノードからダイオードＤdのアノー
ドまでの間の電圧(電圧ＶDd+ＶDZ1)は、図７(ｂ)に示さ
れるように、所定値の正の電圧を維持する。
イオードＤＺ１のアノードからダイオードＤdのアノー
ドまでの間の電圧(電圧ＶDd+ＶDZ1)は、図７(ｂ)に示さ
れるように、所定値の正の電圧を維持する。
【０１２１】この後、二次巻線Ｍに生じる電圧ＶTの極
性が正から負へ変わると、ＦＥＴＱsがＯＦＦとなる。
すると、チョークコイルＬに蓄積されたエネルギーに基
づく電流ＩLが、負荷２及び寄生ダイオードＤＱfを経て
可飽和リアクトルＬfに流れる。可飽和リアクトルＬf
は、自身が飽和状態となるまで、電流ＩLの導通を阻止
する。
性が正から負へ変わると、ＦＥＴＱsがＯＦＦとなる。
すると、チョークコイルＬに蓄積されたエネルギーに基
づく電流ＩLが、負荷２及び寄生ダイオードＤＱfを経て
可飽和リアクトルＬfに流れる。可飽和リアクトルＬf
は、自身が飽和状態となるまで、電流ＩLの導通を阻止
する。
【０１２２】このとき、電圧ＶDd+ＶDZ1は、図７(ｂ)に
示されるように負となり、且つＦＥＴＱfのソース・ド
レイン間よりも電位が低い状態となるので、ツェナーダ
イオードＤＺ１が順方向(アノード→カソード)でＯＮと
なり電流ＩLを流そうとする。ところが、ダイオードＤd
が電流ＩLの流れに対して逆方向に設けられているの
で、ツェナーダイオードＤＺ１を電流ＩLが流れること
が阻止される。
示されるように負となり、且つＦＥＴＱfのソース・ド
レイン間よりも電位が低い状態となるので、ツェナーダ
イオードＤＺ１が順方向(アノード→カソード)でＯＮと
なり電流ＩLを流そうとする。ところが、ダイオードＤd
が電流ＩLの流れに対して逆方向に設けられているの
で、ツェナーダイオードＤＺ１を電流ＩLが流れること
が阻止される。
【０１２３】この後、ＦＥＴＱfがＯＮとなり且つ可飽
和リアクトルＬfが飽和することで、電圧ＶDd+ＶDZ1が
ほぼ０となり、チョークコイルＬ，負荷２，ＦＥＴＱ
f，及び可飽和リアクトルＬfを電流ＩLが流れる状態と
なる。
和リアクトルＬfが飽和することで、電圧ＶDd+ＶDZ1が
ほぼ０となり、チョークコイルＬ，負荷２，ＦＥＴＱ
f，及び可飽和リアクトルＬfを電流ＩLが流れる状態と
なる。
【０１２４】そして、トランスＴが磁気リセットされ、
二次巻線Ｍの電圧ＶTが０となると、ＦＥＴＱfのコンデ
ンサＣissにチャージされた正の電圧によってＦＥＴＱf
がＯＮ状態を維持する。この後、二次巻線Ｍに正の電圧
ＶTが生じると、ＦＥＴＱ1がＯＮとなってＦＥＴＱfを
ＯＦＦとする。
二次巻線Ｍの電圧ＶTが０となると、ＦＥＴＱfのコンデ
ンサＣissにチャージされた正の電圧によってＦＥＴＱf
がＯＮ状態を維持する。この後、二次巻線Ｍに正の電圧
ＶTが生じると、ＦＥＴＱ1がＯＮとなってＦＥＴＱfを
ＯＦＦとする。
【０１２５】この後、ＦＥＴＱsがＯＮとなるまでの
間、可飽和リアクトルＬsによって、ＦＥＴＱsのドレイ
ンからソースへ流れようとする電流の導通が阻止され
る。そして、ＦＥＴＱsがＯＮとなると、チョークコイ
ルＬに再びエネルギーが蓄積される。以後、ＤＣ−ＤＣ
コンバータ７０は、上述した動作を繰り返す。
間、可飽和リアクトルＬsによって、ＦＥＴＱsのドレイ
ンからソースへ流れようとする電流の導通が阻止され
る。そして、ＦＥＴＱsがＯＮとなると、チョークコイ
ルＬに再びエネルギーが蓄積される。以後、ＤＣ−ＤＣ
コンバータ７０は、上述した動作を繰り返す。
【０１２６】実施形態７によるＤＣ−ＤＣコンバータ７
０によると、ツェナーダイオードＤＺ１のカソードから
流れる電流を阻止する状態でダイオードＤdを設けてあ
る。このため、、ＦＥＴＱsがＯＦＦとなってＦＥＴＱf
がＯＮとなるまでの間において、可飽和リアクトルＬf
が飽和するまでの間に、ツェナーダイオードＤＺ１が順
方向でＯＮとなることによる損失を防止できる。 〔実施形態８〕次に、本発明の実施形態８を説明する。
上述した実施形態１〜４におけるＤＣ−ＤＣコンバータ
１０,２０,３０,及び４０では、ＦＥＴＱfのゲート電圧
は、二次巻線Ｍに生じた電圧ＶT及びコンデンサＣissに
チャージされた電圧によって操作される。このため、Ｆ
ＥＴＱfのゲート電圧は、二次巻線Ｍ及び抵抗Ｒfのイン
ピーダンス成分やコンデンサＣissの容量によって振動
する。これによって、ＦＥＴＱfのゲート電圧がその定
格を越えてしまうおそれがあった。
０によると、ツェナーダイオードＤＺ１のカソードから
流れる電流を阻止する状態でダイオードＤdを設けてあ
る。このため、、ＦＥＴＱsがＯＦＦとなってＦＥＴＱf
がＯＮとなるまでの間において、可飽和リアクトルＬf
が飽和するまでの間に、ツェナーダイオードＤＺ１が順
方向でＯＮとなることによる損失を防止できる。 〔実施形態８〕次に、本発明の実施形態８を説明する。
上述した実施形態１〜４におけるＤＣ−ＤＣコンバータ
１０,２０,３０,及び４０では、ＦＥＴＱfのゲート電圧
は、二次巻線Ｍに生じた電圧ＶT及びコンデンサＣissに
チャージされた電圧によって操作される。このため、Ｆ
ＥＴＱfのゲート電圧は、二次巻線Ｍ及び抵抗Ｒfのイン
ピーダンス成分やコンデンサＣissの容量によって振動
する。これによって、ＦＥＴＱfのゲート電圧がその定
格を越えてしまうおそれがあった。
【０１２７】本発明の実施形態８は、上記問題を解消す
べくなされたものである。図８(ａ)は、実施形態８によ
るＤＣ−ＤＣコンバータ８０を示す回路構成図であり、
図８(ｂ)は、図８(ａ)に示した回路素子の動作を示すタ
イムチャートである。但し、実施形態８によるＤＣ−Ｄ
Ｃコンバータ５０は、上述したＤＣ−ＤＣコンバータ４
０に新たな構成を付加することによって構成されている
ので、共通する構成要素については同一の符号を付して
説明を省略し、新たな構成要素のみについて説明する。 〈ＤＣ−ＤＣコンバータ８０の回路構成〉抵抗Ｒfの他
端とＦＥＴＱfのゲートとを接続する信号線には、信号
線が引き出されており、この信号線にはダイオードＤ5
のアノードが接続されている。このダイオードＤ5のカ
ソードは、比較器４１の駆動電圧Ｖccを発生する定電圧
源に接続されている。ダイオードＤ5は、駆動電圧Ｖcc
がＦＥＴＱfのゲートに印加されることを阻止する。 〈ＤＣ−ＤＣコンバータ８０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ８０の動作を説明する。但し、ＤＣ−ＤＣ
コンバータ８０の動作は、ＤＣ−ＤＣコンバータ４０の
動作とほぼ同様であるので、ＤＣ−ＤＣコンバータ４０
と異なる動作について説明する。トランスＴの二次巻線
Ｍには、図８(ｂ)に示すように、トランスＴの一次巻線
への電圧印加に応じて、電圧ＶTとして正の電圧と負の
電圧とがそれぞれ一定の大きさ及び周期で交互に発生す
る。
べくなされたものである。図８(ａ)は、実施形態８によ
るＤＣ−ＤＣコンバータ８０を示す回路構成図であり、
図８(ｂ)は、図８(ａ)に示した回路素子の動作を示すタ
イムチャートである。但し、実施形態８によるＤＣ−Ｄ
Ｃコンバータ５０は、上述したＤＣ−ＤＣコンバータ４
０に新たな構成を付加することによって構成されている
ので、共通する構成要素については同一の符号を付して
説明を省略し、新たな構成要素のみについて説明する。 〈ＤＣ−ＤＣコンバータ８０の回路構成〉抵抗Ｒfの他
端とＦＥＴＱfのゲートとを接続する信号線には、信号
線が引き出されており、この信号線にはダイオードＤ5
のアノードが接続されている。このダイオードＤ5のカ
ソードは、比較器４１の駆動電圧Ｖccを発生する定電圧
源に接続されている。ダイオードＤ5は、駆動電圧Ｖcc
がＦＥＴＱfのゲートに印加されることを阻止する。 〈ＤＣ−ＤＣコンバータ８０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ８０の動作を説明する。但し、ＤＣ−ＤＣ
コンバータ８０の動作は、ＤＣ−ＤＣコンバータ４０の
動作とほぼ同様であるので、ＤＣ−ＤＣコンバータ４０
と異なる動作について説明する。トランスＴの二次巻線
Ｍには、図８(ｂ)に示すように、トランスＴの一次巻線
への電圧印加に応じて、電圧ＶTとして正の電圧と負の
電圧とがそれぞれ一定の大きさ及び周期で交互に発生す
る。
【０１２８】ＦＥＴＱs及びＦＥＴＱ1がＯＮの間には、
ＦＥＴＱfのゲート電圧(ゲート・ソース電圧：図８(ｂ)
のＶGS-Qf)は、負の電圧ＶT(例えば、−１２Ｖ)とな
る。この後、二次巻線Ｍに生じる電圧ＶTの極性が正か
ら負へ変わることによって、補助巻線Ｈ２の第２出力端
に正の電圧が生じ、ＦＥＴＱfのゲート電圧が上昇して
ＦＥＴＱfがＯＮとなる。
ＦＥＴＱfのゲート電圧(ゲート・ソース電圧：図８(ｂ)
のＶGS-Qf)は、負の電圧ＶT(例えば、−１２Ｖ)とな
る。この後、二次巻線Ｍに生じる電圧ＶTの極性が正か
ら負へ変わることによって、補助巻線Ｈ２の第２出力端
に正の電圧が生じ、ＦＥＴＱfのゲート電圧が上昇して
ＦＥＴＱfがＯＮとなる。
【０１２９】このとき、ＦＥＴＱfのゲート電圧が振動
し、定格の上限を越えた大きさ(例えば、＋１５Ｖ)まで
上昇しようとしたとする(図８(ｂ)破線参照)。すると、
ＦＥＴＱfのゲート電圧は、比較器４１の駆動電圧Ｖcc
(例えば、＋１２Ｖ)でクランプされているので、ゲート
電圧は、＋１５Ｖまで上昇せず、＋１２Ｖで抑えられ
る。このため、ゲート電圧が所定の定格内に収まる。ま
た、余分な電流がダイオードＤ５を介して電源へ向かっ
て流れ、比較器４１の駆動電圧Ｖccとして利用される。
し、定格の上限を越えた大きさ(例えば、＋１５Ｖ)まで
上昇しようとしたとする(図８(ｂ)破線参照)。すると、
ＦＥＴＱfのゲート電圧は、比較器４１の駆動電圧Ｖcc
(例えば、＋１２Ｖ)でクランプされているので、ゲート
電圧は、＋１５Ｖまで上昇せず、＋１２Ｖで抑えられ
る。このため、ゲート電圧が所定の定格内に収まる。ま
た、余分な電流がダイオードＤ５を介して電源へ向かっ
て流れ、比較器４１の駆動電圧Ｖccとして利用される。
【０１３０】実施形態８によるＤＣ−ＤＣコンバータ８
０によると、ＦＥＴＱfのゲートがダイオードＤ5を介し
て比較器４１の駆動電源に接続されている。このたＭ、
ＦＥＴＱfのゲートに印加される電圧の上限が駆動電圧
Ｖccにクランプされる。このため、補助巻線Ｈ２，抵抗
Ｒf，又はコンデンサＣissによってＦＥＴＱfのゲート
電圧が振動し、そのゲート電圧が定格外まで上昇するこ
とが抑制される。従って、ＦＥＴＱfの破損を防止する
ことができる。 〔実施形態９〕次に、本発明の実施形態９を説明する。
実施形態９も実施形態８におけるＤＣ−ＤＣコンバータ
８０と同様に、ＦＥＴＱfのゲート電圧の振動による問
題を解消すべくなされたものである。図９(ａ)は、実施
形態９によるＤＣ−ＤＣコンバータ９０を示す回路構成
図であり、図９(ｂ)は、図９(ａ)に示した回路素子の動
作を示すタイムチャートである。但し、実施形態９のＤ
Ｃ−ＤＣコンバータ９０は、上述したＤＣ−ＤＣコンバ
ータ３０(図３(ａ)参照)に新たな構成を付加することに
よって構成されているので、共通する構成要素について
は同一の符号を付して説明を省略し、新たな構成要素の
みについて説明する。 〈ＤＣ−ＤＣコンバータ９０の回路構成〉二次巻線Ｍの
一端とＦＥＴＱsのソースとを接続する信号線には、ダ
イオードＤ9のアノードが接続されている。ダイオード
Ｄ9のカソードは、抵抗Ｒ7の一端に接続されている。抵
抗Ｒ7の他端は、コンデンサＣ3の一端に接続されてい
る。コンデンサＣ3の他端は、二次巻線Ｍの他端とＦＥ
ＴＱfのソースとを接続する信号線に接続されている。
０によると、ＦＥＴＱfのゲートがダイオードＤ5を介し
て比較器４１の駆動電源に接続されている。このたＭ、
ＦＥＴＱfのゲートに印加される電圧の上限が駆動電圧
Ｖccにクランプされる。このため、補助巻線Ｈ２，抵抗
Ｒf，又はコンデンサＣissによってＦＥＴＱfのゲート
電圧が振動し、そのゲート電圧が定格外まで上昇するこ
とが抑制される。従って、ＦＥＴＱfの破損を防止する
ことができる。 〔実施形態９〕次に、本発明の実施形態９を説明する。
実施形態９も実施形態８におけるＤＣ−ＤＣコンバータ
８０と同様に、ＦＥＴＱfのゲート電圧の振動による問
題を解消すべくなされたものである。図９(ａ)は、実施
形態９によるＤＣ−ＤＣコンバータ９０を示す回路構成
図であり、図９(ｂ)は、図９(ａ)に示した回路素子の動
作を示すタイムチャートである。但し、実施形態９のＤ
Ｃ−ＤＣコンバータ９０は、上述したＤＣ−ＤＣコンバ
ータ３０(図３(ａ)参照)に新たな構成を付加することに
よって構成されているので、共通する構成要素について
は同一の符号を付して説明を省略し、新たな構成要素の
みについて説明する。 〈ＤＣ−ＤＣコンバータ９０の回路構成〉二次巻線Ｍの
一端とＦＥＴＱsのソースとを接続する信号線には、ダ
イオードＤ9のアノードが接続されている。ダイオード
Ｄ9のカソードは、抵抗Ｒ7の一端に接続されている。抵
抗Ｒ7の他端は、コンデンサＣ3の一端に接続されてい
る。コンデンサＣ3の他端は、二次巻線Ｍの他端とＦＥ
ＴＱfのソースとを接続する信号線に接続されている。
【０１３１】二次巻線Ｍの他端とＦＥＴＱfのソースと
を接続する信号線には、コンデンサＣ4の一端が接続さ
れている。コンデンサＣ4の他端は、抵抗Ｒ6の一端に接
続されている。抵抗Ｒ6の他端は、ダイオードＤ8のアノ
ードに接続されている。ダイオードＤ8のカソードは、
補助巻線Ｈ２の第２出力端とＦＥＴＱ1のソースとを接
続する信号線に接続されている。
を接続する信号線には、コンデンサＣ4の一端が接続さ
れている。コンデンサＣ4の他端は、抵抗Ｒ6の一端に接
続されている。抵抗Ｒ6の他端は、ダイオードＤ8のアノ
ードに接続されている。ダイオードＤ8のカソードは、
補助巻線Ｈ２の第２出力端とＦＥＴＱ1のソースとを接
続する信号線に接続されている。
【０１３２】抵抗Ｒfの他端とＦＥＴＱfのゲートとを接
続する信号線には、信号線を介してダイオードＤ6のア
ノードとダイオードＤ7のアノードとがそれぞれ接続さ
れている。ダイオードＤ6のカソードは、コンデンサＣ3
の一端に接続されている。ダイオードＤ7のカソード
は、コンデンサＣ4の他端に接続されている。
続する信号線には、信号線を介してダイオードＤ6のア
ノードとダイオードＤ7のアノードとがそれぞれ接続さ
れている。ダイオードＤ6のカソードは、コンデンサＣ3
の一端に接続されている。ダイオードＤ7のカソード
は、コンデンサＣ4の他端に接続されている。
【０１３３】なお、上述したダイオードＤ9，抵抗Ｒ7，
ダイオードＤ6，コンデンサＣ3，コンデンサＣ4，抵抗
Ｒ6，ダイオードＤ7，及びダイオードＤ8が、本発明に
よる駆動電力調整手段に相当する。 〈ＤＣ−ＤＣコンバータ９０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ９０の動作を説明する。但し、ＤＣ−ＤＣ
コンバータ９０の動作は、ＤＣ−ＤＣコンバータ３０の
動作とほぼ同様であるので、ＤＣ−ＤＣコンバータ３０
と異なる動作について説明する。トランスＴの二次巻線
Ｍには、図９(ｂ)に示すように、トランスＴの一次巻線
への電圧印加に応じて、電圧ＶTとして正の電圧と負の
電圧とがそれぞれ一定の大きさ及び周期で交互に発生す
る。
ダイオードＤ6，コンデンサＣ3，コンデンサＣ4，抵抗
Ｒ6，ダイオードＤ7，及びダイオードＤ8が、本発明に
よる駆動電力調整手段に相当する。 〈ＤＣ−ＤＣコンバータ９０の動作〉上述したＤＣ−Ｄ
Ｃコンバータ９０の動作を説明する。但し、ＤＣ−ＤＣ
コンバータ９０の動作は、ＤＣ−ＤＣコンバータ３０の
動作とほぼ同様であるので、ＤＣ−ＤＣコンバータ３０
と異なる動作について説明する。トランスＴの二次巻線
Ｍには、図９(ｂ)に示すように、トランスＴの一次巻線
への電圧印加に応じて、電圧ＶTとして正の電圧と負の
電圧とがそれぞれ一定の大きさ及び周期で交互に発生す
る。
【０１３４】ここに、トランスＴの二次巻線Ｍに正の電
圧ＶTが生じると、ＦＥＴＱs及びＦＥＴＱ1がＯＮとな
り、チョークコイルＬにエネルギーが蓄積されるととも
に、平滑化された直流電圧が負荷２に供給される。ま
た、正の電圧ＶTが生じることによって、電圧ＶTに応じ
た電荷が抵抗Ｄ9及び抵抗Ｒ7を介してコンデンサＣ3に
チャージされる。さらに、正の電圧ＶTが生じると同時
に、補助巻線Ｈ２の一端に正の電圧が生じ、これによっ
て、コンデンサＣ4に電圧がチャージされる。
圧ＶTが生じると、ＦＥＴＱs及びＦＥＴＱ1がＯＮとな
り、チョークコイルＬにエネルギーが蓄積されるととも
に、平滑化された直流電圧が負荷２に供給される。ま
た、正の電圧ＶTが生じることによって、電圧ＶTに応じ
た電荷が抵抗Ｄ9及び抵抗Ｒ7を介してコンデンサＣ3に
チャージされる。さらに、正の電圧ＶTが生じると同時
に、補助巻線Ｈ２の一端に正の電圧が生じ、これによっ
て、コンデンサＣ4に電圧がチャージされる。
【０１３５】この後、二次巻線Ｍに生じる電圧ＶTの極
性が正から負に変わることによって、補助巻線Ｈ２の第
２出力端に正の電圧が生じ、ＦＥＴＱfのゲート電圧(図
９(ｂ)のＶGS-Qf)が上昇してＦＥＴＱfがＯＮとなる。
ここで、ＦＥＴＱfのゲートは、ダイオードＤ6を介して
コンデンサＣ3の一端に接続されており、このときのコ
ンデンサＣ3の一端の極性は正である。このため、ＦＥ
ＴＱfのゲート電圧は、コンデンサＣ3にチャージされた
正の電圧(例えば、＋１２Ｖ)でクランプされる。
性が正から負に変わることによって、補助巻線Ｈ２の第
２出力端に正の電圧が生じ、ＦＥＴＱfのゲート電圧(図
９(ｂ)のＶGS-Qf)が上昇してＦＥＴＱfがＯＮとなる。
ここで、ＦＥＴＱfのゲートは、ダイオードＤ6を介して
コンデンサＣ3の一端に接続されており、このときのコ
ンデンサＣ3の一端の極性は正である。このため、ＦＥ
ＴＱfのゲート電圧は、コンデンサＣ3にチャージされた
正の電圧(例えば、＋１２Ｖ)でクランプされる。
【０１３６】従って、二次巻線Ｍに負の電圧ＶTの発生
することによって、ＦＥＴＱfのゲート電圧が振動し、
定格の上限を越えた大きさ(例えば、＋１５Ｖ)まで上昇
しようとしても、ＦＥＴＱfのゲート電圧は、コンデン
サＣ3にチャージされる正の電圧の上限である＋１２Ｖ
までしか上昇しない(図９(ｂ)破線参照)。これによっ
て、ＦＥＴＱfのゲート電圧が定格内に抑えられる。
することによって、ＦＥＴＱfのゲート電圧が振動し、
定格の上限を越えた大きさ(例えば、＋１５Ｖ)まで上昇
しようとしても、ＦＥＴＱfのゲート電圧は、コンデン
サＣ3にチャージされる正の電圧の上限である＋１２Ｖ
までしか上昇しない(図９(ｂ)破線参照)。これによっ
て、ＦＥＴＱfのゲート電圧が定格内に抑えられる。
【０１３７】この後、トランスＴが磁気リセットされ電
圧ＶTが０となった後に、二次巻線Ｍに再び正の電圧ＶT
が発生すると、ＦＥＴＱ1がＯＮとなる。これにより、
ＦＥＴＱfのゲート電圧が下降してＦＥＴＱfがＯＦＦと
なる。
圧ＶTが０となった後に、二次巻線Ｍに再び正の電圧ＶT
が発生すると、ＦＥＴＱ1がＯＮとなる。これにより、
ＦＥＴＱfのゲート電圧が下降してＦＥＴＱfがＯＦＦと
なる。
【０１３８】ここで、ＦＥＴＱfのゲートは、ダイオー
ドＤ7を介してコンデンサＣ4の他端に接続されている。
また、このときのコンデンサＣ4の他端の極性は負であ
る。これらによって、ＦＥＴＱfのゲート電圧は、コン
デンサＣ4にチャージされた負の電圧(例えば、−１２
Ｖ)でクランプされる。
ドＤ7を介してコンデンサＣ4の他端に接続されている。
また、このときのコンデンサＣ4の他端の極性は負であ
る。これらによって、ＦＥＴＱfのゲート電圧は、コン
デンサＣ4にチャージされた負の電圧(例えば、−１２
Ｖ)でクランプされる。
【０１３９】従って、ＦＥＴＱ1がＯＮとなることによ
って、ＦＥＴＱfのゲート電圧が振動し、定格の下限を
越えた大きさ(例えば、−１５Ｖ)まで下降しようとして
も、ＦＥＴＱfのゲート電圧は、コンデンサＣ4のにチャ
ージされる負の電圧の上限である−１２Ｖまでしか下降
しない(図９(ｂ)破線参照)。従って、ＦＥＴＱfのゲー
ト電圧が定格内に抑えられる。
って、ＦＥＴＱfのゲート電圧が振動し、定格の下限を
越えた大きさ(例えば、−１５Ｖ)まで下降しようとして
も、ＦＥＴＱfのゲート電圧は、コンデンサＣ4のにチャ
ージされる負の電圧の上限である−１２Ｖまでしか下降
しない(図９(ｂ)破線参照)。従って、ＦＥＴＱfのゲー
ト電圧が定格内に抑えられる。
【０１４０】実施形態９によるＤＣ−ＤＣコンバータ９
０によると、ＦＥＴＱfのゲートがダイオードＤ6を介し
てコンデンサＣ3の一端に接続されているので、ＦＥＴ
Ｑfのゲートに印加される電圧の上限がコンデンサＣ3に
チャージされる正の電圧の上限にクランプされる。ま
た、ＦＥＴＱfのゲートがダイオードＤ7を介してコンデ
ンサＣ4の他端に接続されているので、ＦＥＴＱfのゲー
トに印加される電圧の下限がコンデンサＣ4にチャージ
される負の電圧の下限にクランプされる。
０によると、ＦＥＴＱfのゲートがダイオードＤ6を介し
てコンデンサＣ3の一端に接続されているので、ＦＥＴ
Ｑfのゲートに印加される電圧の上限がコンデンサＣ3に
チャージされる正の電圧の上限にクランプされる。ま
た、ＦＥＴＱfのゲートがダイオードＤ7を介してコンデ
ンサＣ4の他端に接続されているので、ＦＥＴＱfのゲー
トに印加される電圧の下限がコンデンサＣ4にチャージ
される負の電圧の下限にクランプされる。
【０１４１】このため、ＦＥＴＱfのゲート電圧がその
振動によってＦＥＴＱfの定格を越えて上昇或いは下降
することを防止できる。従って、ＦＥＴＱfの破損を防
止することができる。 〔実施形態１０〕次に、本発明の実施形態１０を説明す
る。上述した実施形態３におけるＤＣ−ＤＣコンバータ
３０(図３(ａ)参照)を複数用いて並列運転を行った場
合、各ＤＣ−ＤＣコンバータ３０の出力電圧には差異が
生じる。このとき、出力電圧の低いＤＣ−ＤＣコンバー
タ３０には、他のＤＣ−ＤＣコンバータ３０からの電流
が流れ込み、この電流がトランスＴの二次巻線Ｍを流れ
ることにより、トランスＴの一次巻線に電流が回生し、
この電流がトランスＴの前段に存する整流回路に流れ込
む可能性があった。
振動によってＦＥＴＱfの定格を越えて上昇或いは下降
することを防止できる。従って、ＦＥＴＱfの破損を防
止することができる。 〔実施形態１０〕次に、本発明の実施形態１０を説明す
る。上述した実施形態３におけるＤＣ−ＤＣコンバータ
３０(図３(ａ)参照)を複数用いて並列運転を行った場
合、各ＤＣ−ＤＣコンバータ３０の出力電圧には差異が
生じる。このとき、出力電圧の低いＤＣ−ＤＣコンバー
タ３０には、他のＤＣ−ＤＣコンバータ３０からの電流
が流れ込み、この電流がトランスＴの二次巻線Ｍを流れ
ることにより、トランスＴの一次巻線に電流が回生し、
この電流がトランスＴの前段に存する整流回路に流れ込
む可能性があった。
【０１４２】ところで、ＤＣ−ＤＣコンバータ３０やそ
の前段に存在する整流回路には負荷２側からの電流を阻
止する構成が設けられていない。このため、ＤＣ−ＤＣ
コンバータ３０やその前段に存する整流回路には、大量
の電流が流れてしまう。このため、ＤＣ−ＤＣコンバー
タ３０及び整流回路が破損するおそれがあった。
の前段に存在する整流回路には負荷２側からの電流を阻
止する構成が設けられていない。このため、ＤＣ−ＤＣ
コンバータ３０やその前段に存する整流回路には、大量
の電流が流れてしまう。このため、ＤＣ−ＤＣコンバー
タ３０及び整流回路が破損するおそれがあった。
【０１４３】実施形態１０は、上記した整流回路３０の
問題に鑑みなされたものである。図１０は、実施形態１
０による整流回路１００を示す回路構成図である。但
し、実施形態１０の整流回路１００は、上述した整流回
路３０(図３(ａ)参照)に新たな構成を付加することによ
って構成されているので、共通する構成要素については
同一の符号を付して説明を省略し、新たな構成要素のみ
について説明する。 〈ＤＣ−ＤＣコンバータ１００の回路構成〉補助巻線Ｈ
２の他端には、信号線を介してｐチャネル形のＭＯＳ−
ＦＥＴであるＦＥＴＱ2のソースが接続されている。Ｆ
ＥＴＱ2のドレインは、ＦＥＴＱ1のソースに接続されて
いる。また、補助巻線Ｈ２の一端とＦＥＴＱfのソース
とを接続する信号線には、ダイオードＤ2のカソードが
接続されている。ダイオードＤ2のアノードは、抵抗Ｒ3
の一端に接続されている。抵抗Ｒ3の他端は、コンデン
サＣ5の一端が接続されている。コンデンサＣ5の他端
は、補助巻線Ｈ２の他端とＦＥＴＱ2のソースとを接続
する信号線に接続されている。
問題に鑑みなされたものである。図１０は、実施形態１
０による整流回路１００を示す回路構成図である。但
し、実施形態１０の整流回路１００は、上述した整流回
路３０(図３(ａ)参照)に新たな構成を付加することによ
って構成されているので、共通する構成要素については
同一の符号を付して説明を省略し、新たな構成要素のみ
について説明する。 〈ＤＣ−ＤＣコンバータ１００の回路構成〉補助巻線Ｈ
２の他端には、信号線を介してｐチャネル形のＭＯＳ−
ＦＥＴであるＦＥＴＱ2のソースが接続されている。Ｆ
ＥＴＱ2のドレインは、ＦＥＴＱ1のソースに接続されて
いる。また、補助巻線Ｈ２の一端とＦＥＴＱfのソース
とを接続する信号線には、ダイオードＤ2のカソードが
接続されている。ダイオードＤ2のアノードは、抵抗Ｒ3
の一端に接続されている。抵抗Ｒ3の他端は、コンデン
サＣ5の一端が接続されている。コンデンサＣ5の他端
は、補助巻線Ｈ２の他端とＦＥＴＱ2のソースとを接続
する信号線に接続されている。
【０１４４】コンデンサＣ5の一端及び抵抗Ｒ3の他端に
は、抵抗Ｒ4の一端が接続されている。抵抗Ｒ4の他端
は、抵抗Ｒ2の一端に接続されている。抵抗Ｒ2の他端
は、ＦＥＴＱ2のゲートに接続されている。そして、抵
抗Ｒ4の他端には、フォトカプラＰＩ１が接続されてい
る。フォトカプラＰＩ１の他端は、コンデンサＣ5の他
端とＦＥＴＱ2のソースとを接続する信号線に接続され
ている。
は、抵抗Ｒ4の一端が接続されている。抵抗Ｒ4の他端
は、抵抗Ｒ2の一端に接続されている。抵抗Ｒ2の他端
は、ＦＥＴＱ2のゲートに接続されている。そして、抵
抗Ｒ4の他端には、フォトカプラＰＩ１が接続されてい
る。フォトカプラＰＩ１の他端は、コンデンサＣ5の他
端とＦＥＴＱ2のソースとを接続する信号線に接続され
ている。
【０１４５】また、チョークコイルＬの後段には、ＤＣ
−ＤＣコンバータ１００の出力電流の検出回路１０１が
設けられている。検出回路１０１は、電流検出器ＩＤＴ
１，オペアンプＯＰ１，定電圧源Ｅ１，発光ダイオード
ＦＤ，抵抗Ｒ５，及び発光ダイオードＦＤの駆動電圧Ｖ
ccを発生する定電圧源からなる。
−ＤＣコンバータ１００の出力電流の検出回路１０１が
設けられている。検出回路１０１は、電流検出器ＩＤＴ
１，オペアンプＯＰ１，定電圧源Ｅ１，発光ダイオード
ＦＤ，抵抗Ｒ５，及び発光ダイオードＦＤの駆動電圧Ｖ
ccを発生する定電圧源からなる。
【０１４６】ここに、電流検出器ＩＤＴ１は、チョーク
コイルＬと負荷２との間に直列に挿入されており、整流
回路１００の出力電流Ｉoutに相当する電圧を、オペア
ンプＯＰ１の非反転入力端子に入力する。定電圧源Ｅ１
は、参照電圧ＶrefをオペアンプＯＰ１の反転入力端子
に入力する。オペアンプＯＰ１の出力端子には、発光ダ
イオードＦＤのカソードが接続されており、発光ダイオ
ードＦＤのアノードは、抵抗Ｒ5を介して駆動電圧Ｖcc
を生じる定電圧源に接続されている。
コイルＬと負荷２との間に直列に挿入されており、整流
回路１００の出力電流Ｉoutに相当する電圧を、オペア
ンプＯＰ１の非反転入力端子に入力する。定電圧源Ｅ１
は、参照電圧ＶrefをオペアンプＯＰ１の反転入力端子
に入力する。オペアンプＯＰ１の出力端子には、発光ダ
イオードＦＤのカソードが接続されており、発光ダイオ
ードＦＤのアノードは、抵抗Ｒ5を介して駆動電圧Ｖcc
を生じる定電圧源に接続されている。
【０１４７】また、オペアンプＯＰ１は、入力された出
力電流Ｉoutに相当する電圧と参照電圧Ｖrefとを対比
し、出力電流Ｉoutに相当する電圧が参照電圧Ｖrefを下
回った場合に負電圧を出力し、これによって、発光ダイ
オードＦＤを発光させる。この発光ダイオードＦＤは、
実際には、発光ダイオードＦＤからの光をフォトカプラ
ＰＩ１が受光可能な位置に配置されている。フォトカプ
ラＰＩ１は、発光ダイオードＦＤからの光を受光すると
ＯＮとなり、コンデンサＣ5に蓄積された電荷を放電さ
せる。また、参照電圧Ｖrefは、整流回路１００の出力
電流の０〜３０％程度に設定され、これを下回った場合
に発光ダイオードＦＤが発光する。
力電流Ｉoutに相当する電圧と参照電圧Ｖrefとを対比
し、出力電流Ｉoutに相当する電圧が参照電圧Ｖrefを下
回った場合に負電圧を出力し、これによって、発光ダイ
オードＦＤを発光させる。この発光ダイオードＦＤは、
実際には、発光ダイオードＦＤからの光をフォトカプラ
ＰＩ１が受光可能な位置に配置されている。フォトカプ
ラＰＩ１は、発光ダイオードＦＤからの光を受光すると
ＯＮとなり、コンデンサＣ5に蓄積された電荷を放電さ
せる。また、参照電圧Ｖrefは、整流回路１００の出力
電流の０〜３０％程度に設定され、これを下回った場合
に発光ダイオードＦＤが発光する。
【０１４８】なお、本実施形態では、チョークコイルＬ
と負荷２との間で出力電流Ｉoutを検出しているが、こ
の出力電流Ｉoutに代えて、ＦＥＴＱsのドレイン電流，
ＦＥＴＱfのドレイン電流，或いは、トランスＴの電流
等を検出するようにＤＣ−ＤＣコンバータ１００が構成
されていても良い。 〈ＤＣ−ＤＣコンバータ１００の動作〉上述したＤＣ−
ＤＣコンバータ１００の動作を以下に説明する。但し、
ＤＣ−ＤＣコンバータ１００の動作は、ＤＣ−ＤＣコン
バータ３０の動作と共通の動作を含むので、主としてＤ
Ｃ−ＤＣコンバータ３０と異なる動作について説明す
る。
と負荷２との間で出力電流Ｉoutを検出しているが、こ
の出力電流Ｉoutに代えて、ＦＥＴＱsのドレイン電流，
ＦＥＴＱfのドレイン電流，或いは、トランスＴの電流
等を検出するようにＤＣ−ＤＣコンバータ１００が構成
されていても良い。 〈ＤＣ−ＤＣコンバータ１００の動作〉上述したＤＣ−
ＤＣコンバータ１００の動作を以下に説明する。但し、
ＤＣ−ＤＣコンバータ１００の動作は、ＤＣ−ＤＣコン
バータ３０の動作と共通の動作を含むので、主としてＤ
Ｃ−ＤＣコンバータ３０と異なる動作について説明す
る。
【０１４９】即ち、トランスＴの二次巻線Ｍには、実施
形態１と同様に、トランスＴの一次巻線への電圧印加に
応じて、電圧ＶTとして正の電圧と負の電圧とが一定の
大きさ及び周期で交互に発生する(図３(ｂ)参照)。
形態１と同様に、トランスＴの一次巻線への電圧印加に
応じて、電圧ＶTとして正の電圧と負の電圧とが一定の
大きさ及び周期で交互に発生する(図３(ｂ)参照)。
【０１５０】ここに、トランスＴの一次巻線への電圧印
加によって、二次巻線Ｍに正の電圧ＶTが生じたとす
る。このとき、補助巻線Ｈ１の第１出力端に正の電圧が
生じる。これによって、ＦＥＴＱsがＯＮとなる。これ
に続いてＦＥＴＱ1もＯＮとなる。
加によって、二次巻線Ｍに正の電圧ＶTが生じたとす
る。このとき、補助巻線Ｈ１の第１出力端に正の電圧が
生じる。これによって、ＦＥＴＱsがＯＮとなる。これ
に続いてＦＥＴＱ1もＯＮとなる。
【０１５１】ＦＥＴＱsがＯＮの間、チョークコイルＬ
にはエネルギーが蓄積されるとともに、平滑コンデンサ
Ｃが充電される。これによって、平滑化された直流電圧
がＤＣ−ＤＣコンバータ３０の出力として負荷２に供給
される。
にはエネルギーが蓄積されるとともに、平滑コンデンサ
Ｃが充電される。これによって、平滑化された直流電圧
がＤＣ−ＤＣコンバータ３０の出力として負荷２に供給
される。
【０１５２】この後、二次巻線Ｍに生じる電圧ＶTの極
性が正から負へ変わると、ＦＥＴＱs及びＦＥＴＱ1のゲ
ート電圧が低下してＦＥＴＱs及びＦＥＴＱ1がＯＦＦと
なる。また、電圧ＶTの極性が正から負へ変わることに
よって、補助巻線Ｈ２の第２出力端に正の電圧が発生す
る。この電圧は、コンデンサＣ5の他端からチャージさ
れる。すると、コンデンサＣ5の他端側の極性が正とな
り、一端側の極性が負となる。これによって、負の電圧
が抵抗Ｒ4及び抵抗Ｒ2を介してＦＥＴＱ2のゲートに印
加され、ＦＥＴＱ2がＯＮとなる。
性が正から負へ変わると、ＦＥＴＱs及びＦＥＴＱ1のゲ
ート電圧が低下してＦＥＴＱs及びＦＥＴＱ1がＯＦＦと
なる。また、電圧ＶTの極性が正から負へ変わることに
よって、補助巻線Ｈ２の第２出力端に正の電圧が発生す
る。この電圧は、コンデンサＣ5の他端からチャージさ
れる。すると、コンデンサＣ5の他端側の極性が正とな
り、一端側の極性が負となる。これによって、負の電圧
が抵抗Ｒ4及び抵抗Ｒ2を介してＦＥＴＱ2のゲートに印
加され、ＦＥＴＱ2がＯＮとなる。
【０１５３】このとき、フォトカプラＰＩ１はＯＦＦと
なっているものとすると、ＦＥＴＱ2がＯＮとなること
によって、補助巻線Ｈ２の第２出力端に生じた正の電圧
がＦＥＴＱ2，ＦＥＴＱ1，及び抵抗Ｒfを介してＦＥＴ
Ｑfのゲートに印加される。これによって、ＦＥＴＱfの
ゲート電圧が上昇してＦＥＴＱfがＯＮとなる。このよ
うに、ＦＥＴＱsがＯＦＦとなりＦＥＴＱfがＯＮとなる
と、ＦＥＴＱsがＯＮの間にチョークコイルＬに蓄積さ
れたエネルギーが解放される。これによって、チョーク
コイルＬ，負荷２，及びＦＥＴＱfからなる閉路を電流
が流れる状態となる。
なっているものとすると、ＦＥＴＱ2がＯＮとなること
によって、補助巻線Ｈ２の第２出力端に生じた正の電圧
がＦＥＴＱ2，ＦＥＴＱ1，及び抵抗Ｒfを介してＦＥＴ
Ｑfのゲートに印加される。これによって、ＦＥＴＱfの
ゲート電圧が上昇してＦＥＴＱfがＯＮとなる。このよ
うに、ＦＥＴＱsがＯＦＦとなりＦＥＴＱfがＯＮとなる
と、ＦＥＴＱsがＯＮの間にチョークコイルＬに蓄積さ
れたエネルギーが解放される。これによって、チョーク
コイルＬ，負荷２，及びＦＥＴＱfからなる閉路を電流
が流れる状態となる。
【０１５４】ところで、検出回路１０１は、上述したＤ
Ｃ−ＤＣコンバータ１００の動作の間、ＤＣ−ＤＣコン
バータ１００の出力電流Ｉoutに対応する電圧を随時検
出し、オペアンプＯＰ１に入力する。オペアンプＯＰ１
は、入力された電圧と参照電圧Ｖrefとを対比し、この
電圧が参照電圧Ｖrefを下回った場合には、負電圧を出
力する。これによって、発光ダイオードＦＤが発光す
る。
Ｃ−ＤＣコンバータ１００の動作の間、ＤＣ−ＤＣコン
バータ１００の出力電流Ｉoutに対応する電圧を随時検
出し、オペアンプＯＰ１に入力する。オペアンプＯＰ１
は、入力された電圧と参照電圧Ｖrefとを対比し、この
電圧が参照電圧Ｖrefを下回った場合には、負電圧を出
力する。これによって、発光ダイオードＦＤが発光す
る。
【０１５５】発光ダイオードＦＤが発光すると、その光
はフォトカプラＰＩ１に受光される。すると、フォトカ
プラＰＩ１がＯＮとなり、自身を短絡状態とする。これ
によって、コンデンサＣ5に蓄積された電荷が放電する
とともに、ＦＥＴＱ2のゲートに負電圧が印加されない
状態となるので、ＦＥＴＱ2がＯＦＦとなる。
はフォトカプラＰＩ１に受光される。すると、フォトカ
プラＰＩ１がＯＮとなり、自身を短絡状態とする。これ
によって、コンデンサＣ5に蓄積された電荷が放電する
とともに、ＦＥＴＱ2のゲートに負電圧が印加されない
状態となるので、ＦＥＴＱ2がＯＦＦとなる。
【０１５６】すると、補助巻線Ｈ２の第２出力端に生じ
た正の電圧がＦＥＴＱfのゲートに印加されなくなるの
で、ＦＥＴＱfは、コンデンサＣissにチャージされた正
の電圧によってＯＮ状態を維持する。そして、ＦＥＴＱ
2がＯＦＦとなることでコンデンサＣissへのチャージも
停止するため、ＦＥＴＱfはコンデンサＣissの電荷がな
くなり次第ＯＦＦとなる。もっとも、ＦＥＴＱfがＯＦ
Ｆとなっても、チョークコイルＬ，負荷２，及び寄生ダ
イオードＤＱfを電流が流れる状態となるので、負荷２
に対する電流の供給は途切れない。その後、電流検出器
ＩＤ１が、所定値以上の出力電流を検出した場合には、
フォトカプラＰＩ１がＯＦＦとなり、再びコンデンサＣ
5に電荷を蓄積可能となる。
た正の電圧がＦＥＴＱfのゲートに印加されなくなるの
で、ＦＥＴＱfは、コンデンサＣissにチャージされた正
の電圧によってＯＮ状態を維持する。そして、ＦＥＴＱ
2がＯＦＦとなることでコンデンサＣissへのチャージも
停止するため、ＦＥＴＱfはコンデンサＣissの電荷がな
くなり次第ＯＦＦとなる。もっとも、ＦＥＴＱfがＯＦ
Ｆとなっても、チョークコイルＬ，負荷２，及び寄生ダ
イオードＤＱfを電流が流れる状態となるので、負荷２
に対する電流の供給は途切れない。その後、電流検出器
ＩＤ１が、所定値以上の出力電流を検出した場合には、
フォトカプラＰＩ１がＯＦＦとなり、再びコンデンサＣ
5に電荷を蓄積可能となる。
【０１５７】実施形態１０によるＤＣ−ＤＣコンバータ
１００によれば、ＤＣ−ＤＣコンバータ１００の出力電
流Ｉoutが所定値を下回った場合には、ＦＥＴＱ2がＯＦ
Ｆとなることによって、ＦＥＴＱfがＯＦＦとなる。
１００によれば、ＤＣ−ＤＣコンバータ１００の出力電
流Ｉoutが所定値を下回った場合には、ＦＥＴＱ2がＯＦ
Ｆとなることによって、ＦＥＴＱfがＯＦＦとなる。
【０１５８】このため、複数のＤＣ−ＤＣコンバータ１
００を並列運転させた場合において、何れかのＤＣ−Ｄ
Ｃコンバータ１００の出力電流が他のＤＣ−ＤＣコンバ
ータ１００の出力電流よりも小さくなり、そのＤＣ−Ｄ
Ｃコンバータ１００へ他のＤＣ−ＤＣコンバータ１００
からの出力電流が流れ込んでも、ＦＥＴＱfがＯＦＦと
なっているため、電流はトランスＴ側へ流れない。従っ
て、ＤＣ−ＤＣコンバータ１００自身の破損が防止され
るとともに、トランスＴの一次巻線側へ電流が回生しな
いので、ＤＣ−ＤＣコンバータ１００の前段に存在する
整流回路の破損も防止できる。
００を並列運転させた場合において、何れかのＤＣ−Ｄ
Ｃコンバータ１００の出力電流が他のＤＣ−ＤＣコンバ
ータ１００の出力電流よりも小さくなり、そのＤＣ−Ｄ
Ｃコンバータ１００へ他のＤＣ−ＤＣコンバータ１００
からの出力電流が流れ込んでも、ＦＥＴＱfがＯＦＦと
なっているため、電流はトランスＴ側へ流れない。従っ
て、ＤＣ−ＤＣコンバータ１００自身の破損が防止され
るとともに、トランスＴの一次巻線側へ電流が回生しな
いので、ＤＣ−ＤＣコンバータ１００の前段に存在する
整流回路の破損も防止できる。
【０１５９】
【発明の効果】本発明による同期整流式ＤＣ−ＤＣコン
バータによれば、複数のＤＣ−ＤＣコンバータを用いて
並列運転を行った場合において、何れかのＤＣ−ＤＣコ
ンバータに対する入力が停止することによってそのＤＣ
−ＤＣコンバータが破損する可能性を低減することがで
きる。
バータによれば、複数のＤＣ−ＤＣコンバータを用いて
並列運転を行った場合において、何れかのＤＣ−ＤＣコ
ンバータに対する入力が停止することによってそのＤＣ
−ＤＣコンバータが破損する可能性を低減することがで
きる。
【図１】実施形態１による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図２】実施形態２による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図３】実施形態３による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図４】実施形態４による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図５】実施形態５による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図６】実施形態６による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図７】実施形態７による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図８】実施形態８による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図９】実施形態９による同期整流式ＤＣ−ＤＣコンバ
ータの構成図
ータの構成図
【図１０】実施形態１０による同期整流式ＤＣ−ＤＣコ
ンバータの構成図
ンバータの構成図
【図１１】従来における同期整流式ＤＣ−ＤＣコンバー
タの構成図
タの構成図
Ｃiss コンデンサ Ｄ１ ダイオード Ｄd ダイオード ＤＺ１ ツェナーダイオード Ｈ１,Ｈ２ 補助巻線 Ｌ チョークコイル Ｌs，Ｌf 可飽和リアクトル Ｑ1 ＦＥＴ Ｑ2 ＦＥＴ Ｑs ＦＥＴ Ｑf ＦＥＴ Ｔ トランス ２ 負荷 １０,２０,３０,４０,５０,６０,７０,８０,９０,１０
０ 同期整流式ＤＣ−ＤＣコンバータ ４１ 比較器
０ 同期整流式ＤＣ−ＤＣコンバータ ４１ 比較器
フロントページの続き (72)発明者 山下 茂治 神奈川県川崎市高津区坂戸１丁目17番３号 富士通電装株式会社内 (72)発明者 渕上 和利 神奈川県川崎市高津区坂戸１丁目17番３号 富士通電装株式会社内
Claims (17)
- 【請求項１】 トランスの二次巻線に直列に接続される
整流スイッチと、該二次巻線に並列に接続されるフライ
ホイールスイッチとを備え、負荷に対して複数並列に接
続されて、該負荷に所定の直流出力を供給する同期整流
式ＤＣ−ＤＣコンバータにおいて、 前記トランスの一次巻線に発生する電圧によって誘起さ
れ、前記整流スイッチの制御端子と前記フライホイール
スイッチの制御端子とに互いに逆極性の出力を与える補
助巻線を有することを特徴とする同期整流式ＤＣ−ＤＣ
コンバータ。 - 【請求項２】 前記トランスが磁気リセットされた期間
において、前記フライホイールスイッチのオン状態を維
持させる駆動維持回路を有することを特徴とする請求項
１記載の同期整流式ＤＣ−ＤＣコンバータ。 - 【請求項３】 前記駆動維持回路は、前記トランスに発
生するエネルギーを蓄積し、該エネルギーを前記フライ
ホイールスイッチの制御端子に与える蓄積手段を有する
ことを特徴とする請求項２記載の同期整流式ＤＣ−ＤＣ
コンバータ。 - 【請求項４】 前記トランスに前記整流スイッチを駆動
する電圧が生じることにより、前記フライホイールスイ
ッチの制御端子に負の電圧が与えられることを特徴とす
る請求項２又は請求項３の何れかに記載の同期整流式Ｄ
Ｃ−ＤＣコンバータ。 - 【請求項５】 制御端子に前記フライホイールスイッチ
の制御端子と逆の極性の電圧が与えられ、前記補助巻線
から該フライホイールスイッチの制御端子への電力供給
を断続する放電スイッチを有することを特徴とする請求
項４記載の同期整流式ＤＣ−ＤＣコンバータ。 - 【請求項６】 前記トランスに所定時間出力が現れない
ときに、前記フライホイールスイッチをオフさせる駆動
停止回路を有することを特徴とする請求項２記載の同期
整流式ＤＣ−ＤＣコンバータ。 - 【請求項７】 前記トランスの出力に応じた電圧を検出
して閾値と比較し、比較結果を示す信号を前記フライホ
イールスイッチへ与える比較回路を有することを特徴と
する請求項６記載の同期整流式ＤＣ−ＤＣコンバータ。 - 【請求項８】 オフ状態にある前記フライホイールスイ
ッチのチャネル間電圧を所定値以下に抑えるクランプ回
路を有することを特徴とする請求項６記載の同期整流式
ＤＣ−ＤＣコンバータ。 - 【請求項９】 前記クランプ回路は、前記フライホイー
ルスイッチと並列に接続されるツェナーダイオードを有
することを特徴とする請求項８記載の同期整流式ＤＣ−
ＤＣコンバータ。 - 【請求項１０】 前記クランプ回路は、前記フライホイ
ールスイッチのチャネル間電圧を定電圧源の電圧値以下
に抑えることを特徴とする請求項８記載の同期整流式Ｄ
Ｃ−ＤＣコンバータ。 - 【請求項１１】 前記整流スイッチと直列に接続される
第１の可飽和リアクトルと、前記フライホイールスイッ
チと直列に接続される第２の可飽和リアクトルとを有す
ることを特徴とする請求項９記載の同期整流式ＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１２】 前記クランプ回路は、前記ツェナーダ
イオードと直列に配置され、カソードが該ツェナーダイ
オードのカソードに接続されるダイオードを有すること
を特徴とする請求項１１記載の同期整流式ＤＣ−ＤＣコ
ンバータ。 - 【請求項１３】 前記フライホイールスイッチの制御端
子にかかる電圧を定格の上限または下限の少なくとも一
方に収める駆動電圧調整回路を有することを特徴とする
請求項２記載の同期整流式ＤＣ−ＤＣコンバータ。 - 【請求項１４】 前記駆動電圧調整回路は、前記フライ
ホイールスイッチの制御端子にかかる電圧値を定電圧源
の電圧値以下に抑えることを特徴とする請求項１３記載
の同期整流式ＤＣ−ＤＣコンバータ。 - 【請求項１５】 前記駆動電圧調整回路は、前記トラン
スに発生する出力電圧を保持し、前記フライホイールス
イッチの制御端子に与えることを特徴とする請求項１３
記載の同期整流式ＤＣ−ＤＣコンバータ。 - 【請求項１６】 負荷に対する出力値が閾値以下を下回
ると前記フライホイールスイッチをオフすることを特徴
とする請求項２記載の同期整流式ＤＣ−ＤＣコンバー
タ。 - 【請求項１７】 前記トランスの出力が閾値を下回ると
前記フライホイールスイッチをオフすることを特徴とす
る請求項２記載の同期整流式ＤＣ−ＤＣコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29260697A JP3505068B2 (ja) | 1997-10-24 | 1997-10-24 | 同期整流式ｄｃ−ｄｃコンバータ |
| US09/121,828 US6169675B1 (en) | 1997-10-24 | 1998-07-24 | DC/DC converter with improved operation of plural parallel synchronous rectifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29260697A JP3505068B2 (ja) | 1997-10-24 | 1997-10-24 | 同期整流式ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136934A true JPH11136934A (ja) | 1999-05-21 |
| JP3505068B2 JP3505068B2 (ja) | 2004-03-08 |
Family
ID=17783980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29260697A Expired - Lifetime JP3505068B2 (ja) | 1997-10-24 | 1997-10-24 | 同期整流式ｄｃ−ｄｃコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6169675B1 (ja) |
| JP (1) | JP3505068B2 (ja) |
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