JPH1064955A - 半導体素子の実装構造 - Google Patents

半導体素子の実装構造

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Abstract

(57)【要約】 【課題】 半導体素子と実装基板（多層配線基板）を金
属バンプで接続する構造では、半導体素子と実装基板と
の間に生じる熱ストレスが金属バンプに影響し、金属バ
ンプ接続構造の信頼性が低下される。 【解決手段】 半導体素子１と実装基板８のそれぞれの
金属バンプを接続するための電極パッド２，９を覆うよ
うに絶縁性樹脂層４Ａ，１０Ａを形成し、この絶縁性樹
脂層の表面に金属バンプ用電極パッド７，１３を形成
し、各電極パッド２，９にそれぞれ電気接続した構成と
する。半導体素子１と実装基板８との間に生じる熱スト
レスは、絶縁性樹脂層４Ａ，１０Ａによって吸収され、
金属バンプ１４にまで影響することが緩和され、金属バ
ンプ１４による接続の信頼性が改善される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子を多層配
線基板等の実装基板上に実装するための構造に関し、特
に半導体素子を金属バンプを用いて実装するフリップチ
ップ構造の実装構造に関する。
【０００２】
【従来の技術】従来のフリップチップ接続構造では、ハ
ンダ等からなる金属バンプが一般的に使用されており、
半導体素子及び多層配線基板のそれぞれの電極パッドの
少なくとも一方に微少のハンダ片付け、またはハンダ印
刷等の手法でハンダを付着し、かつこれを溶融してその
表面張力によって球状のハンダバンプを形成する。しか
る後、形成されたハンダバンプを対向する多層配線基板
または半導体素子の電極パッドに位置合わせを行って重
ね合わせ、リフロー等の熱処理を施すことによってハン
ダバンプを溶融させ、対向する電極パッドに接続してい
る。
【０００３】図４はその一例の断面図である。ここで
は、半導体素子３１の表面周辺部に第１電極パッド２が
形成され、この半導体素子１を実装するためのＡｌ2 Ｏ
3 等の多層配線基板８の表面に第２の電極パッド９が形
成され、ハンダからなる金属バンプ１４を用いて接着さ
れている。しかしながら、このようなハンダバンプによ
る接続構造では、熱履歴を受けたときに半導体素子１と
多層配線基板８との熱膨脹差によってバンプ接続部に熱
ストレスがかかり、また半導体素子が大型化するに従い
この熱ストレスが大きくなり、バンプ接続部の疲労によ
る破壊が発生するという問題がある。
【０００４】そこで、図５に示す特開平６−２９１１６
５号公報に示されているような接続構造が提案されてい
る。この構成では半導体素子１に設けられた第１の電極
パッド２と、多層配線基板間８に設けられた第２の電極
パッド９との間に絶縁フィルム３０を介在させ、この絶
縁フィルム３０に対して第１及び第２の電極パッド２，
９をそれぞれハンダバンプ１４により接続する構成とさ
れている。この絶縁フィルム３０には、表裏面おいて対
向しない位置に絶縁フィルム上の電極パッド３１がそれ
ぞれ設けられ、それぞれの絶縁フィルム上の電極パッド
３１は、スルーホール３２及び引き出し線３３により電
気的に導通されている。そして、半導体素子１の第１の
電極パッド２と絶縁フィルム３０表面の電極パッド３１
とをハンダバンプ１４で接続し、多層配線基板８の第２
の電極パッド９と絶縁フィルム３０裏面の電極パッド３
１をハンダバンプ１４で接続している。さらに、半導体
素子１と絶縁フィルム３０との間隔を所定の値にするた
めに、Ａｌ，ＡｌＮ，ＳｉＣ等の材料からなるスタンド
オフ３４をパンチまたはプレスにより形成し、このスタ
ンドオフ３４を耐熱性接着剤３５により半導体素子１及
び絶縁フィルム３０上に付着させている。
【０００５】この公報に記載の構造では、半導体素子１
と多層配線基板８との間に、表裏面の電極パッド３１が
対向しないようにずらして配置した絶縁フィルム３０が
介在されることにより、半導体素子１と多層配線基板８
との間に生じる熱膨脹差による熱ストレスを絶縁フィル
ム３０に吸収させることが可能となり、また、絶縁フィ
ルム３０の表裏の電極パッド３１が対向しないため、基
板８側の電極パッド９の位置を半導体素子１の電極パッ
ド２の位置よりも内側に配置することにより、基板側の
ハンダバンプ接続領域が小さくでき、熱ストレスによる
応力を低減することが可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、この公
報に記載の構造では、ハンダバンプ１４による接続構造
が絶縁フィルム３０の両側において２段の積み重ねとな
り、結局接続箇所に対して２倍の数のハンダバンプが必
要とされることになり、フリップチップの生産性、経済
性を考えると好ましいものではない。また、半導体素子
１と絶縁フィルム３０の間に、電気的接続を有するハン
ダバンプ１４と電気的接続を有しない良熱伝導性のスタ
ンドオフ３４が設けられ、これらのスタンドオフ及びハ
ンダバンプが無い領域は中空となっている。絶縁フィル
ム３０は、数十μｍ〜数百μｍと薄く剛性がないため、
この中空領域とスタンドオフ及び金属バンプが存在する
領域との間で、絶縁フィルム３０の均一な平坦性を得る
ことは難しく、半導体素子１と絶縁フィルム３０を多層
配線基板８の表面上に実装するとき、絶縁フィルム３０
と多層配線基板８との間のハンダバンプ１４において相
互接続できない場合が生じることが多く、信頼性が低下
される。
【０００７】本発明の目的は、半導体素子と多層配線基
板等の実装基板との間の熱膨張差に基づく熱ストレスを
緩和する一方で、構成の複雑化を回避し、接続の信頼性
の高い実装構造を提供することにある。
【０００８】
【課題を解決するための手段】本発明の実装構造では、
第１の電極パッドが設けられた半導体素子と、表面に第
２の電極パッドが設けられた多層配線基板等の実装基板
とを金属バンプにより接続するフリップチップ接続構造
において、半導体素子の表面に第１の絶縁性樹脂層が形
成され、この第１の絶縁性樹脂層の表面上に前記第１の
電極パッドに電気接続される第１の金属バンプ用電極パ
ッドが形成され、また実装基板の表面に第２の絶縁性樹
脂層が形成され、この第２の絶縁性樹脂層の表面上に前
記第２の電極パッドに電気接続される第２の金属バンプ
用電極パッドが形成され、前記第１および第２の金属バ
ンプ用電極パッドが前記金属バンプにより相互に接続さ
れる構成とする。ここで、金属バンプがハンダの場合に
は、第１及び第２の絶縁性樹脂層および表面絶縁性樹脂
層はポリイミド樹脂であることが好ましい。また、対向
する半導体素子表面上の第１の絶縁性樹脂層と多層配線
基板表面上の第２の絶縁性樹脂層との間隙に樹脂が注入
されることも好ましい。また、本発明においては、第１
の絶縁性樹脂層と第２の絶縁性樹脂層の少なくとも一方
は樹脂フィルムに導電膜が形成されたフィルムキャリア
であり、このフィルムキャリアが半導体素子または実装
基板の表面に接着された構成としてもよい。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の断
面図であり、半導体素子を実装基板としての多層配線基
板に実装する例である。半導体素子１は、実装面となる
表面の周辺部に第１の電極パッド２が形成されており、
この第１の電極パッド２を除いた半導体素子表面上の領
域にはパッシベーション膜３が形成されている。この半
導体素子１の表面上には、厚さ数十μｍの耐熱性ある樹
脂からなる第１の絶縁性樹脂層４Ａが形成される。この
第１の絶縁性樹脂層４は、例えば液状のポリイミドを一
定量載せてスピンコーティングにより被覆し、硬化して
形成される。そして、前記第１の電極パッド２の部位に
開口が開設され、さらに、この開口を含む前記第１の絶
縁性樹脂層４Ａの表面上に、Ｃｕ及びＡｕ等の金属をス
パッタリングあるいはメッキ等によって金属層が形成さ
れ、これをエッチングすることによって、前記開口に第
１のスルーホール５が形成され、かつこの第１のスルー
ホール５と一体の第１の配線６がパターン形成される。
さらに、その表面上にカバー膜として、再度液状ポリイ
ミドを塗布、硬化して第１の表面絶縁性樹脂層４Ｂを形
成し、かつこれをパターニングしてφ０．１５ｍｍ径の
開口を設けて前記第１の配線６の一部を露呈すること
で、第１の金属バンプ用電極パッド７が形成される。
【００１０】一方、実装基板としての多層配線基板はＡ
ｌ2 Ｏ3 等の多層配線基板８からなり、その表面上に第
２の電極パッド９が形成されている。この多層配線基板
８の表面上には、厚さ数十μｍの耐熱性ある樹脂を、例
えば前記第１の絶縁性樹脂層４Ａの形成と同じような方
法で液状のポリイミドの塗布、硬化して第２の絶縁性樹
脂層１０Ａが形成される。そして、前記第２の電極パッ
ド９の部位に開口が開設され、さらに、この開口を含む
第２の絶縁性樹脂層１０Ａの表面上にＣｕ及びＡｕ等の
金属をスパッタリングあるいはメッキ等によって金属層
を形成し、これをエッチングすることによって前記開口
に第２のスルーホール１１が形成され、かつこの第２の
スルーホール１１と一体の第２の配線１２がパターン形
成される。この上部にカバー膜として、再度液状ポリイ
ミドを塗布、硬化して第２の表面絶縁性樹脂層１０Ｂを
形成し、かつこれをパターニングして前記第２の配線１
２の一部を露呈することで、前記半導体素子の第１の金
属バンプ用電極パッド７と対向するような第２の金属バ
ンプ用電極パッド１３が形成される。なお、第２の金属
バンプ用電極パッド１３の径はφ０．１５ｍｍとした。
【００１１】そして、半導体素子上部の第１の金属バン
プ用電極パッド７と多層配線基板の第２の金属バンプ用
電極パッド１３の少なくとも一方、例えば第１の金属バ
ンプ用電極パッド７上にハンダ印刷手法を使ってハンダ
ペーストを付着させ、その後リフロー装置等を使ってハ
ンダを溶融して、φ０．１８ｍｍ径程度の球状のハンダ
を形成する。その後、対向する第１の金属バンプ用電極
パッド７と第２金属バンプ用電極パッド１３とを球状の
ハンダで接続できるように、半導体素子を多層配線基板
の上部に重ね合わせてリフロー装置等に通し、ハンダを
再度溶融してハンダバンプ１４を形成した。これによ
り、第１の金属バンプ用電極パッド７と第２の金属バン
プ用電極パッド１３が電気的に接続され、フリップチッ
プ接続が得られる。
【００１２】このフリップチップ接続構造では、ハンダ
バンプ１４の一端部が接続されている第１の金属バンプ
用電極パッド７と半導体素子との間に第１の絶縁性樹脂
層４Ａが存在し、しかもハンダバンプの一端部の周辺部
が第１の表面絶縁性樹脂層４Ｂにより囲むまれている。
同様に、ハンダバンプ１４の他端部が接続されている第
２の金属バンプ用電極パッド１３と多層配線基板８との
間に第２の絶縁性樹脂層１０Ａが存在し、しかもハンダ
バンプ１４の他端部の周辺部が第２の表面絶縁性樹脂層
１０Ｂにより囲まれている。そして、これら第１及び第
２の絶縁性樹脂層４Ａ，１０Ａや表面絶縁性樹脂層４
Ｂ，１０Ｂは、応力に対して柔軟なポリイミドで構成さ
れているため、半導体素子１と多層配線基板８との間に
生じる熱膨脹差による熱ストレスを吸収することがで
き、ハンダバンプ１４にかかる応力を低減できる。これ
により、熱ストレスによるハンダバンプ１４と各金属バ
ンプ用電極パッド７，１３との間の接続を保持し、その
信頼性が高められる。本発明者が行った応力シュミレー
ションによると、この図１の構造を採用することで、図
４に示したポリイミド層がない構造に比較して、ハンダ
バンプの両先端領域にかかる応力値を約１／３程度低減
することが可能となった。また、接続信頼性試験の一つ
である温度サイクルテストにおいても、ポリイミド層が
ない従来例に比べて約２倍以上の接続寿命が得られてい
る。
【００１３】なお、図２に示すように、半導体素子１と
多層配線基板８との間の間隙、すなわち、半導体素子１
表面上の第１の表面絶縁性樹脂層４Ｂと多層配線基板８
表面上の第２の表面絶縁性樹脂層１０Ｂとの間隙に、熱
膨脹係数がハンダの熱膨脹係数に類似した特性を持つ樹
脂、例えばエポキシ系の樹脂１５を注入すれば、熱履歴
に伴う熱ストレスがこの樹脂１５においても吸収される
ことになり、ハンダバンプ１４に加えられる応力がさら
に緩和されてフリップチップ接続構造の寿命をより長く
することが可能となる。
【００１４】また、この実施形態は、ハンダバンプが１
段で構成されるため、図５に示した構造に比較して組立
上有利である。さらに、半導体素子１の表面上及び多層
配線基板８の表面上に設けた各絶縁性樹脂層４Ａ，４
Ｂ，１０Ａ，１０Ｂは、薄膜技術を使ってほぼ均一な平
坦性で設けることができるため、両者間に中空領域は存
在せず、ハンダバンプ１４の高さの均一性を保つことが
でき、ハンダバンプによる相互接続が容易になる。な
お、半導体素子表面上の第１の絶縁性樹脂層４Ａや表面
絶縁性樹脂層４Ｂは、ウエハ単位で形成されるため、１
チップ当たりの絶縁性樹脂層の製造コストも大幅に低減
できる。
【００１５】次に、本発明の第２の実施形態について図
面を参照して説明する。図３は第２の実施形態の断面図
であり、第１の実施形態と等価な部分には同一符号を付
してある。この第２の実施形態では、半導体素子１表面
上に設けた第１の絶縁性樹脂層として、ポリイミド系樹
脂等からなる有機絶縁フィルムからなるフィルムキャリ
アを用いている。すなわち、このフィルムキャリアは、
ポリイミド系の有機絶縁フィルム１６とＣｕ等の金属箔
１７からなる２層基材で構成されており、半導体素子１
表面上の第１の電極パッド２と接続可能なスルーホール
１９と、このスルーホール領域の直下に相当する開口１
８と、前記金属箔１７がパターニングされた金属配線の
一部で構成される金属バンプ接続用のパッドである第１
の金属バンプ用電極パッド２０が形成されている。前記
スルーホール１９は、フィルム１６に設けられた開口内
に金属物質が充満されて形成され、前記金属配線１７に
一体化される。
【００１６】そして、このフィルムキャリアのスルーホ
ール１９と半導体素子１表面上の第１の電極パッド２を
位置合わせした後、一般的なＴＡＢ接続で用いられるシ
ングルポイントボンダを使って、フィルムの開口部１８
上部を超音波ボンディングを行い、第１の電極パッド２
とスルーホール１９を接合する。これにより、半導体素
子１表面上の第１の電極パッド２はスルーホール１９と
金属配線１７を介して、第１の金属バンプ用電極パッド
２０と電気的に接続される。
【００１７】なお、多層配線基板については、第１の実
施形態と同様に、Ａｌ2 Ｏ3 の多層配線基板８表面上
に、ＣｕやＡｕ等の金属の第２のスルーホール１１、第
２の配線１２、第２の金属バンプ用電極パッド１３のパ
ターンが設けられた第２の絶縁性樹脂層１０Ａと表面絶
縁性樹脂層１０Ｂをポリイミドにより形成している。
【００１８】したがって、第１の実施形態と同じ手法
で、半導体素子１の上部と多層配線基板８の上部の金属
バンプ用電極パッド２０，１３のいずれか一方にハンダ
バンプ１４を形成し、このハンダバンプ１４を他方の金
属バンプ用電極パッドに位置合わせした上で、ハンダバ
ンプにより両金属バンプ用電極パッド２０，１３を接続
することで、実装が行われる。これにより、第１の実施
形態と同様の効果が得られ、応力値の低減及び接続寿命
の延長をはかることができる。また、第１の実施形態の
ような薄膜形成技術を使っていないため、ファインパタ
ーン形成に関してはやや劣るものの、フィルムキャリア
を使うことにより半導体素子上の絶縁性樹脂層の形成が
簡素化される。
【００１９】なお、この第２の実施形態においては、図
示のように、有機絶縁フィルム１６と半導体素子１表面
上のパッシベーション３の密着性向上のため、この間隙
に接着フィルム２１を介在させても良い。
【００２０】以上、本発明を実施形態に基づき具体的に
説明したが、本発明は前述の実施形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。例えば、第１の絶縁性樹脂
層と第２の絶縁性樹脂層の材料及びその形成方法や、金
属バンプの材料及び金属バンプの半導体素子、多層配線
基板への接続形成方法や、多層配線基板の材料等につい
て、前記各実施形態で説明した以外の各種方法、材料を
適用することが可能である。
【００２１】
【発明の効果】以上説明したように、本発明の実装構造
は、半導体素子と実装基板とを金属バンプで接続するフ
リップチップのパッド接続構造において、半導体素子及
び実装基板基板のそれぞれの金属バンプ用電極パッドの
直下に絶縁性樹脂層を形成しているので、半導体素子と
実装基板間で生じる熱膨脹差による熱ストレスがこの絶
縁性樹脂層で吸収され、これにより金属バンプにかかる
応力が低減され、金属バンプの接続寿命を大幅に伸ばす
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の断面図である。
【図２】図１の実施形態の変形例の断面図である。
【図３】本発明の第２の実施形態の断面図である。
【図４】従来の実装構造の一例を示す断面図である。
【図５】従来の実装構造の他の例を示す断面図である。
【符号の説明】
１ 半導体素子 ２ 第１の電極パッド ３ パッシベーション膜 ４Ａ 第１の絶縁性樹脂層 ４Ｂ 第１の表面絶縁性樹脂層 ５ 第１のスルーホール ６ 第１の配線 ７ 第１の金属バンプ用電極パッド ８ 多層配線基板 ９ 第２の電極パッド １０Ａ 第２の絶縁性樹脂層 １０Ｂ 第２の表面絶縁性樹脂層 １１ 第２のスルーホール １２ 第２の配線 １３ 第２の金属バンプ用電極パッド １４ ハンダバンプ １５ 樹脂 １６ フィルムキャリア １７ 金属配線 １８ 開口 １９ スルーホール ２０ 第１の金属バンプ用電極パッド ２１ 接着フィルム

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 実装面に第１の電極パッドが設けられた
    半導体素子と、表面に第２の電極パッドが設けられた多
    層配線基板等の実装基板とを金属バンプにより接続する
    フリップチップ接続構造において、前記半導体素子の表
    面に第１の絶縁性樹脂層が形成され、この第１の絶縁性
    樹脂層の表面上に前記第１の電極パッドに電気接続され
    る第１の金属バンプ用電極パッドが形成され、前記実装
    基板の表面に第２の絶縁性樹脂層が形成され、この第２
    の絶縁性樹脂層の表面上に前記第２の電極パッドに電気
    接続される第２の金属バンプ用電極パッドが形成され、
    前記第１および第２の金属バンプ用電極パッドが前記金
    属バンプにより相互に接続されることを特徴とする半導
    体素子の実装構造。
  2. 【請求項２】第１の絶縁性樹脂層は、その表面に第１の
    配線層が形成され、かつその一部に設けられたスルーホ
    ールにより前記第１の電極パッドと第１の配線層が電気
    接続され、かつ前記第１の配線層を覆う第１の表面絶縁
    性樹脂層の一部を開口して前記第１の配線層の一部を露
    呈させて第１の金属バンプ用電極パッドが構成され、前
    記実装基板は、その表面に第２の配線層が形成され、か
    つその一部に設けられたスルーホールにより前記第２の
    電極パッドと第２の配線層が電気接続され、かつ前記第
    ２の配線層を覆う第２の表面絶縁性樹脂層の一部を開口
    して前記第２の配線層の一部を露呈させて第２の金属バ
    ンプ用電極パッドが構成される請求項１の半導体素子の
    実装構造。
  3. 【請求項３】 金属バンプはハンダであり、第１及び第
    ２の絶縁性樹脂層および表面絶縁性樹脂層はポリイミド
    樹脂である請求項２の半導体素子の実装構造。
  4. 【請求項４】 対向する前記半導体素子表面上の第１の
    絶縁性樹脂層と前記多層配線基板表面上の第２の絶縁性
    樹脂層との間隙に樹脂を注入されてなる請求項１ないし
    ３のいずれかの半導体素子の実装構造。
  5. 【請求項５】 第１の絶縁性樹脂層と第２の絶縁性樹脂
    層の少なくとも一方は樹脂フィルムに導電膜が形成され
    たフィルムキャリアであり、このフィルムキャリアが半
    導体素子または実装基板の表面に接着されてなる請求項
    １の半導体素子の実装構造。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161430A (ja) * 1999-08-12 2010-07-22 Fujitsu Semiconductor Ltd 半導体装置
KR101224728B1 (ko) 2010-05-20 2013-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 콘택트 개구

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US6429112B1 (en) 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
JP3328157B2 (ja) * 1997-03-06 2002-09-24 シャープ株式会社 液晶表示装置
JP3610787B2 (ja) * 1998-03-24 2005-01-19 セイコーエプソン株式会社 半導体チップの実装構造体、液晶装置及び電子機器
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
DE19832706C2 (de) * 1998-07-14 2000-08-03 Siemens Ag Halbleiterbauelement im Chip-Format und Verfahren zu seiner Herstellung
US6078100A (en) 1999-01-13 2000-06-20 Micron Technology, Inc. Utilization of die repattern layers for die internal connections
WO2000070670A1 (en) * 1999-05-12 2000-11-23 Hitachi, Ltd. Semiconductor device and method for manufacturing the same, and electronic device
KR100298829B1 (ko) * 1999-07-21 2001-11-01 윤종용 칩 사이즈 패키지의 솔더 접합 구조 및 방법
US6297562B1 (en) 1999-09-20 2001-10-02 Telefonaktieboalget Lm Ericsson (Publ) Semiconductive chip having a bond pad located on an active device
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
DE10059765A1 (de) * 2000-11-30 2002-06-06 Koninkl Philips Electronics Nv Baugruppe mit Verbindungsstruktur
US6735387B1 (en) 2001-01-10 2004-05-11 Tim Schnell Motion detector camera
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6979594B1 (en) 2002-07-19 2005-12-27 Asat Ltd. Process for manufacturing ball grid array package
US6800948B1 (en) * 2002-07-19 2004-10-05 Asat Ltd. Ball grid array package
US6987032B1 (en) * 2002-07-19 2006-01-17 Asat Ltd. Ball grid array package and process for manufacturing same
US6906598B2 (en) * 2002-12-31 2005-06-14 Mcnc Three dimensional multimode and optical coupling devices
US7253510B2 (en) * 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US7372151B1 (en) 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US7095105B2 (en) * 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US8610262B1 (en) 2005-02-18 2013-12-17 Utac Hong Kong Limited Ball grid array package with improved thermal characteristics
JP4502204B2 (ja) * 2005-03-22 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2007173801A (ja) * 2005-12-22 2007-07-05 Unaxis Internatl Trading Ltd フリップチップを基板に取り付ける方法
KR100771467B1 (ko) * 2006-10-30 2007-10-30 삼성전기주식회사 회로기판 및 그 제조방법
JP4991637B2 (ja) 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
CN101894772B (zh) * 2010-06-28 2012-05-23 华为终端有限公司 增强芯片焊点可靠性的方法、印刷电路板及电子设备
US8298929B2 (en) 2010-12-03 2012-10-30 International Business Machines Corporation Offset solder vias, methods of manufacturing and design structures
US8461676B2 (en) 2011-09-09 2013-06-11 Qualcomm Incorporated Soldering relief method and semiconductor device employing same
US9041215B2 (en) * 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Single mask package apparatus and method
US9679868B2 (en) * 2013-06-19 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Ball height control in bonding process
US9559071B2 (en) 2013-06-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming hybrid bonding structures with elongated bumps
US9576918B2 (en) 2015-05-20 2017-02-21 Intel IP Corporation Conductive paths through dielectric with a high aspect ratio for semiconductor devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147968A (en) * 1977-05-30 1978-12-23 Hitachi Ltd Thick film circuit board
JPS6094744A (ja) * 1983-10-27 1985-05-27 Nippon Denso Co Ltd 混成集積回路装置
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
EP0260490A1 (en) * 1986-08-27 1988-03-23 Kabushiki Kaisha Toshiba Bonding sheet for electronic component and method of bonding electronic component using the same
JPH0348435A (ja) * 1989-07-17 1991-03-01 Oki Electric Ind Co Ltd フリップチップ素子の実装構造
JPH04312935A (ja) * 1991-03-29 1992-11-04 Mitsubishi Electric Corp シート状複合接着剤およびそれを用いたダイボンド方法
JPH0752744B2 (ja) * 1991-04-04 1995-06-05 チッソ株式会社 リ−ド強度のすぐれたフィルムキャリアの製造方法
US5203075A (en) * 1991-08-12 1993-04-20 Inernational Business Machines Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders
GB2276977B (en) * 1992-12-08 1996-09-18 Hughes Aircraft Co Thermal matched ic chip assembly and fabrication method
JPH06291165A (ja) * 1993-04-01 1994-10-18 Nec Corp フリップチップ接続構造
JP3169753B2 (ja) * 1993-10-12 2001-05-28 株式会社日立製作所 樹脂封止パッケージおよび電子回路装置
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161430A (ja) * 1999-08-12 2010-07-22 Fujitsu Semiconductor Ltd 半導体装置
KR101224728B1 (ko) 2010-05-20 2013-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 콘택트 개구

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