JP2002280401A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002280401A JP2001080196A JP2001080196A JP2002280401A JP 2002280401 A JP2002280401 A JP 2002280401A JP 2001080196 A JP2001080196 A JP 2001080196A JP 2001080196 A JP2001080196 A JP 2001080196A JP 2002280401 A JP2002280401 A JP 2002280401A
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semiconductor
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和士 畑内
Haruo Shimamoto
晴夫 島本
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Abstract

(57)【要約】 【課題】 簡易な製造工程で半導体素子と基板との間を
隙間なく良好にフリップチップ接続できる半導体装置お
よびその製造方法を提供する。 【解決手段】 本発明の半導体装置は、表面にバンプ4
が形成された半導体チップ1と、その半導体チップ1の
バンプ4が形成された面に設けられた接着シート5とを
備えている。接着シート5は、フィルム基材層5bと、
フィルム基材層5bを半導体チップ1に接着するための
フィルム接着層5aとを有し、かつフリップチップ接続
時の加熱により一部が溶融するとともに加圧により破断
する構成を有している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、フリップチップ実
装において容易に素子を基板に実装できる、高い信頼性
と生産性とを備えた半導体装置およびその製造方法に関
するものである。
【0002】
【従来の技術】フリップチップによる素子の実装は通
常、以下のように行われている。
【0003】図10は、通常のフリップチップにより素
子が基板に実装された様子を示す概略断面図である。図
10を参照して、バンプ104が表面に形成された個別
の半導体素子101が準備される。この半導体素子10
1のバンプ104がプリント基板106の電極106a
に位置合せされる。この後、半導体素子101がプリン
ト基板106上にマウントされ、リフローによりハンダ
を溶融することによりバンプ104と電極106aとが
電気的に接続される。このとき、ハンダは、バンプ10
4そのものである場合もあるし、プリント基板106側
にプリコートされたハンダである場合もある。
【0004】この後、アンダーフィル材と呼ばれる液状
材料109が、半導体素子101とプリント基板106
との間に注入器具130により注入される。このアンダ
ーフィル材109は、バンプ104にかかる微小応力を
低減させ、外部の湿度や衝撃から半導体素子101を保
護し、十分な信頼性を確保するなどの目的で注入され
る。
【0005】しかし、アンダーフィル材109は、毛細
管現象を利用して半導体素子101とプリント基板10
6との間に充填されるため、充填に長時間を必要とす
る、バンプパターンによっては空気を巻き込んでボイド
131を内部に生じてしまう、大チップでは充填しきれ
ない、耐熱性などの物性が十分に得られない、トータル
の実装工程が複雑であるなどの問題を有している。
【0006】このようなアンダーフィル材を用いた問題
を解決する技術が、たとえば特開平11−307586
号公報に開示されている。
【0007】図11は、特開平11−307586号公
報に開示されたフリップチップ実装タイプの半導体装置
の構成を概略的に示す断面図である。図11を参照し
て、この公報には、半導体素子201のバンプ204が
形成された表面上に熱硬化性樹脂層205および保護フ
ィルム206を設けた構成が開示されている。ここで、
熱硬化性樹脂層205は、この半導体素子201をフリ
ップチップ実装する際に、バンプ204が接続される温
度で液状を示し、その際の加圧によってバンプ204の
接続部分から押しのけられてバンプ204とプリント基
板の電極とが密着できるようにする性質を持つものであ
る。
【0008】この熱硬化性樹脂層205は、半導体素子
201のバンプ204形成面に塗布後に乾燥させる工程
によって、もしくはフィルム状かシート状の熱硬化性樹
脂を溶融させながら加圧流動させてコーティングする工
程によって形成される。
【0009】
【発明が解決しようとする課題】しかしながら、上記公
報に開示されたフリップチップ実装タイプの半導体装置
においては、予め液状の熱硬化性樹脂を塗布(コーティ
ング)する工程と、塗布後に樹脂を乾燥などにより固化
させる必要がある。また、フィルム状かシート状の熱硬
化性樹脂の場合、一旦溶融させた状態で加圧流動などに
よりコーティングする必要があった。
【0010】加えて、ダイシング工程後には個々の半導
体装置はバンプが施された面(半導体集積回路が形成さ
れた面)が上面となっており(下面にはダイシングシー
トが貼付けられている)、個々の半導体装置上面のバン
プに触れないようにピックアップするには注意する必要
があった。
【0011】それゆえ本発明の目的は、簡易な製造工程
で、半導体素子と基板との間を隙間なく良好にフリップ
チップ接続できる半導体装置およびその製造方法を提供
することである。
【0012】
【課題を解決するための手段】本発明の半導体装置は、
表面にバンプが形成されたフリップチップ素子と、フリ
ップチップ素子のバンプが形成された面に設けられたシ
ートとを備えている。そのシートは、基材層と、基材層
をフリップチップ素子に接着するためのフリップチップ
側接着層とを有し、かつフリップチップ接続時の加熱に
より一部が溶融するとともに加圧により破断する構成を
有している。
【0013】本発明の半導体装置によれば、シートがフ
リップチップ接続時の加熱により一部が溶融するととも
に加熱により破断するため、破断したシートからバンプ
が露出する。これにより、露出したバンプを、基板表面
の電極と電気的に接続させるとができる。
【0014】また、このようなシートは、フリップチッ
プ素子のバンプ形成面に接着層により接着される。この
ため、従来例のように液状の熱硬化性樹脂を塗布し、塗
布後に乾燥などにより固化させる必要がない。また、従
来例のようにフィルム状かシート状の膜を一旦溶融させ
た状態で加圧流動などによりコーティングする必要もな
い。よって、従来例よりも製造工程の簡略化を図ること
ができる。
【0015】また、フリップチップ接続時に破断したシ
ートは、フリップチップ接続後にフリップチップ素子と
基板との間を埋込むため、これらの隙間をなくすことが
できる。
【0016】また、ダイシング前にシートを接着するこ
とで、バンプがシートで覆われるため、ダイシング後に
バンプに触れずにピックアップすることができる。これ
によりバンプ表面に汚れが付着することが防止されるた
め、バンプと実装基板の電極との間で良好な接続性を得
ることができる。
【0017】また、フリップチップ接続時の加熱により
一部が溶融するとともに加圧により破断する構成を有す
るシートを用いているため、シートをフリップチップ素
子に接着する際に高い位置精度や高荷重は不要となる。
【0018】上記の半導体装置において好ましくは、表
面に電極を有する基板がさらに備えられている。シート
が破断することでバンプがシート表面から露出してお
り、フリップチップ接続により、露出したバンプは基板
表面の電極に電気的に接続されている。
【0019】これにより、バンプを電極に良好に接続す
ることができ、かつ従来例より簡略な工程でフリップチ
ップ接続を行なうことができる。
【0020】上記の半導体装置において好ましくは、基
板にフリップチップ接続されたフリップチップ素子は絶
縁物により封止されている。
【0021】これにより、たとえばCSP(Chip Scale
Package)やBGA(Ball Grid Array)にも本発明を
適用することができる。
【0022】上記の半導体装置において好ましくは、フ
リップチップ素子と基板との間はシートにより隙間なく
埋められている。
【0023】これにより、フリップチップ素子と基板と
の密着性を高めることができる。上記の半導体装置にお
いて好ましくは、シートは、基材層のフリップチップ側
接着層が設けられた面とは逆側の面に設けられた基板側
接着層を有する。
【0024】これにより、フリップチップ素子の基板へ
の接合強度を高めることができる。本発明の半導体装置
の製造方法は以下の工程を備えている。
【0025】まず基材層および接着層を有するシート
が、フリップチップ素子のバンプが形成された面にバン
プを覆うように接着層により接着された状態とされる。
そしてシートが接着されたフリップチップ素子が、電極
を有する基板に加圧および加熱することによりフリップ
チップ接続される。このフリップチップ接続時の加熱に
よりシートの一部が溶融するとともに加圧によりシート
が破断し、破断したシートからバンプが露出することに
よってバンプと電極とが電気的に接続される。
【0026】本発明の半導体装置の製造方法では、シー
トは接着層によりフリップチップ素子のバンプが形成さ
れた表面に貼付けられる。このため、従来例のように液
状の熱硬化性樹脂を塗布し、塗布後に乾燥などにより固
化させる必要はない。また、従来例のようにフィルム状
かシート状の膜を一旦溶融させた状態で加圧流動などに
よりコーティングする必要もない。よって、従来例より
も製造工程の簡略化を図ることができる。
【0027】また、フリップチップ接続時に破断したシ
ートは、フリップチップ接続後にフリップチップ素子と
基板との間を埋込むため、これらの隙間をなくすことが
できる。
【0028】また、ダイシング前にシートを接着するこ
とで、バンプがシートで覆われるため、ダイシング後に
バンプに触れずにピックアップすることができる。これ
により、バンプ表面に汚れが付着することが防止される
ため、バンプと実装基板の電極との間で良好な接続性を
得ることができる。
【0029】また、フリップチップ接続時の加熱により
一部が溶融するとともに加圧により破断する構成を有す
るシートを有しているため、シートをフリップチップ素
子に接着する際に高い位置精度や高荷重は不要となる。
【0030】上記の半導体装置の製造方法において好ま
しくは、シートは真空チャンバ内で真空度を高めた雰囲
気下でフリップチップ素子に接着される。
【0031】これにより、シートは、破断した際にフリ
ップチップ素子表面に隙間なく密着することになる。こ
れにより、フリップチップ接続後にフリップチップ素子
と基板との間を隙間なく埋込むことができる。
【0032】上記の半導体装置の製造方法において好ま
しくは、半導体ウェハをダイシングすることによりフリ
ップチップ素子を形成する工程がさらに備えられ、シー
トは、半導体ウェハのダイシング前に半導体ウェハに接
着される。
【0033】これにより、ダイシング後に各半導体チッ
プごとにシートを貼り付ける必要がなくなるため、製造
工程の簡略化を図ることができる。
【0034】上記の半導体装置の製造方法において好ま
しくは、シートはダイシングシートと一体として準備さ
れる。
【0035】これにより、シートを半導体ウェハに接着
する工程もしくは半導体ウェハをダイシングシートに接
着する工程のいずれかを省略することができ、さらに製
造工程の簡略化を図ることができる。
【0036】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【0037】(実施の形態1)図1は、本発明の実施の
形態1における半導体装置の構成を概略的に示す断面図
である。図1を参照して、半導体チップ1の表面上には
電極2が形成されており、この電極2が形成された半導
体チップ1の表面上に表面保護膜3が形成されている。
この表面保護膜3は、たとえばポリイミドを含む材質か
らなっている。表面保護膜3から露出した電極2上に
は、たとえばハンダなどからなるバンプ4が形成されて
いる。
【0038】この半導体チップ1のバンプ4形成面に、
各バンプ4の表面を覆うように接着シート5が接着され
ている。この接着シート5は、フィルム基材層5bと、
フィルム基材層5bを半導体チップ1に接着するための
フィルム接着層5aとが積層された構造を有している。
この接着シート5は、フリップチップ接続時の加熱によ
り一部が溶融し、かつ加圧により破断する構成を有して
いる。フィルム基材層5bは、たとえばエポキシ系樹脂
(ゴム変形エポキシ樹脂)であり、具体的には日立化成
(株)製HS222からなっている。また、接着シート
5の厚みはたとえば40μm程度に設定されている。
【0039】なお、接着シート5と半導体チップ1の表
面との間には隙間Aが存在するが、この隙間Aは、後述
するようにほぼ真空の状態とされている。
【0040】次に、本実施の形態の半導体装置を用いた
フリップチップ接続について説明する。
【0041】図2および図3は、本発明の実施の形態1
における半導体装置の製造方法(フリップチップ接続方
法)を工程順に示す概略断面図である。
【0042】まず図1を参照して、ダイシング前の半導
体ウェハ1のバンプ形成面に、各バンプ4の表面を覆う
ように接着シート5が接着される。この接着シート5の
接着は、たとえば真空チャンバー内にて真空度を高めた
雰囲気下で行われることが好ましい。真空チャンバー内
で接着シートを5を接着することにより、半導体ウェハ
1と接着シート5との間の隙間Aは、ほとんど真空圧の
状態とされる。
【0043】この後、半導体ウェハ1がダイシングされ
て個々の半導体チップ1に分離される。この際、接着シ
ート5も同時にダイシングされる。
【0044】次に図2を参照して、この接着シート5が
接着された半導体チップ1が、電極6aが表面に形成さ
れた有機基板6にフリップチップ接続される。このフリ
ップチップ接続は、有機基板6を支持する治具をたとえ
ば250℃に加熱した状態で半導体チップ1と有機基板
6とをたとえば0.147〜0.196N/bump×
5secの荷重で加圧することにより行われる。
【0045】このフリップチップ接続の際には、バンプ
4の表面を覆う接着シート5の部分が最初に電極6aに
当る。有機基板6は治具により加熱されているため、有
機基板6の電極6aに当接した接着シート5の部分がそ
の加熱温度により溶融し、その部分の接着シート5の厚
みが薄くなる。これとともに接続のための上記荷重が与
えられることにより接着シート5は破断し、その破断部
分においてバンプ4の一部表面が露出する。
【0046】図1で説明したように接着シート5と半導
体チップ1との間の隙間Aはほぼ真空の状態となってい
るため、上記破断の際には接着シート5はその隙間Aを
なくすようにバンプ4が形成された半導体チップ1の表
面に密着することになる。これにより、接着シート5と
半導体チップ1の表面との間の隙間がなくなる。
【0047】図3を参照して、さらに加圧することによ
り、バンプ4が溶融もしくは変形し、有機基板6の電極
6aとバンプ4との電気的接続が実現できるとともに、
半導体チップ1と有機基板6との間に隙間のないフリッ
プチップ接続が可能となる。
【0048】本実施の形態では、接着シート5がフリッ
プチップ接続時の加熱により一部が溶融するとともに加
圧により破断する構成を有するため、フリップチップ接
続時にバンプ4が破断した接着シート5から露出する。
これにより、露出したバンプ4を有機基板6表面の電極
6aと電気的に接続させることが可能となる。
【0049】また、このような接着シート5は、フィル
ム接着層5aによりフリップチップ素子のバンプ4が形
成された表面に接着される。このため、従来例のように
液状の熱硬化性樹脂を塗布した後にその熱硬化性樹脂を
乾燥などにより固化させる必要はない。また、従来例の
ようにフィルム状かシート状の膜を一旦溶融させた状態
で加圧流動などによりコーティングする必要もない。よ
って、従来例よりも製造工程の簡略化を図ることができ
る。
【0050】また、フリップチップ接続時に破断した接
着シート5は、フリップチップ接続後に半導体チップ1
と有機基板6との間を埋込むため、これらの隙間をなく
すことができる。
【0051】また、ダイシング前に接着シート5を接着
することで、バンプ4が接着シート5で覆われるため、
ダイシング後にバンプ4に触れずにピックアップするこ
とができる。これにより、バンプ4表面に汚れが付着す
ることが防止されるため、バンプ4と電極6aとの間で
良好な接続性を得ることができる。
【0052】また、フリップチップ接続時の加熱により
一部が溶融するとともに加圧により破断する構成の接着
シート5が用いられているため、接着シート5をフリッ
プチップ素子に接着する際に高い位置精度や高荷重は不
要となる。
【0053】また、半導体チップ1への接着シート5の
接着を真空チャンバ内で行なうことにより、図1に示す
隙間Aを真空圧の状態にすることができる。これによ
り、接着シート5が破断した後に接着シート5を半導体
チップ1の表面に隙間なく密着させることが可能とな
る。したがって、フリップチップ接続後に半導体チップ
1と有機基板6との間を接着シート5により隙間なく埋
込むことができる。
【0054】(実施の形態2)通常、ダイシング前に
は、半導体ウェハのバンプ形成面とは反対側の面にダイ
シングシートを接着するのが一般的である。ここで、ダ
イシングシートとは、ダイシング前に半導体ウェハに接
着され、ダイシング後に延伸されるものであり、これに
より各半導体チップの間隔を広げ、各半導体チップを取
出しやすくするためのものである。
【0055】このため、通常の方法により本発明の半導
体ウェハにダイシングシートを接着した場合には、図4
に示すように半導体ウェハ1のバンプ形成面の反対側に
ダイシングシート8が接着され、かつバンプ形成面には
接着シート5が接着されることになる。
【0056】しかし、図5に示すように、ダイシングシ
ート8と一体となった接着シート5を半導体チップ1の
バンプ形成面に接着することもできる。この場合、接着
シート5を半導体ウェハ1に貼付ける工程もしくは半導
体ウェハ1をダイシングシート8に接着する工程のいず
れかを省略することができ、さらに製造工程の簡略化を
図ることができる。
【0057】(実施の形態3)実施の形態1において
は、接着シート5がフィルム接着層5aとフィルム基材
層5bとの2層からなる構成について説明したが、図6
に示すようにフィルム基材層5bを両面からフィルム接
着層5a、5cで挟み込んだ3層構造を有していてもよ
い。なお、これ以外の図6に示す構成は、図1に示す構
成とほぼ同じであるため、同一の部材については同一の
符号を付し、その説明を省略する。
【0058】図6に示す3層構造の接着シート5が設け
られた構成においても、図7に示すようにフリップチッ
プ接続時の加熱により接着シート5の一部が溶融すると
ともに加圧により破断してバンプ4の一部表面が接着シ
ート5から露出する。この後さらに加圧を加えることに
より、図8に示すようにバンプ4を有機基板6の電極6
aに電気的に接続することができる。またこの場合、接
着シート5のフィルム接着層5cが有機基板6の表面に
接着されるため、半導体チップ1と有機基板6との接合
強度をさらに高めることが可能となる。
【0059】(実施の形態4)また本発明のフリップチ
ップ接続による構造は、CSPやBGAにも適用するこ
とができる。図9は、本発明のフリップチップ接続によ
り得られた半導体装置をCSPまたはBGAに適用した
場合の構成を示す概略断面図である。図9を参照して、
基板6の電極6aには、図1〜図3で示された構成の半
導体チップ1が複数個(たとえば2個)接合されてお
り、その半導体チップ1が樹脂などの絶縁物11で封止
されてCSPまたはBGAを構成している。このCSP
もしくはBGAのバンプ6bは、有機基板12の電極1
3に電気的に接続される。
【0060】なお、実施の形態1〜4では、フリップチ
ップ素子としてバンプ4が形成された半導体チップ1を
用いた場合について説明したが、これに限定されずフリ
ップチップ接続が可能な素子であれば用いることができ
る。
【0061】また、バンプ4の材質としてハンダを用い
た場合について説明したが、材質はこれに限定されず、
金(Au)などの他の材質を含むものであっても良い。
【0062】また、接着シート5は、2層もしくは3層
の積層構造に限定されず、フリップチップ接続時の加熱
により一部が溶融し、かつ加圧により破断するものであ
れば、4層以上の積層構造からなっていても良く、また
上記の実施の形態で説明した以外の材質からなっていて
も良い。
【0063】また、実施の形態4においては、半導体チ
ップ1を同一基板に複数個配置した場合について説明し
たが、基板6に接続される半導体チップ1は1つでも良
い。
【0064】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0065】
【発明の効果】本発明の半導体装置によれば、シートが
フリップチップ接続時の加熱により一部が溶融するとと
もに加熱により破断するため、破断したシートからバン
プが露出する。これにより、露出したバンプを、基板表
面の電極と電気的に接続させるとができる。
【0066】また、このようなシートは、フリップチッ
プ素子のバンプ形成面に接着層により接着される。この
ため、従来例のように液状の熱硬化性樹脂を塗布し、塗
布後に乾燥などにより固化させる必要がない。また、従
来例のようにフィルム状かシート状の膜を一旦溶融させ
た状態で加圧流動などによりコーティングする必要もな
い。よって、従来例よりも製造工程の簡略化を図ること
ができる。
【0067】また、フリップチップ接続時に破断したシ
ートは、フリップチップ接続後にフリップチップ素子と
基板との間を埋込むため、これらの隙間をなくすことが
できる。
【0068】また、ダイシング前にシートを接着するこ
とで、バンプがシートで覆われるため、ダイシング後に
バンプに触れずにピックアップすることができる。これ
によりバンプ表面に汚れが付着することが防止されるた
め、バンプと実装基板の電極との間で良好な接続性を得
ることができる。
【0069】また、フリップチップ接続時の加熱により
一部が溶融するとともに加圧により破断する構成を有す
るシートを用いているため、シートをフリップチップ素
子に接着する際に高い位置精度や高荷重は不要となる。
【0070】上記の半導体装置において好ましくは、表
面に電極を有する基板がさらに備えられている。シート
が破断することでバンプがシート表面から露出してお
り、フリップチップ接続により、露出したバンプは基板
表面の電極に電気的に接続されている。これにより、バ
ンプを電極に良好に接続することができ、かつ従来例よ
り簡略な工程でフリップチップ接続を行なうことができ
る。
【0071】上記の半導体装置において好ましくは、基
板にフリップチップ接続されたフリップチップ素子は絶
縁物により封止されている。これにより、たとえばCS
PやBGAにも本発明を適用することができる。
【0072】上記の半導体装置において好ましくは、フ
リップチップ素子と基板との間はシートにより隙間なく
埋められている。これにより、フリップチップ素子と基
板との密着性を高めることができる。
【0073】上記の半導体装置において好ましくは、シ
ートは、基材層のフリップチップ側接着層が設けられた
面とは逆側の面に設けられた基板側接着層を有する。こ
れにより、フリップチップ素子の基板への接合強度を高
めることができる。
【0074】本発明の半導体装置の製造方法では、シー
トは接着層によりフリップチップ素子のバンプが形成さ
れた表面に貼付けられる。このため、従来例のように液
状の熱硬化性樹脂を塗布し、塗布後に乾燥などにより固
化させる必要はない。また、従来例のようにフィルム状
かシート状の膜を一旦溶融させた状態で加圧流動などに
よりコーティングする必要もない。よって、従来例より
も製造工程の簡略化を図ることができる。
【0075】また、フリップチップ接続時に破断したシ
ートは、フリップチップ接続後にフリップチップ素子と
基板との間を埋込むため、これらの隙間をなくすことが
できる。
【0076】また、ダイシング前にシートを接着するこ
とで、バンプがシートで覆われるため、ダイシング後に
バンプに触れずにピックアップすることができる。これ
により、バンプ表面に汚れが付着することが防止される
ため、バンプと実装基板の電極との間で良好な接続性を
得ることができる。
【0077】また、フリップチップ接続時の加熱により
一部が溶融するとともに加圧により破断する構成を有す
るシートを有しているため、シートをフリップチップ素
子に接着する際に高い位置精度や高荷重は不要となる。
【0078】上記の半導体装置の製造方法において好ま
しくは、シートは真空チャンバ内で真空度を高めた雰囲
気下でフリップチップ素子に接着される。これにより、
シートは、破断した際にフリップチップ素子表面に隙間
なく密着することになる。これにより、フリップチップ
接続後にフリップチップ素子と基板との間を隙間なく埋
込むことができる。
【0079】上記の半導体装置の製造方法において好ま
しくは、半導体ウェハをダイシングすることによりフリ
ップチップ素子を形成する工程がさらに備えられ、シー
トは、半導体ウェハのダイシング前に半導体ウェハに接
着される。これにより、ダイシング後に各半導体チップ
ごとにシートを貼り付ける必要がなくなるため、製造工
程の簡略化を図ることができる。
【0080】上記の半導体装置の製造方法において好ま
しくは、シートはダイシングシートと一体として準備さ
れる。これにより、シートを半導体ウェハに接着する工
程もしくは半導体ウェハをダイシングシートに接着する
工程のいずれかを省略することができ、さらに製造工程
の簡略化を図ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体装置の
構成を概略的に示す断面図である。
【図2】 本発明の実施の形態1における半導体装置の
製造方法(フリップチップ接続方法)の第1工程を示す
概略断面図である。
【図3】 本発明の実施の形態1における半導体装置の
製造方法(フリップチップ接続方法)の第2工程を示す
概略断面図である。
【図4】 ダイシングシートが半導体ウェハの裏面に接
着された構成を示す概略断面図である。
【図5】 ダイシングシートと接着シートとが一体化さ
れた構成を示す概略断面図である。
【図6】 本発明の実施の形態3における半導体装置の
構成を概略的に示す断面図である。
【図7】 本発明の実施の形態3における半導体装置の
製造方法(フリップチップ接続方法)の第1工程を示す
概略断面図である。
【図8】 本発明の実施の形態3における半導体装置の
製造方法(フリップチップ接続方法)の第2工程を示す
概略断面図である。
【図9】 本発明の半導体装置の構成としてCSPもし
くはBGAの構成を示す概略断面図である。
【図10】 半導体チップと基板との隙間にアンダーフ
ィル材を充填する従来例を示す概略断面図である。
【図11】 特開平11−3057586号公報に開示
された半導体装置の構成を概略的に示す断面図である。
【符号の説明】
1 半導体チップ(または半導体ウェハ)、2 電極、
3 表面保護膜、4バンプ、5 接着シート、5a フ
ィルム接着層、5b フィルム基材層、5cフィルム接
着層、6 有機基板、6a 電極、8 ダイシングシー
ト。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M109 AA02 BA03 BA07 CA22 DB15 EA02 EE01 5F044 LL11 LL13 RR17 RR18 RR19 5F061 AA02 BA03 BA07 CA22 CB02 CB05 CB13

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 表面にバンプが形成されたフリップチッ
    プ素子と、 前記フリップチップ素子の前記バンプが形成された面に
    設けられたシートとを備え、 前記シートは、基材層と、前記基材層を前記フリップチ
    ップ素子に接着するためのフリップチップ側接着層とを
    有し、かつフリップチップ接続時の加熱により一部が溶
    融するとともに加圧により破断する構成を有することを
    特徴とする、半導体装置。
  2. 【請求項2】 表面に電極を有する基板をさらに備え、 前記シートが破断することで前記バンプが前記シート表
    面から露出しており、 前記フリップチップ接続により、露出した前記バンプは
    前記基板表面の前記電極に電気的に接続されていること
    を特徴とする、請求項1に記載の半導体装置。
  3. 【請求項3】 前記基板に前記フリップチップ接続され
    た前記フリップチップ素子は絶縁物により封止されてい
    ることを特徴とする、請求項1または2に記載の半導体
    装置。
  4. 【請求項4】 前記フリップチップ素子と前記基板との
    間は前記シートにより隙間なく埋められていることを特
    徴とする、請求項1〜3のいずれかに記載の半導体装
    置。
  5. 【請求項5】 前記シートは、前記基材層の前記フリッ
    プチップ側接着層が設けられた面とは逆側の面に設けら
    れた基板側接着層を有することを特徴とする、請求項1
    〜4のいずれかに記載の半導体装置。
  6. 【請求項6】 基材層および接着層を有するシートを、
    フリップチップ素子のバンプが形成された面に前記バン
    プを覆うように前記接着層により接着した状態とする工
    程と、 前記シートが接着された前記フリップチップ素子を、電
    極を有する基板に加圧および加熱することによりフリッ
    プチップ接続する工程とを備え、 前記フリップチップ接続時の加熱により前記シートの一
    部が溶融するとともに加圧により前記シートが破断し、
    破断した前記シートから前記バンプが露出することによ
    って前記バンプと前記電極とが電気的に接続されること
    を特徴とする、半導体装置の製造方法。
  7. 【請求項7】 前記シートは真空チャンバ内で真空度を
    高めた雰囲気下で前記フリップチップ素子に接着される
    ことを特徴とする、請求項6に記載の半導体装置の製造
    方法。
  8. 【請求項8】 半導体ウェハをダイシングすることによ
    り前記フリップチップ素子を形成する工程をさらに備
    え、 前記シートは、前記半導体ウェハの前記ダイシング前に
    前記半導体ウェハに接着されることを特徴とする、請求
    項6または7に記載の半導体装置の製造方法。
  9. 【請求項9】 前記シートはダイシングシートと一体と
    して準備されることを特徴とする、請求項8に記載の半
    導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008219039A (ja) * 2008-04-21 2008-09-18 Nec Electronics Corp 半導体パッケージ及び製造方法
US7554205B2 (en) 2003-08-19 2009-06-30 Nec Electronics Corporation Flip-chip type semiconductor device
JP2011029516A (ja) * 2009-07-28 2011-02-10 Shinko Electric Ind Co Ltd 電子部品装置の製造方法及び治具

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10352349B4 (de) * 2003-11-06 2006-11-16 Infineon Technologies Ag Halbleiterchip mit Flip-Chip-Kontakten und Verfahren zur Herstellung desselben
JP2006108284A (ja) * 2004-10-04 2006-04-20 Sharp Corp 半導体パッケージ
TWI296839B (en) * 2006-03-15 2008-05-11 Advanced Semiconductor Eng A package structure with enhancing layer and manufaturing the same
US20080079175A1 (en) * 2006-10-02 2008-04-03 Michael Bauer Layer for chip contact element
CN101807532B (zh) * 2010-03-30 2012-05-09 上海凯虹科技电子有限公司 一种超薄芯片的倒装式封装方法以及封装体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307586A (ja) * 1998-04-23 1999-11-05 Matsushita Electric Works Ltd 半導体装置とその製造方法、実装方法および用途
JP2000003922A (ja) * 1998-06-16 2000-01-07 Nitto Denko Corp 半導体装置の製法
JP2000040711A (ja) * 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
JP2000299333A (ja) * 1999-02-09 2000-10-24 Nitto Denko Corp 半導体装置の製法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2992460B2 (ja) 1995-08-28 1999-12-20 松下電工株式会社 半導体パッケージ及びその製造方法
JP4045674B2 (ja) 1998-11-05 2008-02-13 日立化成工業株式会社 Icチップの接続方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307586A (ja) * 1998-04-23 1999-11-05 Matsushita Electric Works Ltd 半導体装置とその製造方法、実装方法および用途
JP2000003922A (ja) * 1998-06-16 2000-01-07 Nitto Denko Corp 半導体装置の製法
JP2000040711A (ja) * 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
JP2000299333A (ja) * 1999-02-09 2000-10-24 Nitto Denko Corp 半導体装置の製法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7554205B2 (en) 2003-08-19 2009-06-30 Nec Electronics Corporation Flip-chip type semiconductor device
US7763985B2 (en) 2003-08-19 2010-07-27 Nec Electronics Corporation Flip-chip type semiconductor device
JP2008219039A (ja) * 2008-04-21 2008-09-18 Nec Electronics Corp 半導体パッケージ及び製造方法
JP2011029516A (ja) * 2009-07-28 2011-02-10 Shinko Electric Ind Co Ltd 電子部品装置の製造方法及び治具

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