JPH1063233A - ディスプレイ - Google Patents

ディスプレイ

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JPH1063233A
JPH1063233A JP9155118A JP15511897A JPH1063233A JP H1063233 A JPH1063233 A JP H1063233A JP 9155118 A JP9155118 A JP 9155118A JP 15511897 A JP15511897 A JP 15511897A JP H1063233 A JPH1063233 A JP H1063233A
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G Lewis Alan
ジー ルイス アラン
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Abstract

(57)【要約】 【課題】 簡単な回路構成でフリッカの発生を防止しつ
つ精細なグレースケールを表示する。 【解決手段】 ディスプレイ又はライトバルブのような
画像出力装置はセルを有し、各セルは電気光学素子とス
イッチング素子を持つ。走査線における走査信号が選択
期間の間、電気光学素子はスイッチング素子によりデー
タ線に電気的に接続され、データ線からデータ信号を受
ける。走査駆動回路は、電気光学素子の最大応答周波数
と、通常の観察者の最大知覚可能周波数のいずれか小さ
い方の少なくともＫ倍の走査周波数を持つ走査信号を供
給する。Ｋは、８以上である。データ駆動回路はデジタ
ル入力信号を受け、これに応じて走査信号の各選択期間
に、最大又は最小電圧値のいずれかの信号セグメントを
供給する。電気光学素子は、各選択期間中にほぼ最大又
は最小の電圧値のいずれかを受け、時間平均をとり、任
意のＫでフリッカの無い連続するグレーレベルの表示を
実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディスプレイアレ
イ（display arrays）に関し、特に、このようなディス
プレイアレイを駆動する技術に関する。
【０００２】
【従来の技術】駆動回路と同一の基板上に、ディスプレ
イのためのアクティブマトリクスアレイを集積する装置
の開発が行われている。例えば、ポリシリコン薄膜トラ
ンジスタ(polysilicon thin film transistor(poly-Si
TFT))が、アクティブマトリクスアレイのスイッチング
素子として使用され、同様に、アレイと同一の基板上に
集積される駆動回路に使用される。透過モードのアクテ
ィブマトリクス液晶ディスプレイ(active matrix liqui
d crystal display(AMLCD))のために、アレイとその駆
動回路が、双方とも、透明水晶ウェーハ、または大きな
ガラス基板上に形成される。
【０００３】同一基板上にアレイと駆動回路を集積する
ことの大きな利点は、簡単で、信頼性の高い実装、低コ
ストと、最も重要な、高い表示画素密度が得られること
である。高画素密度と、高グレースケール精度（gray s
cale precision）が要求される用途には、ＬＣＤ投射シ
ステム、ビューファインダー、バーチャルリアリティゴ
ーグル(virtual reality(VR) goggle)が含まれる。
【０００４】
【発明が解決しようとする課題】本発明の第一の観点
は、駆動回路の形成される基板と同一の基板上に、アク
ティブマトリクスディスプレイを集積する上での基本問
題を解決することにある。高画素密度と、回路の複雑さ
との間には拮抗関係があり、この関係をここでは“密度
対複雑さの問題”と呼ぶ。
【０００５】密度対複雑さの問題は、（多くのグレース
ケールビットを供給する）複雑な集積データ駆動回路に
は、大きな領域が要求されることにより生じる。これ
は、画素密度を制限する。従って、集積データ駆動回路
を用いて高グレースケール精度にすると、外部駆動電子
回路の複雑さとコストを増すことなしには、高画素密度
の達成は難しくなる。
【０００６】
【課題を解決するための手段】本発明の第一の観点は、
密度対複雑さの問題を簡潔に解決する技術の発見に基礎
をおいている。この技術により、グレースケール精度を
増加させることが可能となる一方で、簡単な集積駆動回
路及びデジタル入力インタフェースによってこれらの構
成を得ることができる。
【０００７】この技術は、走査信号が走査周波数の周期
を有し、各周期は選択期間（duty interval）を含み、
この選択期間の期間中、データ信号がある電圧値の信号
セグメントを含むようなディスプレイに適用される。こ
の技術は、電気光学ディスプレイの各セルの電気光学素
子が、最大応答周波数を有しており、この周波数を超え
ると、続く次の周期に受信する信号に対して個別には応
答できないという事実の上に構築されている。この技術
は、また、通常の観察者が、最大知覚可能周波数を持
ち、これを超えては、２つの異なる色の切り替えを知覚
することができなく、連続する中間色として知覚すると
いう事実の上に構築されている。
【０００８】この技術はディスプレイにおいて適用され
る。そのようなディスプレイは、走査駆動回路を有し、
電気光学素子の最大応答周波数（maximum response fre
quency）と、通常の観察者の最大知覚可能周波数（norm
al human viewer's maximumperceptual frequency）
と、のいずれか小さい方の少なくともＫ倍の走査周波数
を供給するよう構成される。加えて、データ駆動回路
は、デジタル入力信号を受信し、これに応じて、各選択
期間の期間中、最大電圧値又は最小電圧値のいずれかの
信号セグメントを供給するよう構成される。電気光学素
子は、各選択期間に、最大電圧値又は最小電圧値のいず
れかを受信し、その時間平均をとり、知覚可能なフリッ
カの無い、任意のＫのそれぞれ別の（distinct）連続的
なグレーレベルを表示する。
【０００９】また、この技術は、更に広く、基板上のア
レイ回路、走査駆動回路及びデータ駆動回路を備える装
置に適用される。アレイ回路は、対をなす走査線及びデ
ータ線の各組毎に、走査線及びデータ線に接続されるセ
ル回路を有する。このセル回路は、画像要素の表示を制
御する電気光学素子と、走査線上の信号の制御のもと
に、データ線と電気光学素子を電気的に接続するスイッ
チング素子を含む。電気光学素子は、データ線から信号
を受信するデータ導線を持つ。
【００１０】走査駆動回路は、各走査線に走査信号を供
給し、各走査信号は、走査周波数の周期を持ち、各周期
は選択期間を含む。走査周波数は、電気光学素子の最大
応答周波数と、通常の観察者の最大知覚可能周波数と、
のいずれか小さい方の少なくともＫ倍であり、ここでＫ
は８またはそれ以上、つまり８以上の数値である。
【００１１】データ駆動回路は、デジタル入力信号に応
じて、データ信号をデータ線に供給する。各セル回路の
スイッチング素子は、走査線での走査信号の各選択期間
の期間中、データ線と電気光学素子の構成要素であるデ
ータ導線とを電気的に接続する。
【００１２】データ駆動回路によりデータ線に供給され
るデータ信号は、走査信号の選択期間の間、２つのみの
電圧値、つまり最大電圧値と最小電圧値の内の一方の信
号セグメントを含む。
【００１３】このため、電気光学素子は、選択期間の期
間中、ほぼ最大電圧値又はほぼ最小電圧値のいずれかを
受け取る。そして、電気光学素子は、時間平均をとっ
て、知覚可能なフリッカが無い、任意のＫであってそれ
ぞれ異なる連続的なグレーレベルを表示する。
【００１４】液晶における適用例では、例えば、走査周
波数は、毎秒４８０であり、これは、８個の異なる連続
的なグレーレベルが表示可能である。また、走査周波数
が毎秒１９２０の場合には、３２個の異なる連続的なグ
レーレベルを表示し、毎秒３８４０では、６４個の異な
る連続的なグレーレベルを表示することができる。
【００１５】最小電圧値は、電気光学素子の低電圧状態
を変化させることなしに、この電気光学素子に印加され
る最高電圧にほぼ等しい。ノーマリホワイトの構成で
は、最大電圧値によって、画像要素が最小強度の表示を
行う状態に電気光学素子が駆動され、一方、最小電圧値
により、画像要素が最大強度の表示を行う状態に電気光
学素子が駆動される。ノーマリブラックの場合には、表
示強度は逆となる。ここで、最小電圧値は、約０ボルト
ＲＭＳであり、最大電圧値は、約５ボルトＲＭＳ、また
は、駆動される電気光学素子の種類に適した電圧が適用
可能である。
【００１６】ライトバルブ(light valve)のためのアク
ティブマトリクス回路として使用される装置としては、
例えば、アクティブマトリクス液晶ディスプレイ（AMLC
D）、或いは電界発光ディスプレイ（elctrooptical dis
play）又はプラズマディスプレイのような他の電気光学
ディスプレイ等が適用されうる。走査周波数、選択期
間、信号セグメントが、適切に関係付けられれば、デー
タ駆動回路が、２個の電圧値のみの信号を供給する場合
でも、ＡＭＬＣＤの観察者は、Ｋレベルの色を識別でき
る。
【００１７】各セルのスイッチング素子は、ポリシリコ
ンＴＦＴを採用可能であり、走査駆動回路と、データ駆
動回路もまた、ポリシリコンＴＦＴを採用可能である。
各電気光学素子には、高駆動周波数と短充電時間が要求
されるため、各素子の記憶キャパシタは、一般的なＡＭ
ＬＣＤのものより低く、スイッチ漏れ電流を低くするこ
とに対する通常の厳しい要求は、本発明の場合には緩和
される。従って、各セル回路では、記憶キャパシタを減
らすか、または省くことによって簡単な構成となり、更
に、二重ゲートやＬＤＤ（lightly doped drain）装置
のような漏れ電流（leakage）を低くするために設計さ
れたものに替えて、簡単なＴＦＴを使用することによっ
て簡単に構成される。
【００１８】上に述べた技術は、デジタル入力信号を受
け取るより簡単な集積回路によって、６から８ビットの
良いグレースケール精度を提供でき有効である。データ
駆動回路は、アナログ値ではなく、２個の電圧値のみの
信号を供給するので、この技術には、スチュワート／リ
ー チョップランプ走査回路(Stewart/Lee chop rampsc
annig circuit)のようなＤＡＣは要求されない。
【００１９】走査駆動回路と、データ駆動回路が、上に
述べた条件を満たす周波数の信号を供給すれば、各セル
の付加キャパシタの必要性が軽減される。この付加キャ
パシタは、液晶(liquid crystal(LC))で生じる、キャパ
シタンスの電圧に依存する変化を減らすことにより、直
線性を保証するものである。付加キャパシタの必要性が
軽減されるのは、ＬＣ容量が、走査周期の間に変化する
時間が無いためである。
【００２０】このように回路構成が簡単になる結果、全
体としての集積回路の歩留まりが向上する。加えて、こ
の技術によれば、各走査線の構成部分を記憶キャパシタ
電極として使用することにより、走査線キャパシタンス
を増やす必要性が無くなり、高走査周波数が容易に得ら
れる。
【００２１】上に述べた技術は、高解像度や高画像忠実
度表示のために、多くの入力線を必要としないので有利
である。データ線の充電に必要な時間は、典型的には、
高解像度ディスプレイにおいては約１μsであるが、マ
ルチプレクサは、広帯域にはできない。よって、各マル
チプレクサに対し１つという、多くのアナログ入力が要
求されることを意味する。また、マルチプレクサを使用
する設計は、充電される最後の線が、充電される最初の
線からの異なる寄生結合を受けやすいので、本質的に均
一性の問題を持つ。上述の技術によれば、全てのデータ
線は、同時に充電され、この問題は軽減される。最後
に、多重化アナログアーキテクチャでは、一般的には、
各入力線に外部高電圧ＤＡＣが必要であるが、一方、上
述の技術では、電気光学素子においてディザリングを行
うか、または時間平均をとることにより、デジタルアナ
ログ変換を行っており、このような技術によれば、２つ
のみの外部ｄｃ信号レベル、或いは、バックプレーン(b
ackplane)又は対向電極がスイッチされない場合は、３
または４個の外部ｄｃ信号レベルが必要とされるのみで
ある。
【００２２】上述の技術では、すでに説明したように、
ディスプレイガラス上に簡単な回路が形成され有利であ
る。集積ＤＡＣを持つ各データ線を駆動するために要求
される大規模な回路では、データ線ピッチを細かくする
ことは難しく、従って、マトリクス密度が制限される。
しかし、本発明に係る上述の技術によれば、高マトリク
ス密度が可能となる。加えて、集積ＤＡＣでは、一般的
には、８またはそれ以上の精細なｄｃレベルの生成、ま
たは一対の外部ランプ(external ramp)信号が必要とな
る。これに対して、この発明では、２または３個の外部
信号レベルのみにより実現される。
【００２３】
【発明の実施の形態】図１と図２は、本発明の好適な実
施の形態に係る一般的な特徴を示す。図１において、走
査駆動回路１６は、選択期間を有する走査周波数を供給
し、また、データ駆動回路１８は、外部から供給される
デジタル入力信号に応じて、最大電圧値または最小電圧
値のいずれかを供給し、これにより、アレイにおける電
気光学素子は、選択期間の期間中、ほぼ最大電圧値又は
ほぼ最小電圧値のいずれかを受け取る。図２は、図１の
走査駆動回路１６により供給される信号の走査周波数
が、電気光学素子の最大応答周波数と、最大知覚可能周
波数と、のいずれか小さい方の少なくともＫ倍の大きさ
であることを示す。ここでＫは、８またはそれ以上であ
る（Ｋ≧８）。
【００２４】図１の装置（article）１０は、表面に回
路が形成される基板１２を含む。回路は、アレイ回路１
４、走査駆動回路１６、データ駆動回路１８を含む。
【００２５】アレイ回路１４は、Ｍ本の走査線と、Ｎ本
のデータ線を含む。またアレイ回路１４は、走査線／デ
ータ線の対、つまり対をなす走査線及びデータ線の各組
毎に、走査線及びデータ線に接続されるセル回路を含
む。図においては、ｍ番目の走査線３０と、ｎ番目のデ
ータ線３２に接続されるセル回路２０が、例示されてい
る。
【００２６】セル回路２０は、電気光学素子２２を含
み、電気光学素子２２は、データ導線２４を持つ。セル
回路２０は、また、スイッチング素子２６を含み、ｍ番
目の走査線３０上の信号の制御により、ｎ番目のデータ
線３２と、データ導線２４を電気的に接続する。
【００２７】走査駆動回路１６は、各走査線に走査信号
を供給する。図１に示されるように、走査信号は、走査
周波数で供給される周期信号であり、各周期に選択期間
を持つ。選択期間は、例えば、周期の約１／Ｍ、または
それ以下であり、走査信号は、同期がとられ、２本の走
査線の選択期間が重なることはない。
【００２８】データ駆動回路１８は、デジタル入力信号
を受ける導線を持ち、デジタル入力信号に応答し、各デ
ータ線上にデータ信号を供給する。データ駆動回路１８
により各データ線に供給されるデータ信号は、各走査信
号選択期間の間、信号セグメントを含み、信号セグメン
トは、２個のみの電圧値の１個である。２個の電圧値の
内の大きい方、または最大電圧値は、図１において、
“ＭＡＸ”として示され、一方、２個の内の小さい方、
または、最小電圧値は、“ＭＩＮ”として表されてい
る。示されているように、電気光学素子２２は、各選択
期間の間、ほぼＭＡＸ、またはほぼＭＩＮのいずれかを
受ける。
【００２９】対数周波数［log F］軸に沿った関連する
周波数の間の関係が、図２にさらに詳しく示されてい
る。最大知覚可能周波数(maximum perceptual frequenc
y(MPF))、すなわち、通常の観察者が、２個の色の切り
替えを知覚できる最大周波数、つまり、それを超える
と、連続する中間色としてしか知覚できない最大周波数
は、６０Hzである。これは、ヌマオ(Numao)による、米
国特許第5,488,495号、４欄、３５〜３９行に示されて
いる。最大応答周波数(maximum response frequency(MR
F))、すなわち、電気光学素子２２が、続く信号に対し
てそれぞれ独立に応答することのできる最大周波数は、
電気光学素子２２の実現方法に依存する。例えば、ＬＣ
Ｄにおいては、ＭＲＦは、アレイ回路１４に沿って一定
ではないが、一般的には、約２０〜６０Hzであり、これ
は、フィスケ(Fiske T.)、ハック(Hack,M)、マーチン(M
artin,R.A.)、スティーマース(Steemers,H.)による、
“Analysisof Transient Optical Response of Active-
Matrix LCDs"、SID 95 Digest、１９９５年５月、７４
３〜７４６ページに示されている。
【００３０】走査周波数(scanning frequency(SF))は、
ＭＰＦ、またはＭＲＦの、いずれか小さい方の少なくと
もＫ倍であり、ここで、Ｋはグレーレベルの数であり、
Ｋ≧８である。言い換えれば、ＭＰＦとＭＲＦの、いず
れか小さい方から、（図２において、Min(MPF、MRF)とし
て示されている）、ＳＦまでのlog Ｆ軸に沿う距離は、
少なくともlog Ｋと同じ大きさである。従って、電気光
学素子は、時間平均をとり、知覚可能なフリッカの無
い、Ｋ個のそれぞれ異なった（distinct）連続的なグレ
ーレベルを表示することができる。
【００３１】Ｋ＝８のグレーレベルにおいて、Ｍｉｎ
（ＭＰＦ、ＭＲＦ）＝６０Hzをとると、最小値ＳＦ＝４
８０Hzが得られ、これは、全アレイが、毎秒４８０回走
査されることを意味する。このＳＦは、各Ｍ本の走査線
について、(１／４８０Ｍ)秒の最大選択期間を与える。
グレーレベルの数を６４に増やすには、ＳＦは、少なく
とも８が乗ぜられ、従って、最小でもＳＦ＝３８４０Hz
とする必要がある。
【００３２】上述の一般的な特徴は、多くの方法により
実現される。下に述べる実施形態は、poly-Si ＴＦＴを
持つ液晶ライトバルブを提案するものである。例とし
て、この実施形態は、６４０×４８０の電気光学素子
（簡単に画素とも称される）を持つディスプレイを供給
する。
【００３３】ライトバルブ図３は、上に述べた一般的な
特徴が実施される液晶ライトバルブの関連する特徴を示
す。
【００３４】図３のライトバルブ１００は、基板１０２
を含み、その上に、アレイ１０４、走査駆動レジスタ１
０６、データ駆動レジスタ１０８を含む回路が形成され
る。走査駆動シフトレジスタ１０６は、パッド１１０に
接続され、外部同期信号を受け、例示されるバッファ１
１２を持つバッファを介して、アレイ１０４の４８０本
の各走査線に走査信号を供給する。データ駆動シフトレ
ジスタ１０８は、パッド１２０に接続され、外部デジタ
ル入力信号を受け、図３に例示されるドライバ１２２と
１２４を有するドライバを介して、アレイ１０４の６４
０本の各データ線にデータ信号を供給する。
【００３５】走査線１３０とデータ線１３２が交差する
領域において、アレイ１０４は、セル回路を含み、この
構成が図３に概略的に示されている。ＴＦＴ１４０は、
走査信号を受けるよう接続されるゲートを有し、走査線
１３０に供給される走査信号を受ける。走査信号の選択
期間の間、つまり期間中、ＴＦＴ１４０のチャネルは、
データ線１３２を電極１４２に電気的に接続し、これに
より、データ線１３２に供給されるデータ信号が、電極
１４２に到達する。電極１４２は、断面の詳細１５０に
示される他の構成要素と共に、キャパシタとして機能
し、データ線１３２から受けるデータ信号を一時的に記
憶する。液晶領域１５２の光透過率は、データ線１３２
から受けるデータ信号により制御される。電極１５４
は、液晶領域１５２の反対側にある異なる基板上に形成
されており、図示されるように接地されている。
【００３６】基板１０２は、透明水晶ウェーハ、または
広いガラス基板である。ＴＦＴ１４０には、ポリシリコ
ン(poly-Si)ＴＦＴが使用され、走査駆動回路とデータ
駆動回路の構成要素には、同様に、下でさらに詳細に述
べるように、poly-Si ＴＦＴが使用される。
【００３７】走査線１３０とその他の走査線、データ線
１３２とその他のデータ線は、従来の技術により実現さ
れる。その幾つかは、ここに双方とも参照され取り入れ
られている、同時出願中の、同一人に譲渡された“Arra
y with Metal Scan Lines Controlling Semiconductor
Gate Lines"と題する、米国特許出願第08/572,357号
と、“Forming Array with Metal Scan Lines to Contr
ol Semiconductor GateLines"と題する、米国特許出願
第08/367,983号に記載されている。
【００３８】図３により理解されるように、走査線１３
０での走査信号は、走査周波数の各周期の１／４８０よ
り短い選択期間を有する。選択期間の期間中、データ線
１３２と他のすべてのデータ線は、データ信号を供給
し、これは、走査線１３０に接続された行のセルに受け
取られる。電極１４２は、選択期間と選択期間の間は、
データ線１３２から信号を受けないが、細部１５０に示
すキャパシタンスが十分に大きければ、１選択期間内に
受けた信号は、次の選択期間まで記憶される。
【００３９】走査駆動回路 走査駆動回路の図３に示す構成例では、走査駆動シフト
レジスタ１０６と、バッファ１１２として例示された各
走査線毎のバッファを含む。図４は、走査駆動シフトレ
ジスタの構成例を示す。図５は、ＴＦＴレベルで実現さ
れるシフトレジスタのある段（stage）を示す。
【００４０】図４の走査駆動回路２００は、２４０段の
シフトレジスタを含み、その各段は、２本の走査線に走
査信号を供給する。各段は、２１０、２１２、２１４〜
２１６のＤタイプのラッチの一つを含む。各段は、ま
た、一対のＡＮＤゲートを含む。この第一の段は、ＡＮ
Ｄゲート２２０、２２２、第二の段は、ＡＮＤゲート２
２４、２２６、第三の段は、ＡＮＤゲート２３０、２３
２、最後の段は、ＡＮＤゲート２３４、２３６を含む。
また、第一の段は、インバータ２４０を含み、最後の段
には、シフトレジスタ出力信号(shift register output
signal(SR out))を供給するバッファ２４２が続く。
【００４１】ＡＮＤゲート２２０〜２３６は、アレイの
走査線により与えられるキャパシタンス負荷を駆動する
よう設計される。上の図３に関連して述べたセル回路に
より、キャパシタンス負荷は、走査線が記憶キャパシタ
の電極として機能する従来技術のものに比べ小さくな
る。
【００４２】２個のゲート信号(Gate-1とGate-2)は、シ
フトレジスタ出力パルスの形成に使用され、ディスプレ
イ上で重ならないことを保証する。各段が２本の走査線
を受け持つ配置により、２つの主な利点が得られる。第
一の利点は、小さなシフトレジスタが使用され、領域が
減り、歩留まりが上がることである。第二の利点は、対
応するフレームの、各奇数、または偶数の走査線のみ動
作可とされ、インタレースモードと、非インタレースモ
ードのいずれの表示動作も可能となることである。
【００４３】図４のシフトレジスタは、各Ｄタイプラッ
チのＲ入力に接続されるリセット入力(Reset input)が
Ｈ（high）になることにより起動される。これにより、
ラッチ２１０、２１２、２１４〜２１６までの全てのＱ
出力がＬ（low）となる。一方、第一段のインバータ２
４０は、第一段からの出力を反転してＨとする。シフト
レジスタ入力(shift register input(SR in))が、２相
クロック信号の印加により、Ｈを保持していれば、Ｈ値
は、シフトレジスタに沿って進み、要求に従い走査線に
走査信号が供給される。
【００４４】図５の段２６０は、Ｄタイプラッチ２６２
と、ＡＮＤゲートドライバ２６４、２６６を含む。クロ
ックバッファ２７０は、クロック信号ｐｈｉ−１’を受
け、クロック信号ｐｈｉ−１と、ｎｐｈｉ−１を供給
し、一方、クロックバッファ２７２は、クロック信号ｎ
ｐｈｉ−２’を受け、クロック信号ｎｐｈｉ−２と、ｐ
ｈｉ−２を供給する。各段において、２相クロック信号
をバッファに記憶することにより、クロックスキュー
（clock skew）問題が軽減され、単一のバッファが全て
のレジスタを受け持つ必要性が無くなり、回路動作はシ
フトレジスタ長と独立に行われる。ＡＮＤゲートドライ
バ２６４と２６６は、一般的なＣＭＯＳ構造であり、こ
のＣＭＯＳ構造は、(out-1とout-2を供給する)最終イン
バータにＴＦＴを持ち、これは、要求される速度におい
て、走査線キャパシタンスを駆動するに十分な大きさで
ある。言い換えれば、シフトレジスタが、１ＭＨｚを十
分に超えるクロック速度で動作しているとき、ＡＮＤゲ
ートドライバ２６４と２６６は、１００ｎｓ以下の立ち
上がりと立ち下がり時間で走査線を駆動することができ
る必要がある。
【００４５】ルイス(Lewis,A.G.)、リー（Lee,D.D.）及
びブルース(Bruce,R.H.)による、“Polysilicon TFT Ci
rcuit Design and Performance"、IEEE Journal of Sol
id-State Circuits、２７巻、１２号、１９９２年１２
月、１８３３〜１８４２ページによれば、その図４及び
図５のような簡単な走査駆動回路について、さらに詳細
な情報が得られる。また、その１８３７ページの図６に
関連し、ルイス他は、poly-Si ＴＦＴ ＣＭＯＳダイナ
ミックシフトレジスタを使用し、９〜３０ＭＨｚの範囲
の周波数において、誤りのないデータ転送が得られるこ
とを示している。その範囲の周波数は、図２に関連し述
べた走査駆動回路に十分に短い選択期間を与える。
【００４６】データ駆動回路 データ駆動回路の図３に示す構成例では、データ駆動シ
フトレジスタ１０８と、バッファ１２２と１２４で例示
された各データ線のバッファを含む。図６は、データ駆
動波形を示す。
【００４７】シフトレジスタ１０８と、データ線バッフ
ァを含むデータ駆動回路は、一般的には、ここに参照さ
れ取り入れられている、アレン(Allen)他による、米国
特許第5,491,347号に記載されるているように実施され
る。アレン他は、その図１２〜図１５に関連した１４欄
３１行〜１５欄１７行に、使用されるデータ駆動回路に
ついて述べている。本発明の実施形態では、データ駆動
回路は、アレン他が述べている大きなデザインルールに
よる別のチップにではなく、１または２μｍデザインル
ールが使用され、アレイと同一の基板に集積される。
【００４８】各データ駆動シフトレジスタの各段は、ま
た、ここに参照され取り入れられている、ルイス(Lewi
s,A.G.)、リー（Lee,D.D.）及びブルース(Bruce,R.H.)
による、“Polysilicon TFT Circuit Design and Perfo
rmance"、IEEE Journal of Solid-State Circuits、２
７巻、１２号、１９９２年１２月、１８３３〜１８４２
ページに記載されているように実現される。また、その
１８３６ページと１８３７ページにおいて、ルイス他
は、図６のインセット（inset）に関連するレジスタ段
について述べている。
【００４９】アレン他のデータ駆動回路は、バックプレ
ーン電圧が固定されているとすると、３レベルデータド
ライバ（three level data drivers）を含む。各セルの
液晶領域により見られる駆動極性は、各フレーム毎に反
転されるので、少なくとも、３個の電圧レベルが必要で
ある。固定バックプレーン電圧には、４レベルドライバ
（four level drivers）も使用される。
【００５０】バックプレーン電圧が、フレーム毎に反転
される代わりに、反転されるデータを使用し、必要な極
性反転を行う、２レベルドライバ（two level driver
s）も使用され得る。これは、アモルファスシリコンデ
ィスプレイに使用される技術であり、ここに参照され取
り入れられている、ルイス(Lewis,A.G.)と、ターナー(T
urner,W.)による、“Driver Circuit for AMLCDs"、Con
ference Record of the1994 International Display Re
search Conference and International Workshop on Ac
tive-Matrix LCDs & Display Materials、カリフォルニ
ア、モントレー、１９９４年、１０月１０日〜１３日、
５６〜６４ページの図５に関連し記載されているもので
ある。バックプレーンが、Ｈレベルであれば、画素は、
“０”に対しＨレベルに駆動され、“１”に対しＬレベ
ルに駆動され、バックプレーンが、Ｌレベルであれば、
この逆になる。
【００５１】セパレートされた記憶キャパシタが、各画
素に使用されれば、画素の対向電極は、バックプレーン
とともにスイッチされる必要がある。スイッチされるバ
ックプレーン駆動方法の問題は、寄生キャパシタンスの
ため、画素電圧がバックプレーンに正確に追随しないこ
とである。この追随の失敗により、不均一性が持ち込ま
れる。これは、バックプレーンの追随が画素電圧に影響
されるようになるためである。必要であれば、この問題
は、バックプレーンがスイッチされる直前に、ダミーの
サブフレームを書き込み、スイッチによるいずれの誤り
も、各画素に対し同一になるよう保証することで解決さ
れる。
【００５２】図６は、データ駆動波形を示す。波形３０
０は、固定バックプレーン電圧に適し、波形３０２は、
スイッチされるバックプレーン電圧に適している。電圧
は、双方の組の波形について、同一スケールでは示され
ていない。双方とも、走査線ｉと（ｉ＋１）での走査信
号が示されており、走査線（ｉ＋１）での選択期間の直
前に、走査線ｉでの選択期間がある。双方とも、波形
は、複数のサブフレーム間でのデータ駆動の反転を示す
が、他の方法も使用される。
【００５３】固定バックプレーン電圧では、“１”を表
すデータ信号は、正のフレームの間、Ｖ1+で供給され、
一方、“０”を表すデータ信号は、正フレームの間、Ｖ
0+で供給される。負フレームの間は、“１”を表すデー
タ信号は、Ｖ1-で供給され、一方、“０”を表すデータ
信号は、Ｖ0-で供給される。Ｖ0+とＶ0-が等しければ、
３電圧レベルのみになり、Ｖ0+とＶ0-が等しくなけれ
ば、４電圧レベルになる。
【００５４】スイッチされるバックプレーン電圧では、
“１”を表すデータ信号は、正のフレームの間、ＶDHで
供給され、一方、“０”を表すデータ信号は、正フレー
ムの間、ＶDLで供給される。負フレームの間は、“１”
を表すデータ信号は、ＶDLで供給され、一方、“０”を
表すデータ信号は、ＶDHで供給される。従って、この技
術では、２電圧レベルのみ要求される。
【００５５】上で述べたデータ駆動回路は、時間平均を
とりデジタルアナログ変換を行う。この変換は、本質的
に線形である。しかし、液晶材は、非線形の電圧透過率
変換特性を持つ。従って、低電圧状態の液晶を変えるこ
となく加えられる最大電圧値であるＶOFFを、最小電圧
値に選べば有利である。これにより、液晶の低電圧状態
の範囲の使用が不要になる。ノーマリホワイト色のＬＣ
Ｄでは、画素は、ＶOF Fでは白であり、ＶONでは黒であ
る。一方、ノーマリブラック色のＬＣＤでは、画素は、
ＶONでは白であり、ＶOFFでは黒である。
【００５６】波形３００の固定バックプレーン電圧で
は、電圧レベルは、次に示すように調整される。
【００５７】ＶOFF＝Ｖ0+−ＶBP＝ＶBP−Ｖ0-、および ＶON＝Ｖ1+−ＶBP＝ＶBP−Ｖ1- 波形３０２のスイッチされるバックプレーン電圧では、
電圧レベルは、次に示すように調整される。
【００５８】 ＶOFF＝ＶDL−ＶBPL＝ＶBPH−ＶDH および ＶON＝ＶDH−ＶBPL＝ＶBPH−ＶDL ここでＶDL＞ＶBPLであり、ＶBPH＞ＶDHである。
【００５９】セル回路 図３のアレイは、ここに双方とも参照され取り入れられ
ている、ウー(Wu,I-W)による、“High-definition disp
lays and technology trends in TFT-LCDs"、Journal o
f the SID、２巻、１号、１９９４年、１〜１４ページ
に記載されているような簡単なセル回路、または、同時
出願中の、同一人に譲渡された、“Array with Metal S
can Lines Controlling Semiconductor Gate Lines"と
題する、米国特許出願第08/572,357号に記載されている
さらに複雑なセル回路に、受容可能なレベルのキャパシ
タンスを与えるよう特性を適切に調整し実現される。図
７は、図３の構成に使用される別のセル配置を示す。
【００６０】図７は、ｍ番目の走査線３５０、（ｍ＋
１）番目の走査線３５２、点線で示されるｎ番目のデー
タ線３５４、（ｎ＋１）番目のデータ線３５６を持つア
レイ１０４の一部を示す。図７は、また、ｍ番目の走査
線３５０と、ｎ番目のデータ線３５４に接続されるセル
の、セル回路の一部を示す。
【００６１】セル回路は、第一の接続点３６２から、第
二の接続点３６４まで延びる線のpoly-Siパターン３６
０を含む。第一の接続点３６２は、ｎ番目のデータ線３
５４のエッジ内に実質的にすべて入り、この接続点は、
金属による接続などにより、データ線に電気的に接続さ
れる。
【００６２】また、セル回路は、ゲートパターン３７０
を含む。これは、チャネル３７２においてpoly-Siパタ
ーン３６０と交差する線である。ゲートパターン３７０
は、ｍ番目の走査線３５０から延び、この走査線３５０
に電気的に接続される。ゲートパターン３７０は、ｍ番
目の走査線と同一の層に形成され、双方ともpoly-Si、
または、双方とも金属によって形成されている。或い
は、ゲートパターンは、異なった層に形成される。この
層は、ここに双方とも参照され取り入れられている、同
時出願中の、同一人に譲渡された、“Array with Metal
Scan Lines Controlling Semiconductor Gate Lines"
と題する、米国特許出願第08/572,357号と、“Forming
Array with Metal Scan Controlling Semiconductor Ga
te Lines"と題する、米国特許出願第08/367,983号に記
載されている異なる層である。いずれの場合も、走査線
は、分路（シャント：shunt）３８０、３８２で例示さ
れている導電率を増すための分路層を含む。
【００６３】図示された構成において、ｍ番目の走査線
３５０での走査信号は、第一接続点３６２と、第二接続
点３６４の間のpoly-Siパターンの導電率を制御する。
ｍ番目の走査線３５０での電圧がＨであれば、チャネル
３７２は、高い導電性になり、ｍ番目の走査線３５０で
の電圧がＬであれば、チャネル３７２は、漏れ電流のみ
通す。
【００６４】図７のセル回路は、独立の（セパレートさ
れた）記憶キャパシタンスを用いず設計される。これ
は、セルの応答を改善し、加えて、各走査線に沿ってキ
ャパシタ電極を設ける必要がなくなるので、走査線キャ
パシタンスを最小にできる。集積されたダークマトリク
スは、開口の犠牲を最小にとどめ、エッジなどに生じる
迷光（stray illumination）を阻止することによって画
像品質を改善するために使用することができる。
【００６５】図７に示されるセルの設計では、漏れ電流
を減らすため従来使用されている二重ゲート（デュアル
ゲート）ＴＦＴではなく、シングルゲートＴＦＴが使用
される。このセルの設計は、セルの記憶キャパシタンス
を減らす。しかし、高速リフレッシュにより、セルの動
的な記憶に対する要求が減るので、この設計で十分であ
る。
【００６６】また、セル記憶キャパシタンスは、従来、
キャパシタンスの線形化を行っている。これは、液晶キ
ャパシタンスが、電圧に大きく依存するので、液晶応答
時間が、リフレッシュ時間と同等の場合には重要であ
る。線形化キャパシタンスが無いと、セルでの電圧の変
化が、液晶をフレーム時間中に応答させ、液晶のキャパ
シタンスを変え、セルでの電圧を変える。セルに正しい
電圧、つまり、正しいグレーレベルを与えるためには、
幾つかのフレームが必要となる。しかし、この構成で
は、各セルの電圧は、液晶が応答するよりも速く更新さ
れ、従って、この線形化機能を発揮する記憶キャパシタ
ンスは不要となる。
【００６７】記憶キャパシタが不要となると、キャパシ
タ電極の形成と、それに必要なマスクステップが除か
れ、製造が簡単になり有利になる。加えて、記憶キャパ
シタは、従来、ゲート誘電体を使用して形成されるの
で、キャパシタの除去により、全体のゲート誘電体領域
が減り、歩留まりが改善される。記憶キャパシタが無く
なれば、走査線キャパシタンスが減り、走査ドライバに
小さなＴＦＴを使用することが可能となり、さらに歩留
まりが改善される。また、記憶キャパシタが無くなれ
ば、全体の画素キャパシタンスが減り、必要な高速画素
充電が容易に行なわれる。
【００６８】上に述べたアレイは、例えば、ここに参照
され取り入れられている、ウー(Wu,I-W.)、スチューバ
ー(Stuber,S.)、ツァイ(Tsai,C.C.)、ヤオ(Yao,W.)、ル
イス(Lewis,A.)、フォルクス(Fulks,R.)、チャン(Chian
g,A.)、トンプソン(Thompson,M)による、“Processing
and Device Performance of Low-Temperature CMOSPoly
-TFTs on 18.4-in.-Diagonal Substrates for AMLCD Ap
plication"、SID 92 DIGEST、１９９２年、６１５〜６
１８ページに記載されている、従来技術が使用され製造
される。
【００６９】駆動方法 上に述べたように製造されるライトバルブは、多くの方
法により駆動される。図８は、その様なライトバルブを
駆動する信号を供給するために実行される機能ブロック
を示す。
【００７０】ホストマシン４００は、Ｋグレーレベルを
持つ画像データを、フレームバッファ４０２に供給し、
同期信号を同期回路４０４に供給する。フレームバッフ
ァ４０２は、一般的な技術を用いて、同期回路からのリ
ード／ライト信号に応じて、画像データを記憶し、供給
する。
【００７１】また、同期回路４０４は、インクリメント
およびクリア信号をサブフレームカウンタ４１０に供給
する。このカウンタは、データが供給される現在のサブ
フレームを示すカウントを保持する一般的なカウンタで
ある。同期回路４０４は、また、適切な走査およびデー
タタイミング信号を供給する。この信号は、知覚可能な
フリッカが無く、時間平均がとられた現画像に要求され
る高周波数でのタイミング信号の供給を除いては、従来
のものと同じである。
【００７２】一方、ディザロジック４１４は、フレーム
バッファ４０２からＫグレーレベルの画像データを受
け、また同様に、サブフレームカウンタ４１０から現行
サブフレームカウントを受ける。これに応答し、ディザ
ロジック４１４は、画像データを使用し、サブフレーム
データを供給する。このサブフレームデータは、各サブ
フレーム毎に、ライトバルブ４２０で表示される画像の
画素毎の１ビットを含む。サブフレームデータと、デー
タタイミング信号は、データ駆動回路４２２に受けら
れ、一方、走査タイミング信号は、走査駆動回路４２４
で受け取られる。これに応じて、データ駆動回路４２２
は、アレイ４２６のデータ線にデータ信号を供給し、走
査駆動回路４２４は、アレイ４２６の走査線に走査信号
を供給し、これにより、アレイ４２６は、時間平均をと
り、知覚可能なフリッカの無い、Ｋグレーレベルの画像
データにより規定される画像を表示する。
【００７３】例えば、ディザロジック４１４は、適切な
アルゴリズムを使用し、時間的にディザを実行し、Ｋグ
レーレベル画像データからＰサブフレーム画像を規定す
るサブフレームデータを生成する。これらのＰサブフレ
ーム画像は、互いに一つのフレームを規定し、また、サ
ブフレーム画像の時間平均がとられ、Ｋグレーレベル画
像データにより規定される画像が表示される。スイッチ
されるバックプレーンが使用される場合は、フレームに
は、バックプレーンの各スイッチに先行するダミーサブ
フレームが含まれ、スイッチにより引き起こされるどの
誤りも各フレームに対し同一となるよう保証される。
【００７４】表１は、ディザロジック４１４が、Ｐ＝１
５の場合において、１６グレースケールレベルの１つを
示す４ビット値を１５サブフレームに割り付ける方法を
示す。例えば、４ビット値が１１１１であれば、１５全
てのサブフレームは、ＯＮであり、４ビット値が１０１
０であれば、奇数サブフレームと、サブフレーム４、１
２のみが、ＯＮであり、４ビット値が０１０１であれ
ば、サブフレーム４、１２を除く偶数サブフレームが、
ＯＮであり、以下同様である。
【００７５】
【表１】 表１の方法は、そのまま拡張され、必要に応じ、さらに
多い、または少ないサブフレームにより、さらに多い、
または少ないグレーレベルが形成される。例えば、８グ
レーレベルに対しては、表１のサブフレーム１から７ま
でが利用され、７個のサブフレームが使用される。３２
グレーレベルに対しては、表１が２回使用されて、サブ
フレーム１から１５までが繰り返し用いられ、ビット４
を通過させる１６番目のサブフレームにより区分され
る、３１個のサブフレームが使用される。６４のグレー
レベルに対しては、３２のグレーレベルに対する３１の
サブフレームが２回繰り返し用いられ、ビット５を通す
３２番目のサブフレームにより区分される、６３個のサ
ブフレームが使用される。
【００７６】ディザロジック４１４は、一度に１ビット
を選ぶ簡単な組み合わせロジックにより実現される。必
要であれば、ディザロジック４１４は、表索引（table
lookup）、例えば、画像画素値をサブフレーム画素値に
高速に変換する表索引により実現される。ディザロジッ
ク４１４は、これに替えて一般的なフレームバッファ記
憶技術を使用し、一方で、サブフレームごとに、画素毎
の１ビットのみ記憶するので簡単な、サブフレームバッ
ファによっても実現される。メモリは、各画素の全画素
値に等しい長さのビット列を記憶し、記憶された値は、
サブフレームカウンタ４１０からのカウントに応答し、
ビット直列に読み出される。
【００７７】表１に示されるように、高次ビットに対す
るリフレッシュ速度は、低次ビットに対するものより速
い。従って、液晶材が、フリッカを発生するに十分な早
さで応答するものであれば、フリッカの大きさは、周波
数の低下に従い減る。人のフリッカに対する感度は、フ
リッカ輝度の大きさの減少に従い低下するので、サブフ
レームの速度を上げると共に全体のフレーム時間を増や
すことにより、グレースケール精度（すなわち、サブフ
レーム数）を上げることができる。例えば、８ビット精
細度グレースケールに、２kHzサブフレーム速度が使用
され、これは、８Hzフレーム速度を与える。５個の最上
位データビットが、６４Hzまたはそれ以上でディスプレ
イに書き込まれ、この速度でデータが更新される。速く
動く画像は、少しグレースケールを犠牲にすれば、円滑
に動き、一方、静止画像は、８ビットグレースケールを
全て表示する。
【００７８】表１の方法では、時間的にディザを行う方
法に基づき、低い周波数で低振幅の色変化を表示する。
この様な色は、知覚される明るさの差が小さいので、フ
リッカは、高い強度の色の間で知覚されるよりも小さく
なる。結果的に、表１の方法によれば、高振幅の色変化
のフリッカを引き起こすサブフレーム時間においても目
に見えるフリッカは発生しない。
【００７９】表１の方法では、このようにして、フリッ
カを除きながら、復号されていない２進データが、ディ
スプレイに書き込まれる。
【００８０】同期回路４０４は、タイミング信号を、走
査駆動回路４２４と、データ駆動回路４２２に供給し、
これにより、サブフレームが、連続的にアレイのセルに
供給される。例えば、通常のフレーム時間は、要求され
るグレースケール精度の、Ｋ個のサブフレームに分割さ
れる。ここでＫは、要求されるグレースケール精度であ
り、また、各サブフレーム時間は、セルの液晶領域の応
答時間と、フリッカが知覚される最小切り替え周期と、
のいずれか長い方より、はるかに短い時間である。適切
な走査信号により、また、１サブフレームの各画素に、
データ信号として１ビット値を供給することにより、セ
ルの全てのアレイは、各サブフレームの間に１度更新さ
れる。特定のセルに対するＯＮとＯＦＦのサブフレーム
の適切な組み合わせにより、セルの液晶領域は、所望の
グレーレベルを示すＲＭＳ電圧を受ける。
【００８１】別の方法による構成例 上に述べた実施形態では、水晶またはガラスのような、
絶縁基板上に薄膜回路が形成される。本発明は、他の種
類の基板上に、他の種類の回路を形成することによって
も実現される。
【００８２】上に述べた実施形態では、液晶が使用さ
れ、光透過率を制御する電気光学素子が含まれる。しか
し、本発明は、光の放射か、または透過率ではなく反射
率を制御する電気光学素子により、または、電界発光デ
ィスプレイ（electroluminescent display）、またはプ
ラズマディスプレイのような、液晶を使用しない電気光
学素子によっても実現される。
【００８３】上に述べたように、本発明は、２レベルデ
ータドライバとバックプレーンスイッチング、または、
３または４レベルドライバにより実現される（この場
合、バックプレーンスイッチングは不要である）。
【００８４】上に述べた実施形態では、アレイの一方の
側にのみ配置されるデータ駆動回路が含まれる。しか
し、本発明は、アレイの２つの対向する側に配置される
データ駆動回路によっても実現される。
【００８５】上に述べた実施形態では、アレイの一方の
側にのみ配置される走査駆動回路でも実現される。一方
で、本発明は、アレイの２つの対向する側に配置される
走査駆動回路でも実現される。また、ここに双方とも参
照され取り入れられている、同時出願中の、同一人に譲
渡された、“Array with Redundant Integrated Self-T
esting Scan Drivers"と題する、米国特許出願第08/57
5,784号と、“Array with Reparable Integrated Scan
Drivers"と題する、米国特許出願第08/575,785号に記
載されている冗長性、試験、修理技術によっても実現さ
れる。
【００８６】上に述べた実施形態では、現在可能な技術
により実現できる特定の駆動速度が使用されるが、本発
明は、技術が進めばさらに速い駆動速度によっても実現
される。また、速い駆動速度によれば、さらに多くのグ
レースケールレベルが得られる。
【００８７】上に述べた実施形態では、特定の形状およ
び電気特性を持つ回路が供給されるが、本発明は、異な
る形状と異なる回路によっても実現される。
【００８８】上に述べた実施形態では、特定のプロセス
により特定の材料から製造される特定の厚さの層が含ま
れるが、ＴＦＴの性能を改善するための薄い半導体と、
ゲート酸化層のような、他の厚さ、他の材料と他のプロ
セスも使用される。また、poly-Siではなく、十分に速
いＴＦＴを供給する他の半導体材料が、半導体層に使用
され得る。これには、CdSe、SiGe、または、poly-SiとS
iGeの複合層が含まれるが、これに制約されるもではな
い。また、本発明は、広い範囲の他の絶縁ゲート電界効
果トランジスタによっても実現される。これには、ＳＯ
Ｉ(silicon oninsulator)、ＳＯＱ(silicon on quart
z)、ＳＯＳ(silicon on sapphire)、バルクシングルク
リスタルＭＯＳＦＥＴが含まれるが、これに制約される
ものではない。
【００８９】上に述べた実施形態では、ディスプレイに
使用されるライトバルブに適した配置と、透過性のＩＴ
Ｏ層が使用されるが、他の応用に使用されるライトバル
ブのような、他の応用に適した配置や層も使用される。
ツイストネマティック液晶のＬＣＤライトバルブであれ
ば、ＶＤＤ≦１２Ｖでの動作に適したアレイが要求さ
れ、ＰＤＬＣ、またはコレステリック液晶材であれば、
高い電圧での動作に適したアレイが求められる。
【００９０】上の実施形態では、ゲート電圧がＨのと
き、高い導電性を持つエンハンストモードのｎチャネル
ＴＦＴが使用されるが、ディプリーション（空乏）モー
ドＴＦＴ、またはｐチャネルＴＦＴによる本発明の実現
も可能である。
【００９１】上に述べた実施形態では、セル回路にシン
グルゲートＴＦＴが使用されるが、本発明は、複数ゲー
トＴＦＴ、また、ここに全て参照され取り入れられてい
る、同時出願中の、同一人に譲渡された、“Circuitry
with Gate Line Crossing Semiconductor Line at Two
or More Channels"と題する、米国特許出願第08/367,98
4号や、“Array Having Multiple Channel Structures
with Continuously Doped Interchannel Regions"と題
する、第08/559,862号、“Forming Array Having Multi
ple Channel Structures with Continuously Doped Int
erchannel Regions"と題する第08/560,724号、に記載さ
れている漏れ電流を減らす技術によっても実現される。
【００９２】上に述べた実施形態は、ここに双方とも参
照され取り入れられている、同時出願中の、同一人に譲
渡された、“Array with Metal Scan Lines Controllin
g Semiconductor Gate Lines"と題する、米国特許出願
第08/572,357号、“Forming Array with Metal Scan Li
nes to Control Semiconductor Gate Lines"と題する、
第08/367,983号、に記載されている発明に従い、半導体
ゲート線を制御する金属走査線を持つアレイに実施され
る。しかし、本発明は、また、他の回路を形成する他の
技術によっても実現される。例えば、一回のリソグラフ
ィ操作によりパターンを作成し、同一の金属又は半導体
材料に、走査線とゲート領域の双方を形成することによ
っても実現される。
【００９３】上に述べた実施形態では、poly-Si ＴＦＴ
のチャネルとチャネル導線（channel lead）が、同一層
に形成されるが、チャネル導線は、チャネルとは異なる
層にも形成され得る。
【００９４】本発明は、多くの方面に応用される。これ
には、ライトバルブのアレイ、直視型ディスプレイと投
射型ディスプレイを含む多くの種類のディスプレイのア
レイが含まれる。本発明は、投射型ディスプレイ、ビュ
ーファインダ、ＶＲゴーグルなどの高密度アレイを採用
する応用に特に適している。
【００９５】また、本発明は、薄膜化技術に関連し述べ
られているが、本発明は、単結晶技術によっても実現さ
れる。
【００９６】なお、本発明は、その修正、変更、拡張と
共に、多くの実施形態に関連し述べられているが、他の
実施、修正、変更、拡張も、本発明の範囲に含まれる。
従って、本発明は、ここに含まれる記述、または、図に
より制限されるものではなく、請求項によってのみ規定
される。
【図面の簡単な説明】
【図１】 走査駆動回路とデータ駆動回路を示す概要図
である。
【図２】 図１の走査駆動回路により供給される信号の
周波数を示す図である。
【図３】 図１のデータ駆動回路と走査駆動回路を含む
液晶ライトバルブを示す図である。
【図４】 図３の走査駆動レジスタの構成例を示す概要
図である。
【図５】 図４の走査駆動シフトレジスタ段の構成例を
示す概要図である。
【図６】 図３の走査線とデータ線上に供給される信号
波形を示すタイミング図である。
【図７】 図３のアレイのセルの配置を示す概要配置図
である。
【図８】 Ｋグレーレベルを有する画像を規定するデー
タを用いて実行する機能構成を示すブロック図である。
【符号の説明】
１２ 基板、１４ アレイ回路、１６ 走査駆動回路、
１８ データ駆動回路、２０ セル回路、２２ 電気光
学素子、２４ データ導線、２６ スイッチング素子、
３０ 走査線、３２ データ線、１００ ライトバル
ブ、１０２ 基板、１０４ アレイ、１０６ 走査駆動
シフトレジスタ、１０８ データ駆動シフトレジスタ、
１１０ パッド、１１２ バッファ、１２０ パッド、
１２２，１２４ ドライバ、１３０ 走査線、１３２
データ線、１４０ ＴＦＴ、１４２電極、１５０ 断面
の詳細、１５２ 液晶領域、１５４ 電極、２００ 走
査駆動回路、２１０，２１２，２１４，２１６ Ｄタイ
プラッチ、２２０，２２２，２２４，２２６，２３０，
２３２，２３４，２３６ ＡＮＤゲート、２４０インバ
ータ、２４２ バッファ、２６０ 段、２６２ Ｄタイ
プラッチ、２６４，２６６ ＡＮＤゲートドライバ、２
７０，２７２ クロックバッファ、３００，３０２ 波
形、３５０ ｍ番目の走査線、３５２ （ｍ＋１）番目
の走査線、３５４ ｎ番目のデータ線、３５６ （ｎ＋
１）番目のデータ線、３６０ poly-Siパターン、３６
２ 第一接続点、３６４ 第二接続点、３７０ ゲート
パターン、３７２ チャネル、３８０，３８２ 分路、
４００ ホストマシン、４０２ フレームバッファ、４
０４ 同期回路、４１０ サブフレームカウンタ、４１
４ ディザロジック、４２０ ライトバルブ、４２２
データ駆動回路、４２４ 走査駆動回路、４２６ アレ
イ。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 基板上に、アレイ回路と、走査駆動回路
    と、データ駆動回路を有するディスプレイであり、 前記アレイ回路は、走査線と、データ線と、対をなす前
    記走査線及び前記データ線の各組毎に前記走査線及び前
    記データ線に接続されたセル回路を含み、 前記セル回路は、 画像要素の表示を制御する電気光学素子と、 スイッチング素子と、を有し前記スイッチング素子は、
    前記走査駆動回路から走査線に供給される走査信号を受
    け取るように接続され、 前記走査信号は走査周波数の周期を有し、各周期は選択
    期間を含み、この選択期間の期間中、前記スイッチング
    素子が、データ線と、前記電気光学素子の電気構成要素
    であるデータ導線とを電気的に接続し、 前記データ駆動回路が、前記選択期間の期間中、所定の
    電圧値を有する信号セグメントを含むデータ信号を前記
    データ線に供給するディスプレイであって、 前記走査駆動回路は、前記走査周波数を有する前記走査
    信号を供給するよう構成され、前記走査周波数は、前記
    電気光学素子の最大応答周波数と、通常の観察者の最大
    知覚可能周波数とのいずれか小さい方の少なくともＫ倍
    であり、Ｋは、８以上の数値であり、 前記データ駆動回路は、デジタル入力導線からデジタル
    入力信号を受けるよう構成され、また、このデジタル入
    力信号に応じて、各選択期間の期間中、最大電圧値又は
    最小電圧値のいずれかを有する前記信号セグメントを前
    記データ線に供給し、 前記電気光学素子は、各選択期間の期間中、ほぼ最大電
    圧値又はほぼ最小電圧値のいずれかを受け、その時間平
    均をとり、任意のＫのぞれぞれ異なる連続的なグレーレ
    ベルを表示するディスプレイ。
  2. 【請求項２】 請求項１に記載のディスプレイにおい
    て、 前記Ｋが、Ｋ＝１６であるディスプレイ。
  3. 【請求項３】 請求項１に記載のディスプレイにおい
    て、 前記Ｋが、Ｋ＝３２であるディスプレイ。
  4. 【請求項４】 請求項１に記載のディスプレイにおい
    て、 前記Ｋが、Ｋ＝６４であるディスプレイ。
  5. 【請求項５】 請求項１に記載のディスプレイにおい
    て、 前記電気光学素子は、低電圧状態を有し、 前記最小電圧値が、前記電気光学素子がその前記低電圧
    状態から変化しないで受けることのできる最大電圧値に
    ほぼ等しいディスプレイ。
  6. 【請求項６】 請求項１に記載のディスプレイにおい
    て、 前記ディスプレイは、アクティブマトリクス液晶ディス
    プレイであるディスプレイ。
  7. 【請求項７】 表面に回路が形成される基板と、 前記基板の表面に形成され、画像の表示を制御するため
    のアレイ回路であって、走査線と、データ線と、対をな
    す前記走査線及び前記データ線の各組毎に前記走査線及
    び前記データ線に接続されるセル回路と、を有するアレ
    イ回路と、 前記基板の表面に形成され、前記走査線に走査信号を供
    給する走査駆動回路と、 前記基板の表面に形成され、デジタル入力信号が供給さ
    れるデジタル入力導線を有し、前記デジタル入力信号に
    応じて、データ信号を前記データ線に供給するデータ駆
    動回路と、 を有し、 前記セル回路は、 画像要素の表示を制御し、データ導線を有する電気光学
    素子と、 前記走査線での信号の制御のもとに、前記データ線と前
    記電気光学素子の前記データ導線とを電気的に接続する
    スイッチング素子と、 を有し、 前記走査駆動回路から供給される前記走査信号は、走査
    周波数の周期を持ち、各周期は、選択期間を含み、前記
    走査周波数は、前記電気光学素子の最大応答周波数と、
    通常の観察者の知覚可能周波数と、のいずれか小さい方
    の少なくともＫ倍であり、Ｋは８以上の数値であり、 前記データ駆動回路から供給される各データ線における
    前記データ信号は、各選択期間の期間中、最大電圧値又
    は最小電圧値のいずれかを有する信号セグメントを含
    み、 前記スイッチング素子は、前記対をなす前記走査線及び
    前記データ線の各組毎に、前記走査線での走査信号の各
    選択期間の期間中、前記データ線を前記電気光学素子の
    前記データ導線に接続し、 前記電気光学素子は、各選択期間の期間中、前記データ
    駆動回路からのほぼ最大電圧値又はほぼ最小電圧値のい
    ずれかを受け、その時間平均をとり、任意のＫのそれぞ
    れ異なる連続的なグレーレベルを表示する装置。
  8. 【請求項８】 請求項７に記載の装置において、 前記最大電圧値によって、前記電気光学素子が第一の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像要素の表示を制御して、この画像要素が、最大
    強度で表示され、 前記最小電圧値によって、前記電気光学素子が第二の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像要素の表示を制御して、この画像要素が、最小
    強度で表示される装置。
  9. 【請求項９】 請求項７に記載の装置において、 前記最大電圧値によって、前記電気光学素子が第一の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像要素の表示を制御して、この画像要素が、最小
    強度で表示され、 前記最小電圧値によって、前記電気光学素子が第二の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像要素の表示を制御して、この画像要素が、最大
    強度で表示される装置。
  10. 【請求項１０】 請求項７に記載の装置において、 前記スイッチング素子は薄膜トランジスタである装置。
  11. 【請求項１１】 請求項１０に記載の装置において、 前記スイッチング素子が、ポリシリコン薄膜トランジス
    タである装置。
  12. 【請求項１２】 請求項１０に記載の装置において、 前記薄膜トランジスタがシングルゲートを有する装置。
  13. 【請求項１３】 請求項７に記載の装置において、 前記セル回路が記憶キャパシタを含まない装置。
  14. 【請求項１４】 請求項７に記載の装置において、 前記走査駆動回路が、ポリシリコン薄膜トランジスタを
    含む装置。
  15. 【請求項１５】 請求項７に記載の装置において、 前記データ駆動回路が、ポリシリコン薄膜トランジスタ
    を含む装置。
  16. 【請求項１６】 請求項７に記載の装置において、 前記走査周波数が、少なくとも毎秒４８０サイクルであ
    る装置。
  17. 【請求項１７】 表面に回路が形成される基板と、 前記基板の表面に形成され、走査線と、データ線と、対
    をなす前記走査線及び前記データ線の各組毎に前記走査
    線及び前記データ線に接続されるセル回路と、を有する
    アレイ回路と、 前記基板の表面に形成され、前記走査線に走査信号を供
    給する走査駆動回路と、 前記基板の表面に形成され、前記アレイ回路での制御に
    基づいて表示される画像を規定するデジタル入力信号が
    供給されるデジタル入力導線を有し、前記デジタル入力
    信号に応じて、データ信号を前記データ線に供給するデ
    ータ駆動回路と、 を有し、 前記セル回路は、 データ導線を有し、このデータ導線を介して信号を受け
    るよう電気的に接続される電気光学素子と、 前記走査線における信号の制御のもとに、前記データ線
    と前記データ導線を電気的に接続するスイッチング素子
    と、を含み、 前記走査駆動回路から供給される前記走査信号は、走査
    周波数の周期を持ち、各周期は、選択期間を含み、前記
    走査周波数は、前記電気光学素子の最大応答周波数と、
    通常の観察者の最大知覚可能周波数と、のいずれか小さ
    い方の少なくともＫ倍であり、Ｋは、８以上の数値であ
    り、 前記データ駆動回路から前記データ線に供給される前記
    データ信号は、各選択期間の期間中に、最大電圧値又は
    最小電圧値のいずれかを有する信号セグメントを含み、 前記スイッチング素子は、前記対をなす前記走査線及び
    前記データ線の各組毎に、前記走査線での前記走査信号
    の各選択期間の期間中、前記データ線を前記データ導線
    に電気的に接続し、 前記電気光学素子は、各選択期間の期間中、ほぼ最大電
    圧値、又はほぼ最小電圧値のいずれかを受け、画像領域
    の光を制御し、時間平均をとり、任意のＫのそれぞれ異
    なる連続的なグレーレベルを表示するライトバルブ。
  18. 【請求項１８】 請求項１７に記載のライトバルブにお
    いて、 前記最大電圧値によって、前記電気光学素子が第一の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像領域での表示を制御し、その画像領域が、最大
    強度で表示され、 前記最小電圧値によって、前記電気光学素子が第二の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像領域の表示を制御し、その画像領域が、最小強
    度で表示されるライトバルブ。
  19. 【請求項１９】 請求項１７に記載のライトバルブにお
    いて、 前記最大電圧値によって、前記電気光学素子が第一の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像領域の表示を制御し、その画像領域が、最小強
    度で表示され、 前記最小電圧値によって、前記電気光学素子が第二の状
    態に駆動され、この状態において、前記電気光学素子
    が、画像領域の表示を制御し、その画像領域が、最大強
    度で表示されるライトバルブ。
  20. 【請求項２０】 請求項１６に記載のライトバルブにお
    いて、 さらに、前記アレイ回路に沿って配置される液晶を含
    み、 対をなす前記走査線及び前記データ線の各組毎の前記電
    気光学素子は、液晶領域を含み、 この液晶領域がデータ線からの信号に応じて、画像領域
    における光を制御するライトバルブ。
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