JPH10333972A - データ受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 受信メモリへの書込み動作と読出し動作との
同時要求にほぼ応じられる、小型、低価格のデータ受信
装置を提供する。 【解決手段】 受信メモリとして、シングルポート構成
のメモリ一面を適用する。データ再生手段による受信メ
モリへの受信データの書込み要求と、受信データ処理手
段による受信メモリからの読出し要求とを調停するメモ
リアクセス調停手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ受信装置に関
し、例えば、携帯端末装置（ページャ端末装置等）に適
用し得るものである。

【０００２】

【従来の技術】例えば、ページャ端末装置等のデータ受
信装置においては、連続して受信したデータを受信メモ
リに書き込んで一時保存し、その保存データを中央処理
手段としてのＣＰＵ部を用いたソフトウェア制御によ
り、受信メモリから読み出して適宜処理し、ディスプレ
イやスピーカ等の出力装置に出力させるようなされてい
る。この場合において、データを全て受信してから、Ｃ
ＰＵ部がその受信データに対して処理することも考えら
れるが、この場合には、その受信データに係る内容等を
ユーザに提示するのが遅くなり、そのため、データの受
信途中からＣＰＵ部が受信データの処理を開始すること
が好ましい。

【０００３】ところで、ページャ端末装置等において
は、電源に乾電池等が使用されている。電源の交換周期
を長くするためには消費電力を押さえる必要があり、こ
の必要から、ＣＰＵ部の動作クロックを低周波に抑える
ことが求められる。

【０００４】このため、従来のページャ端末装置等にお
いては、受信メモリへのデータの書込み動作は、受信デ
ータに同期した基準クロックに基づいて行われる一方、
受信メモリからのデータの読出し動作は、この基準クロ
ックとは別の低周波のＣＰＵ部の動作クロックに基づい
て行われる構成が採られていた。

【０００５】このように、従来のページャ端末装置にお
いては、受信メモリへのデータの書込み動作と読出し動
作が異なる周波数のクロックに基づいて独立に行われて
おり、また、データ再生部側からの書込み要求とＣＰＵ
部側からの読出し要求とが同時になされることもあっ
た。

【０００６】そのため、このような書き込み動作と読み
出し動作との同時要求に応じられると共に、同時要求に
応じたとしても、読み出せないデータや二重に読み出さ
れるデータが生じないようにする必要性が生じている。

【０００７】このような必要性に対応した第１の従来方
法として、図２に示すようなデュアルポートメモリを受
信メモリ６に用いる方法が挙げられる。この方法におい
ては、受信メモリ６の２つの入出力ポートのうち、一方
を書込み用に、他方を読出し用に用いて同時アクセスに
対応できるようにしている。

【０００８】具体的には、アンテナ１が捕捉して無線受
信部２が復調処理した受信信号をデータ再生部３が再生
処理してデータに戻し、このデータを書込み用ポートを
介して受信メモリ６に与えて書き込む。一方、受信メモ
リ６内のデータは、読出し用ポートを介してＣＰＵ部５
によって適宜取り出されて、ＣＰＵ部５におけるデータ
処理に供されて、ディスプレイ７やスピーカ８に出力さ
れる。

【０００９】ここで、受信メモリ６として、かなり大き
な容量を有するものを適用し、受信メモリ６への書込み
アドレスが最大アドレスから最小アドレスに折り返され
た以降においても、書込みアドレスが読出しアドレスを
追い越すことがないようになされている。なお、ＣＰＵ
部５は、データ再生部３からデータの受信開始を受けた
時点から所定時間だけ経過してから読出しアドレスを出
力し始めるようになされており、読出しアドレスが出力
され始めた時点では、書込みアドレスと読出しアドレス
とが十分に離れている。

【００１０】また、書き込み動作と読み出し動作との同
時要求に応じられると共に、同時要求に応じたとして
も、読み出せないデータや二重に読み出されるデータが
生じないようにする必要性に対応した第２の従来方法と
して、図３に示すようなシングルポートの受信メモリを
多面構成とする方法がある。

【００１１】この方法においては、例えば、２個のシン
グルポート構成の受信メモリ６Ａ及び６Ｂを備えると共
に、これら２個の受信メモリ６Ａ及び６Ｂとデータ再生
部３との間に介在して、書込みを実行する受信メモリ６
Ａ又は６Ｂを切り替える書込み選択セレクタ４Ａと、こ
れら２個の受信メモリ６Ａ及び６ＢとＣＰＵ部４との間
に介在して、読出しを実行する受信メモリ６Ｂ又は６Ａ
を切り替える読出し選択セレクタ４Ｂとを有している。

【００１２】そして、この方法においては、受信データ
の書込みが終了した受信メモリ６Ａ又は６Ｂについての
み、ＣＰＵ部５による読出しを許可し、その時点でＣＰ
Ｕ部５の読出し対象ではない受信メモリ６Ｂ又は６Ａに
その時点での受信データを書き込むようにしている。

【００１３】ここで、読出し周期が長いこと、及び、連
続的な受信データを格納することを考慮すると、各受信
メモリ６Ａ、６Ｂの容量としてかなり大きなものを適用
することを要する。この方法の場合には、ＣＰＵ部５
は、最初に受信データが書き込まれる受信メモリ６Ａ又
は６Ｂに対する書込みが終了した以降から読出しを始め
ることになる。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た第１の従来方法では、構造的に複雑で回路規模が大き
く、しかも高価な大容量のデュアルポートメモリを受信
メモリとして使用しなければならず、データ受信装置
（例えば携帯端末装置）の小型化、低価格化において満
足できるものではなかった。

【００１５】また、上述した第２の従来方法において
も、多面構成による必要量以上の受信メモリを必要とす
ると共に、面（受信メモリ）の選択制御構成も必要とな
って、データ受信装置（例えば携帯端末装置）の小型
化、低価格化において満足できるものではなかった。

【００１６】そのため、受信メモリへの書込み動作と読
出し動作との同時要求にほぼ応じられる、小型、低価格
のデータ受信装置が求められている。

【００１７】

【課題を解決するための手段】かかる課題を解決するた
め、本発明のデータ受信装置は、（１）受信信号から、
送信されてきたデータを再生するデータ再生手段と、
（２）このデータ再生手段が再生した受信データを、デ
ータ再生手段からの書込み要求に応じて書き込んで保持
する、シングルポート構成のメモリ一面でなる受信メモ
リと、（３）この受信メモリに読出し要求を与えて、こ
の受信メモリに格納されている受信データを読み出して
処理する受信データ処理手段と、（４）データ再生手段
による受信メモリへの受信データの書込み要求と、受信
データ処理手段による受信メモリからの読出し要求とを
調停するメモリアクセス調停手段とを有することを特徴
とする。

【００１８】本発明のデータ受信装置においては、受信
メモリとして、シングルポート構成のメモリ一面を適用
すると共に、データ再生手段による受信メモリへの受信
データの書込み要求と、受信データ処理手段による受信
メモリからの読出し要求とを調停するメモリアクセス調
停手段を新たに設けたことにより、受信メモリへの書込
み動作と読出し動作との同時要求にほぼ応じられる、小
型、低価格のデータ受信装置を実現できる。

【００１９】

【発明の実施の形態】以下、図面を参照しつつ、本発明
に係るデータ受信装置の一実施形態を説明する。

【００２０】ここで、図１は、この実施形態のデータ受
信置の全体構成を示すブロック図であり、上述した図２
及び図３との同一、対応部分には同一符号を付して示し
ている。また、図４は、図１におけるメモリアクセス調
停部の詳細構成を示すブロック図であり、図５は、メモ
リアクセス調停部の各部タイムチャートである。

【００２１】まず、図１を参照しつつ、この実施形態の
データ受信装置の全体構成を説明する。

【００２２】図１において、この実施形態のデータ受信
装置も、図１に示すように、アンテナ１、無線受信部
２、データ再生部３、受信メモリ６、ＣＰＵ部５、ディ
スプレイ７及びスピーカ８を備えると共に、これに加え
て、メモリアクセス調停部１０を備えている。

【００２３】ここで、アンテナ１、無線受信部２、デー
タ再生部３、受信メモリ６、ＣＰＵ部５、ディスプレイ
７及びスピーカ８の機能は、従来と同様である。

【００２４】すなわち、アンテナ１は電波を捕捉してそ
の受信信号を無線受信部２に与えるものである。無線受
信部２は、アンテナ１から与えられた受信信号を周波数
変換した後、検波してベースバンド信号をデータ再生部
３に与えるものである。データ再生部３は、ベースバン
ド信号から送信データを再生し、そのデータをメモリア
クセス調停部１０を介して受信メモリ６に書込むもので
ある。受信メモリ６は、データ再生部３によって再生さ
れたデータを一時保持すると共に、その保持されたデー
タをＣＰＵ部５に供給するものである。ＣＰＵ部５は、
メモリアクセス調停部１０を介して、受信メモリ６から
データを取り出して処理するものである。ディスプレイ
７は、ＣＰＵ部５の処理結果（伝送内容等）を表示出力
するものであり、スピーカ８は、ＣＰＵ部５の処理結果
（呼出音等）を可聴音出力するものである。

【００２５】この実施形態の場合、装置の小型、低価格
化を意図して、受信メモリ６としてシングルポート構成
の１個のものを適用している。ここで、１個とは、集積
回路チップが１個という意味ではなく、複数の集積回路
チップでなってる場合であっても、そのアクセス側から
みて、１個のメモリとして取り扱えるような場合を含む
ものである。

【００２６】この実施形態で新たに設けられたメモリア
クセス調停部１０は、受信メモリ６としてシングルポー
ト構成の１個のものを適用した場合には、独立にしかも
同時に要求される、データ再生部３による受信メモリ６
に対する書込み動作と、ＣＰＵ部５による受信メモリ６
からの読出し動作とを同時に実行することは不可能なこ
とに鑑みて設けられたものである。

【００２７】メモリアクセス調停部１０は、データ再生
部３からの書込み要求と、ＣＰＵ部５からの読出し要求
との同時性を確認する。そして、メモリアクセス調停部
１０は、これら要求が競合していない場合には、その競
合していないアクセス要求（書込み要求又は読出し要
求）に対する受信メモリ６のアクセスを実行する。ま
た、この実施形態のメモリアクセス調停部１０は、これ
ら要求が競合している場合には、読出し要求を優先さ
せ、受信メモリ６に対して読出し動作を実行して取り出
したデータをＣＰＵ部５に引き渡す。

【００２８】なお、受信メモリ６のアクセス要求の競合
時に、読出し要求が優先されて、書込み要求が受け付け
られないので、この実施形態のデータ再生部３は、再生
したデータを一時保存す小容量のバッファ（図示せず）
を出力段に内蔵している。因みに、従来においても、受
信メモリ６に転送するために小容量のバッファ（レジス
タ）を内蔵している。

【００２９】この実施形態で新たに設けられたメモリア
クセス調停部１０は、図４に示すような詳細構成を有し
ている。すなわち、メモリアクセス調停部１０は、ライ
トサイクル生成部１１、リードアクセス検出部１２、リ
ードサイクル生成部１３、メモリアドレスセレクタ１
４、メモリデータ制御部１５及びリードデータバッファ
１６を備えている。

【００３０】メモリアクセス調停部１０には、データ再
生部３から、受信データに同期した受信データのシンボ
ル周期と等しい周期を有する基準クロックＡと、書込み
要求を意味する書込み信号Ｂと、例えば、昇順で変化す
る書込みアドレスＣと、書込みデータ（再生データ）Ｄ
とが入力される。

【００３１】また、メモリアクセス調停部１０には、Ｃ
ＰＵ部５から、読出し要求を意味する読出し信号Ｈと、
読出しアドレスＣとが入力される。

【００３２】ライトサイクル生成部１１には、データ再
生部３からの基準クロックＡ及び書込み信号Ｂと、後述
するリードサイクル生成部１３からのリードサイクル信
号Ｋとが入力され、ライトサイクル生成部１１は、ライ
トサイクル信号Ｅを生成して、データ再生部３、受信メ
モリ６、メモリアドレスセレクタ１４及びメモリデータ
制御部１５に出力する。

【００３３】具体的には、ライトサイクル生成部１１
は、基準クロックＡで定まるその時点のアクセスサイク
ルにおいて、書込み信号Ｂ及びリードサイクル信号Ｋの
うち、（１）書込み信号Ａだけが有意な場合には有意な
ライトサイクル信号Ｅを出力し、（２）リードサイクル
信号Ｋだけが有意な場合には非有意なライトサイクル信
号Ｅを出力し、（３）双方が共に有意な場合には非有意
なライトサイクル信号Ｅを出力する。

【００３４】従って、ライトサイクル生成部１１からの
ライトサイクル信号Ｅと、リードサイクル生成部１３か
らのリードサイクル信号Ｋとが同時に有意になることは
ない。また、この実施形態では、受信メモリ６からの読
出しを受信メモリ６に対する書込みより、優先させてい
るということができる。

【００３５】なお、ライトサイクル信号Ｅをデータ再生
部３にも与えるようにしているので、今回の処理サイク
ルで受信データの書込みが採用されたか否かをデータ再
生部３は確認することができ、今回のサイクルで読出し
動作が優先されて書込み動作が採用されなかった場合に
は、データ再生部３は、次のサイクルにおいても、今回
のサイクルと同じ受信データを書込みデータＤとして出
力する。

【００３６】リードアクセス検出部１２には、データ再
生部３からの基準クロックＡとＣＰＵ部５からの読出し
信号Ｈとが入力され、リードアクセス検出部１２は、基
準クロックＡに、読出し信号Ｈを同期化させて（読出し
信号Ｈを基準クロックＡでサンプリングして）、同期処
理後の読出し信号Ｊをリードサイクル生成部１３に与え
る。

【００３７】なお、ＣＰＵ部５の図示しない処理クロッ
クは、上述したような消費電力の観点から低周波数に選
定されており、読出し信号Ｈの有意期間は、基準クロッ
クＡの周期よりかなり長くなっており、そのため、同期
処理後の読出し信号Ｊの有意期間は、基準クロックＡの
周期の２以上の整数倍になっている。また、従来の技術
の項で上述したように、データ再生部３とＣＰＵ部５と
が独立に動作するため、上述のような同期化処理が必要
となっている。

【００３８】リードサイクル生成部１３には、同期処理
後の読出し信号Ｊに加えて基準クロックＡも与えられて
いる。リードサイクル生成部１３は、有意な同期処理後
の読出し信号Ｊが与えられた場合には、基準クロックＡ
で定まるその最初の１サイクル期間だけ有意レベルをと
るリードサイクル信号Ｋを生成すると共に、そのリード
サイクル信号Ｋの後半の０．５サイクル期間だけ有意な
レベルをとるリードデータ格納パルスＬを生成する。な
お、リードサイクル生成部１３は、非有意な同期処理後
の読出し信号Ｊが与えられた場合には、リードサイクル
信号Ｋ及びリードデータ格納パルスＬを有意なものとす
ることはない。

【００３９】リードサイクル生成部１３が生成したリー
ドサイクル信号Ｋは、受信メモリ６、ライトサイクル生
成部１１、メモリアドレスセレクタ１４及びメモリデー
タ制御部１５に与えられる。また、リードサイクル生成
部１３が生成したリードデータ格納パルスＬは、リード
データバッファ１６に与えられる。

【００４０】メモリアドレスセレクタ１４には、上述し
たように、ライトサイクル信号Ｅ及びリードサイクル信
号Ｋが与えられると共に、データ再生部３からの書込み
アドレスＣと、ＣＰＵ部５からの読出しアドレスＩとが
与えられ、メモリアドレスセレクタ１４は、ライトサイ
クル信号Ｅがが有意なときには、データ再生部３からの
書込みアドレスＣを選択し、リードサイクル信号Ｋが有
意なときには、ＣＰＵ部５からの読出しアドレスＩを選
択して受信メモリ６にアクセスアドレスＦとして与え
る。

【００４１】メモリデータ制御部１５には、上述したよ
うに、ライトサイクル信号Ｅ及びリードサイクル信号Ｋ
が与えられると共に、データ再生部３から書込みデータ
Ｄが与えられる。また、メモリデータ制御部１５は、受
信メモリ６のデータバスＧと接続されている。メモリデ
ータ制御部１５は、ライトサイクル信号Ｅがが有意なと
きには、データ再生部３からの書込みデータＤをデータ
バスＧ上に乗せ、リードサイクル信号Ｋが有意なときに
は、データバスＧ上のデータ（読出しデータＭ）をリー
ドデータバッファ１６に与える。

【００４２】リードデータバッファ１６には、上述した
ように、リードデータ格納パルスＬと読出しデータＭと
が与えられ、リードデータバッファ１６は、リードデー
タ格納パルスＬが有意な期間で読出しデータＭを取り込
んで保持する。この保持データＮが、ＣＰＵ部５によっ
て取り込まれるようになされている。

【００４３】以下、この実施形態のデータ受信装置の動
作を、装置全体での動作、メモリアクセス調停部１０の
内部動作の順に説明する。

【００４４】図１において、アンテナ１により無線電波
が捕捉され、得られた受信信号が無線受信部２において
ベースバンド信号に復調され、データ再生部３において
ベースバンド信号に対する符号判定等が行われて送信さ
れてきたデータが再生される。この受信データは、デー
タ再生部３が出力した書込み要求（上述したＡ〜Ｄの信
号やデータでなる）に基づいて、メモリアクセス調停部
１０を介して、受信メモリ６に対する読出し要求（上述
した信号Ｈ、アドレスＩでなる）が発行されていないタ
イミング（サイクル）で、受信メモリ６に書き込まれ、
ＣＰＵ部５が読み出して処理するまでの間、受信メモリ
６に保存される。

【００４５】ＣＰＵ部５は、その時点での処理状況や処
理段階に応じて、適宜、受信メモリ６に対する読出し要
求を発行する。ＣＰＵ部５からの読出し要求が与えられ
たメモリアクセス調停部１０においては、データ再生部
３からの書込み要求があったとしても、この読出し要求
を優先させて、受信メモリ６からデータを読み出し、こ
の読み出されたデータをＣＰＵ部５が取り込んで適宜処
理し、その処理結果に応じた内容がディスプレイ７に表
示されたり、スピーカ８から発音出力されたりする。

【００４６】次に、この実施形態において、最も特徴を
なしているメモリアクセス調停部１０の動作を、図５に
示すタイミングチャートをも参照しながら説明する。な
お、図５におけるｔ１、ｔ２、…、ｔ９は、基準クロッ
クＡによって定まる受信メモリ６に対する各アクセスサ
イクルを表している。

【００４７】一般的には、データ受信装置において、デ
ータが送信されてきた直後のある程度の所定期間では、
書込み要求だけが繰り返し発行され、データ受信が完了
するまでのその後の所定期間では、書込み要求が繰り返
し発行されるが読出し要求も間欠的に発行され、データ
受信が完了した後は、読出し要求が間欠的に（又は連続
的に）発行される。

【００４８】そこで、以下では、（１）受信メモリ６に
対する書込み動作、（２）書込み要求及び読出し要求の
競合時の動作、（３）受信メモリ６からの読出し動作、
の順に説明する。

【００４９】（１）受信メモリ６に対する書込み動作 まず、受信メモリ６に対して書込み要求だけが生じた際
の書込み時の動作について説明する。なお、図５におけ
るサイクルｔ１及びｔ２は、受信メモリ６に対して書込
み要求だけが生じた際の書込み時の動作サイクルであ
り、以下では、サイクルｔ１を例に書込み動作を説明す
る。

【００５０】図５に示すサイクルｔ１において、データ
再生部３が、有意な書込み信号Ｂと、値がＷＡＤ１であ
る書込みアドレスＣと、値がＷＤＡＴ１である書込みデ
ータＤとを出力し、一方、ＣＰＵ部５が非有意な読出し
信号Ｈを出力する。従って、このときの読出しアドレス
Ｉの値（多くの場合は０）は意味をなさない。

【００５１】このサイクルｔ１では、読出し信号Ｈが非
有意であるので、リードサイクル生成部１３から出力さ
れるリードサイクル信号Ｋも非有意である。これによ
り、ライトサイクル生成部１１からは、有意な書込み信
号Ｂに応じて、有意なライトサイクル信号Ｅを出力され
る。

【００５２】すなわち、このサイクルｔ１においては、
ライトサイクル信号Ｅが有意で、リードサイクル信号Ｋ
が非有意となり、このような論理レベルの両サイクル信
号Ｅ及びＫが受信メモリ６に与えられる。

【００５３】また、ライトサイクル信号Ｅが有意で、リ
ードサイクル信号Ｋが非有意であるので、メモリアドレ
スセレクタ１４は、データ再生部３が出力した書込みア
ドレスＣ（ＷＡＤ１）を選択してアクセスアドレスＦと
して受信メモリ６に与えると共に、メモリデータ制御部
１５は、データ再生部３が出力した書込みデータＤ（Ｗ
ＤＡＴ１）をメモリバスＧ上に乗せる。

【００５４】これにより、このサイクルｔ１において
は、データ再生部３が出力した書込みデータＤ（ＷＤＡ
Ｔ１）が、データ再生部３が出力した書込みアドレスＣ
（ＷＡＤ１）が規定する受信メモリ６内の格納エリアに
格納される。

【００５５】データ再生部３は、このサイクルｔ１にお
いて、有意なライトサイクル信号Ｅが返送されたことに
より、今回の書込み要求が受け付けられたことを認識
し、次のサイクルｔ２においては、新たな書込みデータ
（ＷＤＡＴ２）を書き込むような書込み要求を発行す
る。すなわち、書込みアドレスＣ及び書込みデータＤを
それぞれ、ＷＡＤ２及びＷＤＡＴ２に更新する。

【００５６】（２）書込み要求及び読出し要求の競合時
の動作 次に、データ再生部３からの書込み要求と、ＣＰＵ部５
からの読出し要求とが競合した場合のメモリアクセス調
停部１０の動作を説明する。なお、図５におけるサイク
ルｔ３〜ｔ８が、この競合時に関連するサイクルであ
る。

【００５７】図５に示すサイクルｔ３において、データ
再生部３が、有意な書込み信号Ｂと、値がＷＡＤ３であ
る書込みアドレスＣと、値がＷＤＡＴ３である書込みデ
ータＤとを出力する。一方、ＣＰＵ部５は、このサイク
ルｔ３の途中から有意となる読出し信号Ｈと、その有意
期間の間、有効な値ＲＡＤ１をとる読出しアドレスＩと
を出力する。

【００５８】なお、ＣＰＵ部５は、図示しない低周波ク
ロックによって動作するものであるので、読出し信号Ｈ
の有意期間（単位期間）は、基準クロックＡによる複数
のサイクルにわたっている。図５は、サイクルｔ３の途
中からサイクルｔ８の途中までにわたっている場合を示
している。この読出し信号Ｈは、リードアクセス検出部
１２によって、基準クロックＡに同期化されて、サイク
ルｔ４の開始時点からサイクルｔ８の終了時点までの
間、有意レベルをとる信号Ｊに変換される。

【００５９】サイクルｔ３においては、同期処理後の読
出し信号Ｊは非有意であるので、このサイクルｔ３で
は、リードサイクル生成部１３から出力される、基準ク
ロックＡに同期化されたリードサイクル信号Ｋも非有意
である。これにより、ライトサイクル生成部１１から
は、有意な書込み信号Ｂに応じて、有意なライトサイク
ル信号Ｅを出力される。

【００６０】従って、このサイクルｔ３においては、上
述したような各部の動作によって、データ再生部３が出
力した書込みデータＤ（ＷＤＡＴ３）が、データ再生部
３が出力した書込みアドレスＣ（ＷＡＤ４）が規定する
受信メモリ６内の格納エリアに格納される。

【００６１】次のサイクルｔ４においては、データ再生
部３は、有意な書込み信号Ｂと、値がＷＡＤ４である書
込みアドレスＣと、値がＷＤＡＴ４である書込みデータ
Ｄとを出力する。一方、ＣＰＵ部５は、このサイクルｔ
４においても、有意となる読出し信号Ｈと、有効な値Ｒ
ＡＤ１をとる読出しアドレスＩとを継続して出力してい
る。

【００６２】上述したように、このサイクルｔ４から、
リードアクセス検出部１２から有意な同期処理後の読出
し信号Ｊが出力される。これにより、リードサイクル生
成部１３からは、このサイクルｔ４の間（すなわち、信
号Ｊが有意な期間のうちの最初のサイクル）だけ有意な
リードサイクル信号Ｋが出力され、また、このサイクル
の後半期間だけ有意なリードデータ格納パルスＬが出力
される。

【００６３】ライトサイクル生成部１１においては、こ
のサイクルｔ４においては、書込み信号Ｂ及びリードサ
イクル信号Ｋが共に有意であるので、非有意なライトサ
イクル信号Ｅを生成する。従って、このサイクルｔ４に
おいては、ライトサイクル信号Ｅが非有意で、リードサ
イクル信号Ｋが有意となり、このような論理レベルの両
サイクル信号Ｅ及びＫが受信メモリ６に与えられる。

【００６４】また、ライトサイクル信号Ｅが非有意で、
リードサイクル信号Ｋが有意であるので、メモリアドレ
スセレクタ１４は、ＣＰＵ部５が出力した読出しアドレ
スＩ（ＲＡＤ１）を選択してアクセスアドレスＦとして
受信メモリ６に与えると共に、メモリデータ制御部１５
は、メモリバスＧをリードデータバッファ１６に接続さ
せる。

【００６５】これにより、このサイクルｔ４において
は、ＣＰＵ部５が出力した読出しアドレスＩ（ＲＡＤ
１）が規定する受信メモリ６内の格納エリアに格納され
ているデータＲＤＡＴ１がメモリバスＧに出力され、こ
のデータＲＤＡＴ１がメモリデータ制御部１５を介して
読出しデータＭとしてリードデータバッファ１６に与え
られ、このサイクルｔ４の後半期間で有意になっている
リードデータ格納パルスＬによって、リードデータバッ
ファ１６にバッファリングされる。

【００６６】このリードデータバッファ１６に保持され
たデータＮ（ＲＤＡＴ１）は、リードデータ格納パルス
Ｌが次に有意になるまで（図５では示していない）、継
続して保持される。なお、図５では、サイクルｔ８の途
中以降は、保持されていないように示しているが、これ
は、この時点以降は、ＣＰＵ部５の読出し動作とは無関
係な保持動作であるので、そのように記載しただけであ
り、リードデータ格納パルスＬが次に有意になるまでは
継続して保持している。

【００６７】このサイクルｔ４において、非有意なライ
トサイクル信号Ｅは、データ再生部３に与えられる。

【００６８】これにより、データ再生部３は、サイクル
ｔ４での書込み要求が受け付けられないことを認識し、
次のサイクルｔ５においても、書込みアドレスＣ及び書
込みデータＤの値を、サイクルｔ４と同じ値ＷＡＤ４、
ＷＤＡＴ４とする。

【００６９】このサイクルｔ５においても、有意な同期
処理後の読出し信号Ｊが出力されており、また、読出し
アドレスＩも出力されているが、このサイクルｔ５は、
同期処理後の読出し信号Ｊが有意となった最初のサイク
ルではないので、リードサイクル生成部１３からは、非
有意なリードサイクル信号Ｋ及びリードデータ格納パル
スＬが出力される。

【００７０】すなわち、このサイクルｔ５においては、
ライトサイクル信号Ｅが有意で、リードサイクル信号Ｋ
が非有意となり、このような論理レベルの両サイクル信
号Ｅ及びＫが受信メモリ６に与えられる。また、ライト
サイクル信号Ｅが有意で、リードサイクル信号Ｋが非有
意であるので、メモリアドレスセレクタ１４は、データ
再生部３が出力した書込みアドレスＣ（ＷＡＤ４）を選
択してアクセスアドレスＦとして受信メモリ６に与える
と共に、メモリデータ制御部１５は、データ再生部３が
出力した書込みデータＤ（ＷＤＡＴ４）をメモリバスＧ
上に乗せる。これにより、このサイクルｔ５において
は、データ再生部３が出力した書込みデータＤ（ＷＤＡ
Ｔ４）が、データ再生部３が出力した書込みアドレスＣ
（ＷＡＤ４）が規定する受信メモリ６内の格納エリアに
格納される。

【００７１】データ再生部３は、このサイクルｔ５にお
いて、有意なライトサイクル信号Ｅが返送されたことに
より、今回の書込み要求が受け付けられたことを認識
し、次のサイクルｔ６においては、新たな書込みデータ
（ＷＤＡＴ５）を書き込むような書込み要求を発行す
る。すなわち、書込みアドレスＣ及び書込みデータＤを
それぞれ、ＷＡＤ５及びＷＤＡＴ６に更新する。

【００７２】なお、このサイクルｔ５においては、リー
ドデータ格納パルスＬが非有意でなるので、また、メモ
リデータ制御部１５がメモリバスＧをリードデータバッ
ファ１６に接続させることがないので、リードデータバ
ッファ１６の保持データＮが更新されることはない。

【００７３】サイクルｔ６、ｔ７、ｔ８においても、サ
イクルｔ５と同様な処理が行われ、これら各サイクルｔ
６、ｔ７、ｔ８において、データ再生部３が出力した書
込みデータＤ（ＷＤＡＴ５、ＷＤＡＴ６、ＷＤＡＴ７）
が、データ再生部３が出力した書込みアドレスＣ（ＷＡ
Ｄ５、ＷＡＤ６、ＷＡＤ７）が規定する受信メモリ６内
の格納エリアに順次格納される。

【００７４】ＣＰＵ部５は、読出し信号Ｈを有意に変化
させた後、その有意期間内の所定タイミング（例えば、
有意期間の中間時点）でリードデータバッファ１６に保
持されている読出しデータＮ（ＲＤＡＴ１）を取り込ん
で、適宜処理する。

【００７５】サイクルｔ９以降、読出し信号Ｈが再度有
意になるまでは、上述したような書込み動作を実行す
る。

【００７６】以上のように、書込み要求と読出し要求と
が競合したときには、読出し要求を優先させて、基準ク
ロックの１クロック期間だけで読出しを実行してバッフ
ァ１６に保持して、ＣＰＵ部５に引き渡すようになされ
ている。

【００７７】（３）読出し動作 次に、受信メモリ６に対して読出し要求だけが生じた際
の読出し時の動作について説明する。なお、図５には、
かかる場合を図示していないが、上述した競合時におけ
る動作と類似している点が多々ある。

【００７８】データ再生部３が、非有意な書込み信号Ｂ
を出力し（従って、書込みアドレスＣ及び書込みデータ
Ｄの値は無意味）、ＣＰＵ部５が、このサイクルｔｘの
途中から有意となる読出し信号Ｈと、その有意期間の
間、有効な値ＲＡＤ１をとる読出しアドレスＩとを出力
する場合が読出し動作が実行される場合である。

【００７９】読出し信号Ｈは、リードアクセス検出部１
２によって、基準クロックＡに同期化されて、サイクル
ｔｘ＋１の開始時点からサイクルｔｙの終了時点までの
間、有意レベルをとる信号Ｊに変換される。

【００８０】サイクルｔｘにおいては、同期処理後の読
出し信号Ｊは非有意であるので、このサイクルｔｘで
は、リードサイクル生成部１３から出力される、基準ク
ロックＡに同期化されたリードサイクル信号Ｋも非有意
である。一方、書込み信号Ｂも非有意であるので、ライ
トサイクル信号Ｅも非有意となる。

【００８１】従って、このサイクルｔｘにおいては、受
信メモリ６に対する書込みも読出しも実行されない。

【００８２】次のサイクルｔｘ＋１から、リードアクセ
ス検出部１２から有意な同期処理後の読出し信号Ｊが出
力される。これにより、リードサイクル生成部１３から
は、このサイクルｔｘ＋１の間（すなわち、信号Ｊが有
意な期間のうちの最初のサイクル）だけ有意なリードサ
イクル信号Ｋが出力され、また、このサイクルの後半期
間だけ有意なリードデータ格納パルスＬが出力される。

【００８３】ライトサイクル生成部１１においては、こ
のサイクルｔｘ＋１においては、書込み信号Ｂが非有
意、リードサイクル信号Ｋが有意であるので、非有意な
ライトサイクル信号Ｅを生成する。従って、このサイク
ルｔｘ＋１においては、ライトサイクル信号Ｅが非有意
で、リードサイクル信号Ｋが有意となり、このような論
理レベルの両サイクル信号Ｅ及びＫが受信メモリ６に与
えられる。

【００８４】また、ライトサイクル信号Ｅが非有意で、
リードサイクル信号Ｋが有意であるので、メモリアドレ
スセレクタ１４は、ＣＰＵ部５が出力した読出しアドレ
スＩ（ＲＡＤＸ）を選択してアクセスアドレスＦとして
受信メモリ６に与えると共に、メモリデータ制御部１５
は、メモリバスＧをリードデータバッファ１６に接続さ
せる。

【００８５】これにより、このサイクルｔｘ＋１におい
ては、ＣＰＵ部５が出力した読出しアドレスＩ（ＲＡＤ
Ｘ）が規定する受信メモリ６内の格納エリアに格納され
ているデータＲＤＡＴＸがメモリバスＧに出力され、こ
のデータＲＤＡＴＸがメモリデータ制御部１５を介して
読出しデータＭとしてリードデータバッファ１６に与え
られ、このサイクルｔｘ＋１の後半期間で有意になって
いるリードデータ格納パルスＬによって、リードデータ
バッファ１６にバッファリングされる。

【００８６】このリードデータバッファ１６に保持され
たデータＮ（ＲＤＡＴＸ）は、リードデータ格納パルス
Ｌが次に有意になるまで、継続して保持される。

【００８７】次のサイクルｔｘ＋２においても、有意な
同期処理後の読出し信号Ｊが出力されており、また、読
出しアドレスＩも出力されているが、このサイクルｔｘ
＋２は、同期処理後の読出し信号Ｊが有意となった最初
のサイクルではないので、リードサイクル生成部１３か
らは、非有意なリードサイクル信号Ｋ及びリードデータ
格納パルスＬが出力される。

【００８８】すなわち、このサイクルｔｘ＋２において
は、ライトサイクル信号Ｅも非有意で、リードサイクル
信号Ｋも非有意となり、このような論理レベルの両サイ
クル信号Ｅ及びＫが受信メモリ６に与えられるので、受
信メモリ６に対して書込みも読出しも実行されない。

【００８９】以上のように、読出し要求だけが生じたと
きには、基準クロックの１クロック期間だけで受信メモ
リ６からの読出しを実行してバッファ１６に保持して、
ＣＰＵ部５に引き渡すようになされている。

【００９０】上記実施形態によれば、受信メモリ６とし
てシングルポート構成の１個のメモリを適用しているの
で、従来より、小型、安価なデータ受信装置を提供する
ことができる。

【００９１】すなわち、デュアルポート構成のメモリを
受信メモリとして適用した場合には、必要容量自体は同
程度であるが、デュアルポート構成のメモリより構造的
に簡単で回路規模が小さい安価なシングルポート構成の
メモリを１個だけ適用しているので、上記効果を奏する
ことができる。この実施形態の場合、メモリアクセス調
停部１０が必要となるが、デュアルポート構成のメモリ
を適用した場合であっても、同時要求にかかる書込みア
ドレスと読出しアドレスとが一致した場合にこれを回避
する制御構成等が必要となっているので、メモリアクセ
ス調停部１０が必要なことで、上記効果を半減させるも
のではない。

【００９２】また、シングルポート構成のメモリを多面
に用いて受信メモリを構成した従来方法と比較すると、
必要容量及びメモリ数が少なくて済み、上記効果を奏す
ることができる。この実施形態の場合、メモリアクセス
調停部１０が必要となるが、多面構成の場合であっても
面を切り替える構成が必要であって、メモリアクセス調
停部１０が必要なことで、上記効果を半減させるもので
はない。

【００９３】さらに、上記実施形態によれば、リードデ
ータバッファ１６を設けたことにより、ＣＰＵ部５の動
作クロックが低速であっても、受信メモリ６からの読出
し自体は、受信データに同期した基準クロックの１サイ
クル期間で行うようにしているので、データ再生部３が
書込みを待機する時間はごく短時間であって、データ再
生部３の出力段のバッファも容量が少ないもので済む。
構成を複雑にはしていない。また、ＣＰＵ部５からみれ
ば、書込みが１サイクルだけ遅れても、その動作クロッ
ク自体が遅いので、何ら問題となることはない。

【００９４】なお、上記実施形態においては、読出しを
書込みに優先させる構成としたが、受信データが断続的
に到来するデータ受信装置であれば、書込みを優先させ
る構成としても良い。

【００９５】また、上記実施形態においては、ＣＰＵ部
５の動作クロック周期が基準クロック周期（受信データ
のシンボル周期）より短いものを示したが、両周期が同
じであるデータ受信装置にも本発明を適用することがで
きる。

【００９６】さらに、上記実施形態においては、受信メ
モリ６として、リードサイクル信号（読出し指令）とラ
イトサイクル信号（書込み指令）とが別個に入力される
形式のメモリを適用した場合を示したが、一方の論理レ
ベルが書込み指令を指示し、他方の論理レベルが読出し
指令を意味する１本化された読出し／書込み指令を入力
する形式のメモリを受信メモリ６として適用するように
しても良い。この場合、図４に示したライトサイクル信
号Ｅと、リードサイクル信号Ｋとを１本化する回路（ラ
イトサイクル生成部１１にその機能を担うようにさせて
も良いが）が必要となる。

【００９７】さらにまた、上記実施形態においては、各
種データが正論理に従うものを示したが（図５参照）、
各種データが不論理に従うものであっても良いことは勿
論である。

【００９８】また、上記実施形態においては、受信デー
タを処理する構成がＣＰＵ部であるものを示したが、Ｄ
ＳＰや専用ハードウェア等であっても良い。

【００９９】本発明は、受信専用の携帯端末装置（ペー
ジャ端末装置）を意識してなされたものであるが、送受
信可能な装置の受信装置構成に適用することもでき、ま
た、伝送路が有線であるデータ受信装置にも適用するこ
とができる。

【０１００】

【発明の効果】以上のように、本発明のデータ受信装置
によれば、受信メモリとして、シングルポート構成のメ
モリ一面を適用すると共に、データ再生手段による受信
メモリへの受信データの書込み要求と、受信データ処理
手段による受信メモリからの読出し要求とを調停するメ
モリアクセス調停手段を新たに設けたことにより、受信
メモリへの書込み動作と読出し動作との同時要求にほぼ
応じられる、小型、低価格のデータ受信装置を実現でき
る。

【図面の簡単な説明】

【図１】実施形態の全体構成を示すブロック図である。

【図２】従来装置（１）の構成を概念的に示すブロック
図である。

【図３】従来装置（２）の構成を概念的に示すブロック
図である。

【図４】実施形態のメモリアクセス調停部の詳細構成を
示すブロック図である。

【図５】図４のメモリアクセス調停部の各部タイムチャ
ートである。

【符号の説明】

３…データ再生部、４…受信メモリ、 ５…ＣＰＵ部、
６…メモリアクセス調停部、１１…ライトサイクル生成
部、１２…リードアクセス検出部、１３…リードサイク
ル生成部、１４…メモリアドレスセレクタ、１５…メモ
リデータ制御部、１６…リードデータバッファ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 受信信号から、送信されてきたデータを
   再生するデータ再生手段と、 このデータ再生手段が再生した受信データを上記データ
   再生手段からの書込み要求に応じて書き込んで保持す
   る、シングルポート構成のメモリ一面でなる受信メモリ
   と、 この受信メモリに読出し要求を与えて、この受信メモリ
   に格納されている受信データを読み出して処理する受信
   データ処理手段と、 上記データ再生手段による上記受信メモリへの受信デー
   タの書込み要求と、上記受信データ処理手段による上記
   受信メモリからの読出し要求とを調停するメモリアクセ
   ス調停手段とを有することを特徴とするデータ受信装
   置。
2. 【請求項２】 上記データ再生手段は、受信データのシ
   ンボル周期を要求単位周期として、上記受信メモリへの
   受信データの書込み要求を発行するものであり、 上記受信データ処理手段は、受信データのシンボル周期
   より長い周期を要求単位周期として、上記受信メモリか
   らの読出し要求を発行するものであり、 上記メモリアクセス調停手段は、上記読出し要求の発行
   時に、上記書込み要求の要求単位周期の期間で、しか
   も、書込み要求期間を規定するクロックに同期して上記
   受信メモリからの読出しを実行させることを特徴とする
   請求項１に記載のデータ受信装置。
3. 【請求項３】 上記メモリアクセス調停手段は、読出し
   データをバッファリングするリードデータバッファを内
   蔵し、上記受信データ処理手段による読出しデータの取
   り込み可能期間を、上記書込み要求の要求単位周期より
   長くしていることを特徴とする請求項２に記載のデータ
   受信装置。
4. 【請求項４】 上記メモリアクセス調停手段は、上記デ
   ータ再生手段による上記受信メモリへの受信データの書
   込み要求と、上記受信データ処理手段による上記受信メ
   モリからの読出し要求との競合時には、読出し要求を優
   先処理することを特徴とする請求項１〜３のいずれかに
   記載のデータ受信装置。