JPH10294403A - 半導体装置 - Google Patents

半導体装置

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JPH10294403A
JPH10294403A JP9103713A JP10371397A JPH10294403A JP H10294403 A JPH10294403 A JP H10294403A JP 9103713 A JP9103713 A JP 9103713A JP 10371397 A JP10371397 A JP 10371397A JP H10294403 A JPH10294403 A JP H10294403A
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adhesive
semiconductor device
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heat dissipating
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Yukihiro Okuhara
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Abstract

(57)【要約】 【課題】放熱板に接着剤を介し半導体チップを搭載する
ヒートシンクを有する半導体装置に関し、放熱板と半導
体チップの熱膨張係数の差から半導体チップが割れ易く
なってしまう課題を有していた。また接着剤の厚みを厚
くして応力吸収しようとすると、半導体チップの放熱性
低下や半導体チップ表面に接着剤が付き電気的特性不良
につながり歩留まり低下を起こしやすいといった課題が
あった。 【解決手段】放熱板1の半導体チップ3搭載面に1つ、
もしくは複数の凹みを設け、その面にダイボンドするこ
とにより、凹み部に接着剤2が入り半導体チップ3表面
側への接着剤汚れが簡単に防止でき、かつ接着剤2層を
厚くできる。即ち、接着性が向上し、半導体チップ割れ
を小さくすることができる。更に凹み部によって接着剤
と放熱板との接触面積が増え、半導体チップの放熱板へ
の放熱性が向上するといった高品質・高歩留まりの半導
体装置を提供できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、放熱板を有する樹
脂封止型半導体装置に関する。
【0002】
【従来の技術】従来の技術を図6に示す。放熱板1に接
着剤2を介し半導体チップ3が搭載されている。半導体
チップ3の電極部からリード4に導電性ワイヤ5で接続
し外部との信号のやりとりをする構造になっており、半
導体チップ3と放熱板1は、樹脂6にて封止されてい
る。ここで、放熱板1の半導体チップ搭載面の表面形状
は平面になっている。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
ようにチップ搭載面が平面形状の放熱板では接着剤の厚
みが薄すぎると、放熱板と半導体チップの熱膨張係数の
差から半導体チップが割れ易くなってしまう。また、例
え接着剤の厚みを厚くできたとしても、半導体チップの
放熱板への熱伝導率が低下し、放熱性が低下してしま
う。さらに接着剤が厚くなったことで、半導体チップ搭
載時に半導体チップ表面に接着剤がはい上がり電気的特
性不良につながり歩留まり低下を起こしやすいといった
課題があった。
【0004】そこで本発明は、上述したような課題を解
決するためになされたものであり、第1の目的は、放熱
性を落とすことなく、放熱板と半導体チップの熱膨張係
数の違いによる半導体チップの苦ラックの発生を防止す
ることである。
【0005】さらに第2の目的は、接着剤と放熱板との
接触面積を増加させることにより、半導体チップの放熱
板への放熱性を向上させることを目的とする。
【0006】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップを搭載するための搭載面を有する放熱板
と、前記放熱板の前記搭載面に接着剤を介して搭載され
た半導体チップと、を有する半導体装置であって、前記
搭載面には1つあるいは複数の凹みが設置されているこ
とを特徴とする。
【0007】この半導体装置においては、凹みにおいて
半導体チップと放熱板を接合するための接着剤の厚みを
厚くすることができるので、放熱板と半導体チップの熱
膨張係数の違いに起因する半導体チップのクラックを防
止することができる。
【0008】さらに、凹みによって、放熱板の表面面積
が増加し熱伝導率・放熱性の向上を図ることができる。
【0009】また、前記凹みの断面形状が前記放熱板の
表面側ほど広い断面形状とすることにより、接着剤が凹
みに入り込み易くなり凹みに気泡を巻き込むのを最小と
することが出来る。従って、空気中の水分が気泡部に混
入することに起因して発生するリフロー時のパッケージ
クラックを防止することができる。
【0010】このような凹み形状は三角形の形状、半円
形状によって構成することができる。
【0011】
【発明の実施の形態】本発明を図面に基づいて説明す
る。
【0012】図1を用いて本発明の第1の実施例につい
て説明する。図1は径の大きい基部とこの基部より径の
小さい突出部を有する放熱板1に接着剤2を介し、半導
体チップ3が搭載されている。半導体チップ3の電極部
とリード4は導電性ワイヤ5によって接続されており外
部との信号のやりとりをする構造になっている。半導体
チップ3、突出部の最上面を除いた放熱板1、導電性ワ
イヤ5、リード4の一部は樹脂6にて封止されている。
ここで、放熱板1の半導体チップ搭載面には複数の凹み
を設けており、接着剤2が放熱板1の凹み部に入り込ん
でいる。
【0013】放熱板1に接着剤2を介し半導体チップ3
を搭載後に接着剤硬化を行うと、半導体チップ3に加わ
る熱応力は一般的に次式で示される。
【0014】σmax=K(αs−αsi)(T0−
T)√(Ea×Es×L/Xa) αs,αsi:放熱板、半導体チップの熱膨張係数 Ea,Es:接着剤、放熱板のヤング率 T0:接着剤のガラス転移点温度 K:定数 Xa:接着剤の厚さ 例えば放熱板を銅材とし、半導体チップをシリコンとす
ると、各々の熱膨張係数は、16.8×10−6(1/
゜C)、2.33×10−6(1/゜C)と1桁の違いが
あり、半導体チップが非常に割れ易くなってしまう。半
導体チップ割れを防止するためには、低ヤング率の接着
剤を選定する事と同時に、接着剤の厚さXaを厚くする
ことが重要な要因になる。従来の技術のように、放熱板
の半導体チップ搭載面が平面の場合、接着剤の厚さを厚
くしようとすると、半導体チップの表面側に接着剤がは
い上がり電気的特性不良になる可能性が高く、歩留まり
低下につながり易かった。本発明のように放熱板1の半
導体チップ搭載面に1つ、もしくは複数の凹みを設ける
ことによって、接着剤2の厚みが従来と変わらない薄い
部分と凹み部の厚い部分ができる。接着剤2の厚みは従
来の技術より平均すると厚くでき、凹み部に接着剤が入
り込むことによって半導体チップ表面側への接着剤汚れ
を簡単に防止できながら、かつ半導体チップ3に加わる
熱応力を減少できる、つまり接着剤による電気的特性不
良を増やさずに半導体チップ割れを減少させることがで
きる。
【0015】さらに、従来の技術のように、放熱板の半
導体チップ搭載面が平面の場合、接着剤の厚さを厚くし
た場合、半導体チップ3からの熱伝導率が低下し、放熱
性を阻害する傾向となってしまう。ところが、本発明の
場合、放熱板の表面積が増加する事によって、熱伝導率
向上・放熱性向上につながるといった効果もある。
【0016】図2は、本発明の第2の実施例に係わる半
導体装置を示す図である。第1の実施例と第2の実施例
で異なる点は、チップ搭載面に設ける凹み部の形状であ
る。図2において、放熱板1の半導体チップ搭載面の凹
み部の断面形状は半導体チップ搭載面の表面側ほど、広
い形状である三角形をしている。この形状によって、接
着剤が凹み部に完全に入り込み易くなり凹み部に気泡を
巻き込むのを最小とすることが出来るので、空気中の水
分が気泡部に混入することに起因して発生するリフロー
時のパッケージクラックを防止できる。このような三角
形の凹み部はプレス加工によって製造することができ
る。
【0017】図3は、同じく第2の実施例の凹み部の別
の例を示すもので、放熱板1の凹み部の断面形状を半円
形とした実施例である。図2の場合、放熱板1の凹み部
の形状を例えばプレスで実施したとすると、図3はプレ
スまたはエッチング等で加工した例である。
【0018】図4、図5は本発明に係わる半導体装置の
第3の実施例で、図4は放熱板1を半導体装置内に内蔵
したヒートスプレッダタイプとした応用例である。図5
は、本発明を高放熱タイプのボールグリッドアレイへ応
用した例である。図5では、放熱板1に接着剤2を介し
半導体チップ3が搭載され、半導体チップ3の電極部と
基板7の配線回路とが導電性ワイヤ5で接続され、樹脂
6で封止されている。基板7の配線回路は半田ボール8
につながり外部との入出力用に用いる。図5は以上説明
したように、本発明の高放熱タイプのボールグリッドア
レイへの応用例である。第3の実施例においては、チッ
プ搭載面に設けた凹み部を半円形で示したが、図1に示
す四角形の凹み部でも、図2に示す三角形の凹み部であ
ってもよい。
【0019】
【発明の効果】本発明の半導体装置は、以上説明したよ
うに放熱板の半導体チップ搭載面側に1つ、もしくは複
数の凹みを設ける構造によって、接着層を厚くできるた
め、半導体チップと放熱板の熱膨張係数の差から発生す
る半導体チップへの熱応力を小さくでき半導体チップ割
れを防止できる。さらに、前記凹みによって、放熱板の
表面積が増し放熱性も向上するので高品質・高歩留まり
の半導体装置を提供できる。
【0020】また、前記の複数の凹み部の断面形状を半
導体チップ搭載面側程、広い形状とすることによって、
接着剤が凹み部に完全に入り込み易くなり凹み部に気泡
を巻き込むのを最小とすることが出来る。つまり、接着
層に気泡が入り込む事によって水分が混入し、リフロー
時のパッケージクラックが発生しやすくなるが、このパ
ッケージクラックを防止でき、さらに高品質の半導体装
置を提供できる効果がある。
【図面の簡単な説明】
【図1】本発明の半導体装置の1例を示す断面図。
【図2】接着層へ気泡混入防止を狙いにした、本発明の
半導体装置の1例を示す断面図。
【図3】接着層へ気泡混入防止を狙いにした、本発明の
半導体装置の別の例を示す断面図。
【図4】接着層へ気泡混入防止を狙いにした、本発明の
半導体装置の別の例を示す断面図。
【図5】接着層へ気泡混入防止を狙いにした、本発明の
半導体装置の別の例を示す断面図。
【図6】従来の半導体装置の1例を示す断面図。
【符号の説明】
1 放熱板 2 接着剤 3 半導体チップ 4 リード 5 導電性ワイヤ 6 樹脂 7 基板 8 半田ボール

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】半導体チップを搭載するための搭載面を有
    する放熱板と、前記放熱板の前記搭載面に接着剤を介し
    て搭載された半導体チップと、を有する半導体装置であ
    って、前記搭載面には1つあるいは複数の凹みが設置さ
    れていることを特徴とする半導体装置。
  2. 【請求項2】請求項1記載の半導体装置において、前記
    凹みの断面形状が前記放熱板の表面側ほど広い断面形状
    となっていることを特徴とする請求項1に記載の半導体
    装置。
  3. 【請求項3】前記凹みが三角形の形状であることを特徴
    とする請求項2に記載の半導体装置。
  4. 【請求項4】前記凹みが半円形状であることを特徴とす
    る請求項2に記載の半導体装置。
JP9103713A 1997-04-21 1997-04-21 半導体装置 Withdrawn JPH10294403A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919630B2 (en) * 2003-03-27 2005-07-19 Siliconware Precision Industries Co. Ltd. Semiconductor package with heat spreader
US7868435B2 (en) * 2004-12-13 2011-01-11 Tdk Corporation Adhesive containing a filler, and a method for attaching and manufacturing a thin plate using the same
WO2012029164A1 (ja) * 2010-09-02 2012-03-08 トヨタ自動車株式会社 半導体モジュール
US20140061890A1 (en) * 2012-08-30 2014-03-06 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919630B2 (en) * 2003-03-27 2005-07-19 Siliconware Precision Industries Co. Ltd. Semiconductor package with heat spreader
US7868435B2 (en) * 2004-12-13 2011-01-11 Tdk Corporation Adhesive containing a filler, and a method for attaching and manufacturing a thin plate using the same
WO2012029164A1 (ja) * 2010-09-02 2012-03-08 トヨタ自動車株式会社 半導体モジュール
CN103081098A (zh) * 2010-09-02 2013-05-01 丰田自动车株式会社 半导体模块
JPWO2012029164A1 (ja) * 2010-09-02 2013-10-28 トヨタ自動車株式会社 半導体モジュール
US8810026B2 (en) 2010-09-02 2014-08-19 Toyota Jidosha Kabushiki Kaisha Semiconductor module
JP5601373B2 (ja) * 2010-09-02 2014-10-08 トヨタ自動車株式会社 半導体モジュール
US20140061890A1 (en) * 2012-08-30 2014-03-06 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

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