JPH10144505A - チップ形サーミスタ - Google Patents
チップ形サーミスタInfo
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- JPH10144505A JPH10144505A JP8294706A JP29470696A JPH10144505A JP H10144505 A JPH10144505 A JP H10144505A JP 8294706 A JP8294706 A JP 8294706A JP 29470696 A JP29470696 A JP 29470696A JP H10144505 A JPH10144505 A JP H10144505A
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- Japan
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- electrodes
- thermistor
- gap
- chip
- electrode
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- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】Ｂ定数が大きく、低抵抗で抵抗値公差が小さい
チップ形サーミスタを提供すること。 【解決手段】直方体形状のサーミスタの少なくとも一方
の面に抵抗調整用電極２、２を形成し、直方体形状の端
部に端子電極３、３が形成されたチップ形サーミスタに
おいて、抵抗調整用電極間の隙間４を研削により形成す
る。
チップ形サーミスタを提供すること。 【解決手段】直方体形状のサーミスタの少なくとも一方
の面に抵抗調整用電極２、２を形成し、直方体形状の端
部に端子電極３、３が形成されたチップ形サーミスタに
おいて、抵抗調整用電極間の隙間４を研削により形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明はチップ形サーミスタ
に係り、特にＢ定数が大きく、低抵抗で抵抗値公差が小
さいチップ形サーミスタに関するものである。
に係り、特にＢ定数が大きく、低抵抗で抵抗値公差が小
さいチップ形サーミスタに関するものである。
【０００２】
【従来の技術】チップ形サーミスタとして単板タイプの
ものと積層タイプのものがある。近年、電子機器の小型
化に伴って、電子部品であるチップ形サーミスタにおい
ても、より小型化の要求が高く、更に低抵抗及び抵抗値
の公差の小さい製品の要求が強い。
ものと積層タイプのものがある。近年、電子機器の小型
化に伴って、電子部品であるチップ形サーミスタにおい
ても、より小型化の要求が高く、更に低抵抗及び抵抗値
の公差の小さい製品の要求が強い。
【０００３】チップ形サーミスタの抵抗値は、矩形状の
長手方向の端子電極間の隙間で所定の抵抗値及びその公
差を取得していた。従来のチップ形サーミスタでは、例
えば図５に示す如く、サースミタ素子１００の両端部に
端子電極１０１、１０１を形成する。この場合、抵抗調
整用電極を兼ねた端子電極をディップ方式で形成するた
め、導電ペーストを予め印刷機のような塗布機により端
子電極部分に印刷することが必要である。
長手方向の端子電極間の隙間で所定の抵抗値及びその公
差を取得していた。従来のチップ形サーミスタでは、例
えば図５に示す如く、サースミタ素子１００の両端部に
端子電極１０１、１０１を形成する。この場合、抵抗調
整用電極を兼ねた端子電極をディップ方式で形成するた
め、導電ペーストを予め印刷機のような塗布機により端
子電極部分に印刷することが必要である。
【０００４】そのためチップ形サーミスタの抵抗値は導
電ペーストの粘度及び塗布機の精度等に大きく影響され
るものとなる。また図６（Ａ）に示す如く、サーミスタ
素子１１０として上下面及び側面の４面（あるいは上下
２面）にガラス等の被覆層１１１を形成し、同図（Ｂ）
に示す如く、端子電極１１２を焼付ける場合でも、この
端子電極１１２となる導電ペーストを、これまた予め印
刷機のような塗布機により印刷することが必要である。
電ペーストの粘度及び塗布機の精度等に大きく影響され
るものとなる。また図６（Ａ）に示す如く、サーミスタ
素子１１０として上下面及び側面の４面（あるいは上下
２面）にガラス等の被覆層１１１を形成し、同図（Ｂ）
に示す如く、端子電極１１２を焼付ける場合でも、この
端子電極１１２となる導電ペーストを、これまた予め印
刷機のような塗布機により印刷することが必要である。
【０００５】このような方法で隙間を形成すると最小隙
間寸法が４００μｍ以上であり、Ｂ定数が大きく、低抵
抗値品ができない。特に図６（Ｂ）のようなものではサ
ーミスタ素子１１０のサイズにより特に端子電極１１
２、１１２が形成される端面間の長さにより大きく影響
され、この形状のものでは精度の良い低抵抗値のものを
得ることが困難であった。
間寸法が４００μｍ以上であり、Ｂ定数が大きく、低抵
抗値品ができない。特に図６（Ｂ）のようなものではサ
ーミスタ素子１１０のサイズにより特に端子電極１１
２、１１２が形成される端面間の長さにより大きく影響
され、この形状のものでは精度の良い低抵抗値のものを
得ることが困難であった。
【０００６】
【発明が解決しようとする課題】このように従来のチッ
プ形サーミスタでは、サーミスタ素子に抵抗調整用電極
を兼ねた端子電極、特にその隙間を正確に形成すること
ができないため、Ｂ定数の大きい低抵抗値の、狭公差の
ものを得ることができなかった。
プ形サーミスタでは、サーミスタ素子に抵抗調整用電極
を兼ねた端子電極、特にその隙間を正確に形成すること
ができないため、Ｂ定数の大きい低抵抗値の、狭公差の
ものを得ることができなかった。
【０００７】従って本発明の目的は、Ｂ定数の大きい、
低抵抗で、抵抗値公差が小で、高品質のチップ形サーミ
スタを、小形で低コストで提供することである。
低抵抗で、抵抗値公差が小で、高品質のチップ形サーミ
スタを、小形で低コストで提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、直方体形状のサーミスタの少なくとも
一方の面に抵抗調整用電極を形成し、直方体形状の端部
に端子電極が形成されたチップ形サーミスタにおいて、
抵抗調整用電極間の隙間を研削により形成する。
め、本発明では、直方体形状のサーミスタの少なくとも
一方の面に抵抗調整用電極を形成し、直方体形状の端部
に端子電極が形成されたチップ形サーミスタにおいて、
抵抗調整用電極間の隙間を研削により形成する。
【０００９】このように抵抗調整用電極間の隙間を研削
により形成したので、Ｂ定数が大きく、低抵抗、狭公差
のチップ形サーミスタを、小形で安価に製造することが
出来、かつ高品質のチップ形サーミスタを提供できる。
により形成したので、Ｂ定数が大きく、低抵抗、狭公差
のチップ形サーミスタを、小形で安価に製造することが
出来、かつ高品質のチップ形サーミスタを提供できる。
【００１０】
【発明の実施の形態】本発明の一実施の形態を図１〜図
３に基づき説明する。図１は本発明によるチップ形サー
ミスタの製造工程説明図、図２は本発明の一実施例構成
図、図３は本発明におけるダイシングソーでギャップを
形成する工程の詳細説明図である。
３に基づき説明する。図１は本発明によるチップ形サー
ミスタの製造工程説明図、図２は本発明の一実施例構成
図、図３は本発明におけるダイシングソーでギャップを
形成する工程の詳細説明図である。
【００１１】図１（Ａ）に示す如く、Ｍｎ−Ｃｏ−Ｃｕ
系金属元素の酸化物を主成分とした焼成済みのＮＴＣサ
ーミスタ基板１を用意する。次に図１（Ｂ）に示す如
く、このサーミスタ基板１の上下主面に、電極２として
銀を主成分とした焼き付け電極を形成する。
系金属元素の酸化物を主成分とした焼成済みのＮＴＣサ
ーミスタ基板１を用意する。次に図１（Ｂ）に示す如
く、このサーミスタ基板１の上下主面に、電極２として
銀を主成分とした焼き付け電極を形成する。
【００１２】それから図１（Ｃ）に示す如く、その上下
主面に銀を主成分とした焼き付け電極２を形成したＮＴ
Ｃサーミスタ基板１の幅方向端面に、銀を主成分とした
端子電極３、３を形成する。端子電極３、３としては銀
を主成分としたものに限定されるものではなく、例えば
ニッケルを主成分とした端子電極でもよい。ニッケルを
主成分とした端子電極は、例えばＮｉメッキにより形成
することができる。
主面に銀を主成分とした焼き付け電極２を形成したＮＴ
Ｃサーミスタ基板１の幅方向端面に、銀を主成分とした
端子電極３、３を形成する。端子電極３、３としては銀
を主成分としたものに限定されるものではなく、例えば
ニッケルを主成分とした端子電極でもよい。ニッケルを
主成分とした端子電極は、例えばＮｉメッキにより形成
することができる。
【００１３】そして、図１（Ｄ）に示す如く、この端子
電極３、３を形成したＮＴＣサーミスタ基板１の上下主
面の電極２、２の幅方向の略中央部分に所定の隙間４を
形成するため、図示省略したダイシングソーでこの上下
主面の電極２、２を研削する。このダイシングソーでの
研削の手法については、後で図３により説明する。
電極３、３を形成したＮＴＣサーミスタ基板１の上下主
面の電極２、２の幅方向の略中央部分に所定の隙間４を
形成するため、図示省略したダイシングソーでこの上下
主面の電極２、２を研削する。このダイシングソーでの
研削の手法については、後で図３により説明する。
【００１４】このようにして、その上下主面の電極２、
２に所定の隙間４を設けたＮＴＣサーミスタ基板１を、
図１（Ｅ）の点線で示すように、所定の形状寸法に切断
する。
２に所定の隙間４を設けたＮＴＣサーミスタ基板１を、
図１（Ｅ）の点線で示すように、所定の形状寸法に切断
する。
【００１５】これにより図２に示す如く、素体１′の上
下主面の電極２、２の間に所定の隙間４、４が形成さ
れ、また端面に端子電極３、３が形成されたチップ形の
ＮＴＣサーミスタ１０を得ることができる。
下主面の電極２、２の間に所定の隙間４、４が形成さ
れ、また端面に端子電極３、３が形成されたチップ形の
ＮＴＣサーミスタ１０を得ることができる。
【００１６】次に図３に基づき、ダイシングソーにより
隙間４を形成する手法について説明する。先ず図３
（Ａ）に示す如く、その上下主面に電極２、２を形成
し、端面に端子電極３、３を形成したＮＴＣサーミスタ
基板１を、マイクロメータにより研削すべき電極２、２
間の高さＨを測定する。それからダイシングソーのモニ
ターにより位置決めを行ってその研削位置がＮＴＣサー
ミスタ基板の側面と平行になるように決める。
隙間４を形成する手法について説明する。先ず図３
（Ａ）に示す如く、その上下主面に電極２、２を形成
し、端面に端子電極３、３を形成したＮＴＣサーミスタ
基板１を、マイクロメータにより研削すべき電極２、２
間の高さＨを測定する。それからダイシングソーのモニ
ターにより位置決めを行ってその研削位置がＮＴＣサー
ミスタ基板の側面と平行になるように決める。
【００１７】次に前記図３（Ａ）において測定した高さ
Ｈのデータを基にして、ダイシングソーのブレードをこ
のＮＴＣサーミスタ基板１の電極２に対し数ミクロン切
り込ませて、１回〜数回電極２を研削する。この際ＮＴ
Ｃサーミスタ基板１もわずかに研削される。
Ｈのデータを基にして、ダイシングソーのブレードをこ
のＮＴＣサーミスタ基板１の電極２に対し数ミクロン切
り込ませて、１回〜数回電極２を研削する。この際ＮＴ
Ｃサーミスタ基板１もわずかに研削される。
【００１８】市販されているブレードは厚みが１５μｍ
〜１ｍｍのものまであり研削して得られる隙間４の幅に
あわせてブレード幅が選択され、研削工程が繰り返し行
われる。このようにして図３（Ｂ）に示す如く、電極２
に所定の大きさの、電極の先端部分の形状も整い、その
幅の大きさのバラツキが少ない、隙間４が正確に得られ
る。
〜１ｍｍのものまであり研削して得られる隙間４の幅に
あわせてブレード幅が選択され、研削工程が繰り返し行
われる。このようにして図３（Ｂ）に示す如く、電極２
に所定の大きさの、電極の先端部分の形状も整い、その
幅の大きさのバラツキが少ない、隙間４が正確に得られ
る。
【００１９】図３（Ｃ）に示す如く、このような研削を
上下主面の電極２、２について行って所定の隙間４、４
を正確に形成したあと、点線で示す如く、所定の寸法で
切断し、ＮＴＣサーミスタのチップを得る。
上下主面の電極２、２について行って所定の隙間４、４
を正確に形成したあと、点線で示す如く、所定の寸法で
切断し、ＮＴＣサーミスタのチップを得る。
【００２０】本発明により構成されたチップ形サーミス
タを図４に示す。図４において、１１はＮＴＣ形のサー
ミスタの素体、１２−１、１２−１は端子電極、１２−
２、１２−２は抵抗調整用電極である。先ず抵抗調整用
電極となる電極を、例えば銀を主成分とした焼付け電
極、無電解Ｎｉメッキ、無電解Ｃｕメッキ等で上下主面
に形成したのち、端子電極１２−１、１２−１を形成
し、それから前記上下主面に形成した電極をダイシング
ソーで研削して隙間１３、１３が形成される。図４にお
いてＬは長さ、Ｗは幅、ｇは隙間１３、１３の距離を示
す。本発明ではこの上下主面に形成した２つの隙間１
３、１３を非常に正確に形成できるのみならず、抵抗調
整用電極１２−２、１２−２の端部形状を直線状に整え
ることができるので、低抵抗値のものを正確に調整する
ことができる。
タを図４に示す。図４において、１１はＮＴＣ形のサー
ミスタの素体、１２−１、１２−１は端子電極、１２−
２、１２−２は抵抗調整用電極である。先ず抵抗調整用
電極となる電極を、例えば銀を主成分とした焼付け電
極、無電解Ｎｉメッキ、無電解Ｃｕメッキ等で上下主面
に形成したのち、端子電極１２−１、１２−１を形成
し、それから前記上下主面に形成した電極をダイシング
ソーで研削して隙間１３、１３が形成される。図４にお
いてＬは長さ、Ｗは幅、ｇは隙間１３、１３の距離を示
す。本発明ではこの上下主面に形成した２つの隙間１
３、１３を非常に正確に形成できるのみならず、抵抗調
整用電極１２−２、１２−２の端部形状を直線状に整え
ることができるので、低抵抗値のものを正確に調整する
ことができる。
【００２１】次に本発明の実施例について説明する。 （実施例１）サーミスタ寸法Ｌ＝１．６ｍｍ、幅Ｗ＝
０．８ｍｍのサイズのチップ形サーミスタにおいて、素
体１１として２５℃における比抵抗ρ２５＝１０Ω・ｃ
ｍ、２５℃と８５℃間におけるＢ定数＝２８００Ｋの特
定のものと、ρ２５＝８０００Ω・ｃｍ、２５℃と８５
℃間におけるＢ定数＝４１５０Ｋの特性のものとを選択
し、従来のディップ方式により図５に示すように、端子
電極１０１、１０１間の間隙、あるいは図４における隙
間距離ｇを１．２ｍｍ、０．８ｍｍ、０．４ｍｍ、０．
２ｍｍ、０．１ｍｍ、０．０５ｍｍ、０．０１５ｍｍに
それぞれ設定した場合と、本発明による場合との各サー
ミスタ特性の比較を行った。その結果を表１、表２に示
す。
０．８ｍｍのサイズのチップ形サーミスタにおいて、素
体１１として２５℃における比抵抗ρ２５＝１０Ω・ｃ
ｍ、２５℃と８５℃間におけるＢ定数＝２８００Ｋの特
定のものと、ρ２５＝８０００Ω・ｃｍ、２５℃と８５
℃間におけるＢ定数＝４１５０Ｋの特性のものとを選択
し、従来のディップ方式により図５に示すように、端子
電極１０１、１０１間の間隙、あるいは図４における隙
間距離ｇを１．２ｍｍ、０．８ｍｍ、０．４ｍｍ、０．
２ｍｍ、０．１ｍｍ、０．０５ｍｍ、０．０１５ｍｍに
それぞれ設定した場合と、本発明による場合との各サー
ミスタ特性の比較を行った。その結果を表１、表２に示
す。
【００２２】
【表１】
【００２３】
【表２】
【００２４】これら表１、表２から明らかなように、従
来のディップ方式による場合は、設定される電極間隔が
０．２ｍｍ以下になると電極間の短絡不良が発生する。
しかし本発明による場合は、電極間隙が０．０１５ｍｍ
以上であればこの短絡不良が発生しなかった。しかも本
発明による場合は、抵抗値のバラツキ（ＲＣ．Ｖ％）が
従来品の約１／２となり、高品質のチップ形サーミスタ
が得られることがわかる。なお、これらの表におけるＢ
Ｃ．Ｖ（％）はＢ定数（Ｂ２５／８５Ｋ）のバラツキを
示す。
来のディップ方式による場合は、設定される電極間隔が
０．２ｍｍ以下になると電極間の短絡不良が発生する。
しかし本発明による場合は、電極間隙が０．０１５ｍｍ
以上であればこの短絡不良が発生しなかった。しかも本
発明による場合は、抵抗値のバラツキ（ＲＣ．Ｖ％）が
従来品の約１／２となり、高品質のチップ形サーミスタ
が得られることがわかる。なお、これらの表におけるＢ
Ｃ．Ｖ（％）はＢ定数（Ｂ２５／８５Ｋ）のバラツキを
示す。
【００２５】（実施例２）サーミスタ寸法Ｌ＝１．０ｍ
ｍ、幅Ｗ＝０．５ｍｍとしたこと以外は前記実施例１と
同じものとし、素体１１としてその比抵抗ρ２５、Ｂ定
数が実施例１と同様の２種類のものを用い、図５に示す
ように、端子電極間の間隙あるいは、図４における隙間
距離ｇを１．２ｍｍ、０．８ｍｍ、０．４ｍｍ、０．２
ｍｍ、０．１ｍｍ、０．０５ｍｍ、０．０１５ｍｍにそ
れぞれ設定した場合の、各サーミスタ特性の比較を行っ
た。その結果を表３、表４に示す。
ｍ、幅Ｗ＝０．５ｍｍとしたこと以外は前記実施例１と
同じものとし、素体１１としてその比抵抗ρ２５、Ｂ定
数が実施例１と同様の２種類のものを用い、図５に示す
ように、端子電極間の間隙あるいは、図４における隙間
距離ｇを１．２ｍｍ、０．８ｍｍ、０．４ｍｍ、０．２
ｍｍ、０．１ｍｍ、０．０５ｍｍ、０．０１５ｍｍにそ
れぞれ設定した場合の、各サーミスタ特性の比較を行っ
た。その結果を表３、表４に示す。
【００２６】
【表３】
【００２７】
【表４】
【００２８】これら表３、表４から明らかなように、従
来のディップ方式による場合は、設定される電極間隔が
０．２ｍｍ以下になると電極間の短絡不良が発生する。
これに対して本発明による場合は、電極間隙が０．０１
５ｍｍ以上であれば短絡不良が発生しなかった。しかも
本発明による場合は、抵抗値のバラツキ（ＲＣ．Ｖ％）
が従来品の約１／３となり、高品質のサーミスタが得ら
れた。
来のディップ方式による場合は、設定される電極間隔が
０．２ｍｍ以下になると電極間の短絡不良が発生する。
これに対して本発明による場合は、電極間隙が０．０１
５ｍｍ以上であれば短絡不良が発生しなかった。しかも
本発明による場合は、抵抗値のバラツキ（ＲＣ．Ｖ％）
が従来品の約１／３となり、高品質のサーミスタが得ら
れた。
【００２９】このように従来の場合には、最小間隙寸法
が４００μｍ以上であり、Ｂ定数が大きくて、低抵抗値
品のものが提供できなかった。これに対し本発明の場合
には、最小間隙寸法を０．０１５μｍまで小さくするこ
とができ、しかも隙間寸法のバラツキを小さくすること
ができるため、Ｂ定数が大きくて、低抵抗値のチップ形
ＮＴＣサーミスタを容易に作製することができる。
が４００μｍ以上であり、Ｂ定数が大きくて、低抵抗値
品のものが提供できなかった。これに対し本発明の場合
には、最小間隙寸法を０．０１５μｍまで小さくするこ
とができ、しかも隙間寸法のバラツキを小さくすること
ができるため、Ｂ定数が大きくて、低抵抗値のチップ形
ＮＴＣサーミスタを容易に作製することができる。
【００３０】なお、特開平４−１７７７０６号公報に、
ＰＴＣサーミスタの１対の電極先端部をサンドブラスト
法やレーザトリミング法でトリミングしてギャップの幅
を大きくすることが記載されている。しかしサンドブラ
スト法ではその隙間を正確なサイズで形成することがで
きず、またレーザトリミングではそのレーザカットされ
た電極端部が円弧の連続した形となり直線にはできない
ので、いずれも隙間を非常に小さく形成することを要求
される低抵抗値のチップ形サーミスタにおける抵抗調整
用電極間の隙間を形成する手段としては適当ではない。
ＰＴＣサーミスタの１対の電極先端部をサンドブラスト
法やレーザトリミング法でトリミングしてギャップの幅
を大きくすることが記載されている。しかしサンドブラ
スト法ではその隙間を正確なサイズで形成することがで
きず、またレーザトリミングではそのレーザカットされ
た電極端部が円弧の連続した形となり直線にはできない
ので、いずれも隙間を非常に小さく形成することを要求
される低抵抗値のチップ形サーミスタにおける抵抗調整
用電極間の隙間を形成する手段としては適当ではない。
【００３１】
【発明の効果】本発明によれば下記の効果が得られる。 （１）本発明によれば抵抗調整用電極間の隙間を研削に
より形成するので、小隙間を形成することができるの
で、Ｂ定数の大きい、低抵抗値の、狭公差の、しかも小
形で高品質のチップ形サーミスタを安価で提供すること
ができる。
より形成するので、小隙間を形成することができるの
で、Ｂ定数の大きい、低抵抗値の、狭公差の、しかも小
形で高品質のチップ形サーミスタを安価で提供すること
ができる。
【００３２】（２）本発明によれば、サーミスタ基体の
少なくとも一方の面に全面に電極を形成したあとダイシ
ングソーにより研削して抵抗調整用電極間の隙間を形成
するので、電極端面を直線に、しかもその隙間距離を非
常に正確に研削するので低抵抗のチップ形サーミスタを
提供することができる。
少なくとも一方の面に全面に電極を形成したあとダイシ
ングソーにより研削して抵抗調整用電極間の隙間を形成
するので、電極端面を直線に、しかもその隙間距離を非
常に正確に研削するので低抵抗のチップ形サーミスタを
提供することができる。
【００３３】（３）しかもサーミスタ素体の両面に抵抗
調整用電極の隙間を形成したので低抵抗のチップ形サー
ミスタを小形で、狭公差の高品質のものを提供できる。
調整用電極の隙間を形成したので低抵抗のチップ形サー
ミスタを小形で、狭公差の高品質のものを提供できる。
【図１】本発明のチップ形サーミスタの製造工程説明図
である。
である。
【図２】本発明の一実施の形態概略図である。
【図３】本発明におけるダイシングソー研削状態説明図
である。
である。
【図４】本発明の一実施の形態構成図である。
【図５】従来例説明図（その１）である。
【図６】従来例説明図（その２）である。
１ サーミスタ基板 ２ 電極 ３ 端子電極 ４ 間隙 １１ 素体 １２−１ 端子電極 １２−２ 抵抗調整用電極 １３ 隙間
Claims (3)
- 【請求項１】直方体形状のサーミスタの少なくとも一方
の面に抵抗調整用電極を形成し、直方体形状の端部に端
子電極が形成されたチップ形サーミスタにおいて、 抵抗調整用電極間の隙間を研削により形成したことを特
徴とするチップ形サーミスタ。 - 【請求項２】前記抵抗調整用電極の隙間は、前記サーミ
スタ基体の少なくとも一方の全面に電極を形成した後、
ダイシングソーにより研削形成したことを特徴とする請
求項１記載のチップ形サーミスタ。 - 【請求項３】前記抵抗調整用電極の隙間はサーミスタ基
体の両面に形成したことを特徴とする請求項２記載のチ
ップ形サーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294706A JPH10144505A (ja) | 1996-11-07 | 1996-11-07 | チップ形サーミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294706A JPH10144505A (ja) | 1996-11-07 | 1996-11-07 | チップ形サーミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144505A true JPH10144505A (ja) | 1998-05-29 |
Family
ID=17811256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294706A Pending JPH10144505A (ja) | 1996-11-07 | 1996-11-07 | チップ形サーミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144505A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1331164C (zh) * | 2003-04-28 | 2007-08-08 | 罗姆股份有限公司 | 芯片电阻器及其制造方法 |
| CN109406001A (zh) * | 2017-08-16 | 2019-03-01 | 深圳市刷新智能电子有限公司 | 一种超薄型的温度传感器的制造方法及温度传感器 |
-
1996
- 1996-11-07 JP JP8294706A patent/JPH10144505A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| A02 | Decision of refusal |
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