JPH10135816A - 接点入力装置 - Google Patents
接点入力装置Info
- Publication number
- JPH10135816A JPH10135816A JP8283960A JP28396096A JPH10135816A JP H10135816 A JPH10135816 A JP H10135816A JP 8283960 A JP8283960 A JP 8283960A JP 28396096 A JP28396096 A JP 28396096A JP H10135816 A JPH10135816 A JP H10135816A
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- Japan
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- terminal
- flip
- flop
- circuit
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- Pending
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Abstract
(57)【要約】
【課題】 ＤＳＰ等に比較して簡易な回路構成でありな
がら、ノイズやチャタリング等に起因する短いパルスを
除去できる接点入力装置を提供すること。 【解決手段】 接点から送られる入力信号in1、第１の
フリップフロップのＱ端子出力ｑ１の否定論理in2、及
び第２のフリップフロップのＱ端子出力ｑ２,in3を入力
端子に入力して否定論理和演算を行うＮＯＲ回路と、こ
の入力信号、第１のフリップフロップのＱ端子出力の否
定論理、及び第２のフリップフロップのＱ端子出力を入
力端子に入力して論理積演算を行うＡＮＤ回路と、Ｄ入
力端子にこの入力信号を入力し、セット端子にこのＡＮ
Ｄ回路の出力信号を入力し、クリア端子にこのＮＯＲ回
路の出力信号を入力する前記第１のフリップフロップＦ
Ｆ１と、Ｄ入力端子にこの第１のフリップフロップのＱ
端子出力を入力する前記第２のフリップフロップＦＦ２
とを具備し、この第２のフリップフロップのＱ端子出力
をレジスタ等に出力することを特徴としている。
がら、ノイズやチャタリング等に起因する短いパルスを
除去できる接点入力装置を提供すること。 【解決手段】 接点から送られる入力信号in1、第１の
フリップフロップのＱ端子出力ｑ１の否定論理in2、及
び第２のフリップフロップのＱ端子出力ｑ２,in3を入力
端子に入力して否定論理和演算を行うＮＯＲ回路と、こ
の入力信号、第１のフリップフロップのＱ端子出力の否
定論理、及び第２のフリップフロップのＱ端子出力を入
力端子に入力して論理積演算を行うＡＮＤ回路と、Ｄ入
力端子にこの入力信号を入力し、セット端子にこのＡＮ
Ｄ回路の出力信号を入力し、クリア端子にこのＮＯＲ回
路の出力信号を入力する前記第１のフリップフロップＦ
Ｆ１と、Ｄ入力端子にこの第１のフリップフロップのＱ
端子出力を入力する前記第２のフリップフロップＦＦ２
とを具備し、この第２のフリップフロップのＱ端子出力
をレジスタ等に出力することを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、外部のスイッチ等
のオン／オフ状態を検出する接点入力装置に関し、特に
ノイズやチャタリング等の不要な短いパルスを除去する
改良に関する。
のオン／オフ状態を検出する接点入力装置に関し、特に
ノイズやチャタリング等の不要な短いパルスを除去する
改良に関する。
【０００２】
【従来の技術】図６は従来の接点入力装置に用いられる
フィルタ回路の回路図である。図において、接点入力信
号は抵抗ＲとコンデンサＣのＣＲフィルタ回路を介して
フリップフロップ回路のようなサンプリング回路に入力
される。サンプリング回路は、サンプリングクロックを
クロック端子に入力し、出力信号をレジスタ等に送って
いる。ＣＲフィルタ回路は、入力信号中に含まれる不要
なノイズを減衰させている。サンプリング回路は、サン
プリングクロック周波数の変更によって、接続される機
器に応じて、ノイズ除去特性を容易に変更できるように
構成している。
フィルタ回路の回路図である。図において、接点入力信
号は抵抗ＲとコンデンサＣのＣＲフィルタ回路を介して
フリップフロップ回路のようなサンプリング回路に入力
される。サンプリング回路は、サンプリングクロックを
クロック端子に入力し、出力信号をレジスタ等に送って
いる。ＣＲフィルタ回路は、入力信号中に含まれる不要
なノイズを減衰させている。サンプリング回路は、サン
プリングクロック周波数の変更によって、接続される機
器に応じて、ノイズ除去特性を容易に変更できるように
構成している。
【０００３】図７はサンプリング周期を説明する波形図
である。パルスａ，ｃは短いパルスであり、パルスｂは
相対的に長いパルスである。矢印”↑”はサンプリング
クロックのサンプリングタイミングである。サンプリン
グタイミングによっては、短いパルスｃを有効な信号と
して取り込んでしまい、信頼性が低下するという課題を
生ずる。
である。パルスａ，ｃは短いパルスであり、パルスｂは
相対的に長いパルスである。矢印”↑”はサンプリング
クロックのサンプリングタイミングである。サンプリン
グタイミングによっては、短いパルスｃを有効な信号と
して取り込んでしまい、信頼性が低下するという課題を
生ずる。
【０００４】
【発明が解決しようとする課題】そこで、ディジタル信
号処理機能を有するＤＳＰ等のディジタルフィルタを用
いれば、上述の短いパルスｃを有効な信号として取り込
む事態は防止される。しかし、ＤＳＰは回路規模が大き
くなり、シーケンサのように小型で安価な装置には利用
できないという課題があった。本発明は上述の課題を解
決したもので、ＤＳＰ等に比較して簡易な回路構成であ
りながら、ノイズやチャタリング等に起因する短いパル
スを除去できる接点入力装置を提供することを目的とす
る。
号処理機能を有するＤＳＰ等のディジタルフィルタを用
いれば、上述の短いパルスｃを有効な信号として取り込
む事態は防止される。しかし、ＤＳＰは回路規模が大き
くなり、シーケンサのように小型で安価な装置には利用
できないという課題があった。本発明は上述の課題を解
決したもので、ＤＳＰ等に比較して簡易な回路構成であ
りながら、ノイズやチャタリング等に起因する短いパル
スを除去できる接点入力装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記の目的を達成する本
発明は、接点から送られる入力信号in1、第１のフリッ
プフロップのＱ端子出力ｑ１の否定論理in2、及び第２
のフリップフロップのＱ端子出力ｑ２,in3を入力端子に
入力して否定論理和演算を行うＮＯＲ回路と、この入力
信号、第１のフリップフロップのＱ端子出力の否定論
理、及び第２のフリップフロップのＱ端子出力を入力端
子に入力して論理積演算を行うＡＮＤ回路と、Ｄ入力端
子にこの入力信号を入力し、セット端子にこのＡＮＤ回
路の出力信号を入力し、クリア端子にこのＮＯＲ回路の
出力信号を入力する前記第１のフリップフロップＦＦ１
と、Ｄ入力端子にこの第１のフリップフロップのＱ端子
出力を入力する前記第２のフリップフロップＦＦ２とを
具備し、この第２のフリップフロップのＱ端子出力をレ
ジスタ等に出力することを特徴としている。
発明は、接点から送られる入力信号in1、第１のフリッ
プフロップのＱ端子出力ｑ１の否定論理in2、及び第２
のフリップフロップのＱ端子出力ｑ２,in3を入力端子に
入力して否定論理和演算を行うＮＯＲ回路と、この入力
信号、第１のフリップフロップのＱ端子出力の否定論
理、及び第２のフリップフロップのＱ端子出力を入力端
子に入力して論理積演算を行うＡＮＤ回路と、Ｄ入力端
子にこの入力信号を入力し、セット端子にこのＡＮＤ回
路の出力信号を入力し、クリア端子にこのＮＯＲ回路の
出力信号を入力する前記第１のフリップフロップＦＦ１
と、Ｄ入力端子にこの第１のフリップフロップのＱ端子
出力を入力する前記第２のフリップフロップＦＦ２とを
具備し、この第２のフリップフロップのＱ端子出力をレ
ジスタ等に出力することを特徴としている。
【０００６】本発明の構成によれば、フリップフロップ
を二段のシーケンス接続としているので、クロックの周
期よりも短い幅のパルスは出力信号に影響を与えず、確
実に処理できる。ＮＯＲ回路は、初段のフリップフロッ
プのクリア信号を生成している。ＡＮＤ回路は、初段の
フリップフロップのセット信号を生成している。フリッ
プフロップは、クロック信号の入力を前提としているの
で、クロック周期を変更することで、出力される最小パ
ルス幅を容易に変更できる。
を二段のシーケンス接続としているので、クロックの周
期よりも短い幅のパルスは出力信号に影響を与えず、確
実に処理できる。ＮＯＲ回路は、初段のフリップフロッ
プのクリア信号を生成している。ＡＮＤ回路は、初段の
フリップフロップのセット信号を生成している。フリッ
プフロップは、クロック信号の入力を前提としているの
で、クロック周期を変更することで、出力される最小パ
ルス幅を容易に変更できる。
【０００７】
【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、ＮＯＲ回路は、接点から送られる入
力信号in1、フリップフロップＦＦ１のＱ端子出力ｑ１
の否定論理in2、及びフリップフロップＦＦ２のＱ端子
出力ｑ２(in3)を入力端子に入力して否定論理和演算を
行い、フリップフロップＦＦ１のクリア信号ｏ１を出力
している。ＡＮＤ回路は、接点から送られる入力信号in
1、フリップフロップＦＦ１のＱ端子出力ｑ１の否定論
理in2、及びフリップフロップＦＦ２のＱ端子出力ｑ２
(in3)を入力端子に入力して論理積演算を行い、フリッ
プフロップＦＦ１のセット信号ｏ２を出力している。
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、ＮＯＲ回路は、接点から送られる入
力信号in1、フリップフロップＦＦ１のＱ端子出力ｑ１
の否定論理in2、及びフリップフロップＦＦ２のＱ端子
出力ｑ２(in3)を入力端子に入力して否定論理和演算を
行い、フリップフロップＦＦ１のクリア信号ｏ１を出力
している。ＡＮＤ回路は、接点から送られる入力信号in
1、フリップフロップＦＦ１のＱ端子出力ｑ１の否定論
理in2、及びフリップフロップＦＦ２のＱ端子出力ｑ２
(in3)を入力端子に入力して論理積演算を行い、フリッ
プフロップＦＦ１のセット信号ｏ２を出力している。
【０００８】フリップフロップＦＦ１は、Ｄ入力端子に
接点から送られる入力信号in1を入力し、セット端子に
セット信号ｏ２を入力し、クリア端子にクリア信号ｏ１
を入力し、クロック端子ＣＬＫにクロック信号を入力す
る。フリップフロップＦＦ１のＱ端子出力ｑ１は、否定
論理をとってＮＯＲ回路とＡＮＤ回路の入力信号in2と
して用いられると共に、フリップフロップＦＦ２のＤ端
子に出力される。フリップフロップＦＦ２は、クロック
端子ＣＬＫにクロック信号を入力すると共に、セット端
子とクリア端子には、ＮＯＲ回路とＡＮＤ回路との関係
では無接続となっている。フリップフロップＦＦ２のＱ
端子出力ｑ２は、ＮＯＲ回路とＡＮＤ回路の入力信号in
3として用いられ、更にレジスタ等に対する出力信号と
して用いられる。これらフリップフロップＦＦ１、２
は、何れもＤ形である。
接点から送られる入力信号in1を入力し、セット端子に
セット信号ｏ２を入力し、クリア端子にクリア信号ｏ１
を入力し、クロック端子ＣＬＫにクロック信号を入力す
る。フリップフロップＦＦ１のＱ端子出力ｑ１は、否定
論理をとってＮＯＲ回路とＡＮＤ回路の入力信号in2と
して用いられると共に、フリップフロップＦＦ２のＤ端
子に出力される。フリップフロップＦＦ２は、クロック
端子ＣＬＫにクロック信号を入力すると共に、セット端
子とクリア端子には、ＮＯＲ回路とＡＮＤ回路との関係
では無接続となっている。フリップフロップＦＦ２のＱ
端子出力ｑ２は、ＮＯＲ回路とＡＮＤ回路の入力信号in
3として用いられ、更にレジスタ等に対する出力信号と
して用いられる。これらフリップフロップＦＦ１、２
は、何れもＤ形である。
【０００９】このように構成された装置の動作を次に説
明する。図２は図１の回路の動作を説明する論理図であ
る。入力信号in1がＬ、入力信号in2がＨ、入力信号in3
がＬのとき、ＮＯＲ回路のクリア信号ｏ１はＨ、ＡＮＤ
回路のセット信号ｏ２はＬとなる。入力信号in1がＨ、
入力信号in2がＬ、入力信号in3がＨのとき、ＮＯＲ回路
のクリア信号ｏ１はＬ、ＡＮＤ回路のセット信号ｏ２は
Ｈとなる。入力信号in1、in2、in3が、上述の２通り以外
の組合せの場合は、ＮＯＲ回路のクリア信号ｏ１はＬ、
ＡＮＤ回路のセット信号ｏ２はＬとなる。
明する。図２は図１の回路の動作を説明する論理図であ
る。入力信号in1がＬ、入力信号in2がＨ、入力信号in3
がＬのとき、ＮＯＲ回路のクリア信号ｏ１はＨ、ＡＮＤ
回路のセット信号ｏ２はＬとなる。入力信号in1がＨ、
入力信号in2がＬ、入力信号in3がＨのとき、ＮＯＲ回路
のクリア信号ｏ１はＬ、ＡＮＤ回路のセット信号ｏ２は
Ｈとなる。入力信号in1、in2、in3が、上述の２通り以外
の組合せの場合は、ＮＯＲ回路のクリア信号ｏ１はＬ、
ＡＮＤ回路のセット信号ｏ２はＬとなる。
【００１０】図３は図１の回路が適用されるシーケンス
制御装置の一例を示す構成図である。シーケンス制御装
置は、ＣＰＵカード、接点入力カード、アナログ出力カ
ード、通信カード等より構成されている。接点入力カー
ドは、接点入力を担当しているので、図１の回路が内蔵
される。
制御装置の一例を示す構成図である。シーケンス制御装
置は、ＣＰＵカード、接点入力カード、アナログ出力カ
ード、通信カード等より構成されている。接点入力カー
ドは、接点入力を担当しているので、図１の回路が内蔵
される。
【００１１】図４は、接点入力カードの構成を説明する
ブロック図である。図１の接点入力装置の前後に、絶縁
回路とレジスタが装着されている。絶縁回路は接点入力
と接点入力カードとを電気的に絶縁するもので、フォト
カプラやトランスが用いられる。レジスタは、接点のデ
ータを一時記憶するもので、バックボード等のバスを介
してＣＰＵカードに接点のデータを送ったり、或いはＣ
ＰＵカードから送信される設定命令を接点側に送信する
際に使用される。
ブロック図である。図１の接点入力装置の前後に、絶縁
回路とレジスタが装着されている。絶縁回路は接点入力
と接点入力カードとを電気的に絶縁するもので、フォト
カプラやトランスが用いられる。レジスタは、接点のデ
ータを一時記憶するもので、バックボード等のバスを介
してＣＰＵカードに接点のデータを送ったり、或いはＣ
ＰＵカードから送信される設定命令を接点側に送信する
際に使用される。
【００１２】図５は図１の回路の動作を説明する波形図
で、（Ａ）はクロック入力、（Ｂ）は入力信号in1の一
例、（Ｃ）はフリップフロップＦＦ２の出力ｑ２、
（Ｄ）はフリップフロップＦＦ１の出力ｑ１、（Ｅ）は
クリア信号ｏ１、（Ｆ）はセット信号ｏ２である。入力
信号in1では、立ち上がりパルスとしてａ，ｃ，ｅがあ
り、立ち下がりパルスとしてｂ、ｄがある。出力ｑ２で
は、立ち上がりパルスとしてａ＋ｃがあり、立ち下がり
パルスとしてｄがあり、クロック周期ｔより短いパルス
ｂ，ｅが除去されている。
で、（Ａ）はクロック入力、（Ｂ）は入力信号in1の一
例、（Ｃ）はフリップフロップＦＦ２の出力ｑ２、
（Ｄ）はフリップフロップＦＦ１の出力ｑ１、（Ｅ）は
クリア信号ｏ１、（Ｆ）はセット信号ｏ２である。入力
信号in1では、立ち上がりパルスとしてａ，ｃ，ｅがあ
り、立ち下がりパルスとしてｂ、ｄがある。出力ｑ２で
は、立ち上がりパルスとしてａ＋ｃがあり、立ち下がり
パルスとしてｄがあり、クロック周期ｔより短いパルス
ｂ，ｅが除去されている。
【００１３】次に、立ち下がりパルスｂが除去される過
程を説明する。立ち下がりパルスｂがフリップフロップ
ＦＦ１のＤ端子に入力されると、Ｑ端子の出力ｑ１はＬ
になる。しかし、立ち上がりパルスｃによって入力信号
in1がＨ、入力信号in2がＬ、入力信号in3がＨとなるか
ら、ＡＮＤ回路の出力するセット信号ｏ２はＨとなり、
出力ｑ２はＨのままとなって、立ち下がりパルスｂが除
去される。
程を説明する。立ち下がりパルスｂがフリップフロップ
ＦＦ１のＤ端子に入力されると、Ｑ端子の出力ｑ１はＬ
になる。しかし、立ち上がりパルスｃによって入力信号
in1がＨ、入力信号in2がＬ、入力信号in3がＨとなるか
ら、ＡＮＤ回路の出力するセット信号ｏ２はＨとなり、
出力ｑ２はＨのままとなって、立ち下がりパルスｂが除
去される。
【００１４】続いて、立ち上がりパルスｅが除去される
過程を説明する。立ち上がりパルスｅがフリップフロッ
プＦＦ１のＤ端子に入力されると、Ｑ端子の出力ｑ１は
Ｈになる。しかし、立ち上がりパルスｅは１クロック周
期ｔ経過後に立ち下がる。すると、入力信号in1がＬ、
入力信号in2がＨ、入力信号in3がＬとなるから、ＮＯＲ
回路のクリア信号ｏ１はＨとなり、出力ｑ２はＬのまま
となって、立ち上がりパルスｅが除去される。
過程を説明する。立ち上がりパルスｅがフリップフロッ
プＦＦ１のＤ端子に入力されると、Ｑ端子の出力ｑ１は
Ｈになる。しかし、立ち上がりパルスｅは１クロック周
期ｔ経過後に立ち下がる。すると、入力信号in1がＬ、
入力信号in2がＨ、入力信号in3がＬとなるから、ＮＯＲ
回路のクリア信号ｏ１はＨとなり、出力ｑ２はＬのまま
となって、立ち上がりパルスｅが除去される。
【００１５】尚、上記実施例においてはクロックの周期
ｔが一定の場合を例に説明したが、本発明はこれに限定
されるものではなく、フリップフロップＦＦ１，２のク
ロック端子に入力される周波数を可変にしてもよい。こ
のようにクロックの周期ｔを可変にすると、出力ｑ２の
最小パルス幅を容易に変更することができ、接点入力の
態様に応じて最適なノイズ除去特性が得られる。尚、ク
ロック周期の変更は、従来のサンプリングでも行われて
いる。
ｔが一定の場合を例に説明したが、本発明はこれに限定
されるものではなく、フリップフロップＦＦ１，２のク
ロック端子に入力される周波数を可変にしてもよい。こ
のようにクロックの周期ｔを可変にすると、出力ｑ２の
最小パルス幅を容易に変更することができ、接点入力の
態様に応じて最適なノイズ除去特性が得られる。尚、ク
ロック周期の変更は、従来のサンプリングでも行われて
いる。
【００１６】
【発明の効果】以上説明したように本発明によれば、フ
リップフロップを二段のシーケンス接続として、クロッ
クの周期ｔよりも短い幅のパルスを出力信号ｑ２に影響
を与えないように構成したので、ノイズやチャタリング
等の不要な短いパルスを除去して、本来の接点入力を正
確に入力できるという効果がある。また、本発明の構成
によれば、ＤＳＰに対しては構成が容易であり、サンプ
リングに対しては信頼性が高く、ＣＲフィルタに対して
はフィルタ特性のソフト的な変更が容易であるという特
徴がある。
リップフロップを二段のシーケンス接続として、クロッ
クの周期ｔよりも短い幅のパルスを出力信号ｑ２に影響
を与えないように構成したので、ノイズやチャタリング
等の不要な短いパルスを除去して、本来の接点入力を正
確に入力できるという効果がある。また、本発明の構成
によれば、ＤＳＰに対しては構成が容易であり、サンプ
リングに対しては信頼性が高く、ＣＲフィルタに対して
はフィルタ特性のソフト的な変更が容易であるという特
徴がある。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】図１の回路の動作を説明する論理図である。
【図３】図１の回路が適用されるシーケンス制御装置の
一例を示す構成図である。
一例を示す構成図である。
【図４】接点入力カードの構成を説明するブロック図で
ある。
ある。
【図５】図１の回路の動作を説明する波形図である。
【図６】従来の接点入力装置に用いられるフィルタ回路
の回路図である。
の回路図である。
【図７】サンプリング周期を説明する波形図である。
ＦＦ フリップフロップ
Claims (1)
- 【請求項１】接点から送られる入力信号(in1)、第１の
フリップフロップのＱ端子出力（ｑ１）の否定論理(in
2)、及び第２のフリップフロップのＱ端子出力（ｑ２,i
n3)を入力端子に入力して否定論理和演算を行うＮＯＲ
回路と、 この入力信号、第１のフリップフロップのＱ端子出力の
否定論理、及び第２のフリップフロップのＱ端子出力を
入力端子に入力して論理積演算を行うＡＮＤ回路と、 Ｄ入力端子にこの入力信号を入力し、セット端子にこの
ＡＮＤ回路の出力信号を入力し、クリア端子にこのＮＯ
Ｒ回路の出力信号を入力する前記第１のフリップフロッ
プ（ＦＦ１）と、 Ｄ入力端子にこの第１のフリップフロップのＱ端子出力
を入力する前記第２のフリップフロップ（ＦＦ２）と、 を具備し、この第２のフリップフロップのＱ端子出力を
レジスタ等に出力することを特徴とする接点入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8283960A JPH10135816A (ja) | 1996-10-25 | 1996-10-25 | 接点入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8283960A JPH10135816A (ja) | 1996-10-25 | 1996-10-25 | 接点入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135816A true JPH10135816A (ja) | 1998-05-22 |
Family
ID=17672464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8283960A Pending JPH10135816A (ja) | 1996-10-25 | 1996-10-25 | 接点入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011244238A (ja) * | 2010-05-19 | 2011-12-01 | Koyo Electronics Ind Co Ltd | デジタルフィルタ |
-
1996
- 1996-10-25 JP JP8283960A patent/JPH10135816A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011244238A (ja) * | 2010-05-19 | 2011-12-01 | Koyo Electronics Ind Co Ltd | デジタルフィルタ |
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