JPH10106263A - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JPH10106263A JPH10106263A JP8256551A JP25655196A JPH10106263A JP H10106263 A JPH10106263 A JP H10106263A JP 8256551 A JP8256551 A JP 8256551A JP 25655196 A JP25655196 A JP 25655196A JP H10106263 A JPH10106263 A JP H10106263A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- input
- internal
- low level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】
【目的】 Ｙアドレス間にスキューが生じ、デコード信
号の多重選択が生じるという問題点を解決し、誤動作の
生じないデコーダ回路を提供する。 【構成】 外部クロック信号ＣＬＫに基づいて制御信号
ＲＳＴを出力するパルス発生回路４３３と、外部アドレ
ス信号Ａ０〜Ａｊ及び外部クロック信号ＣＬＫに基づい
て内部アドレス信号ＹＡ０Ｂ，ＹＡ０〜ＹＡｊＢ，ＹＡ
ｊを出力する内部アドレス発生手段１１，１２と、内部
アドレス信号ＹＡ０Ｂ，ＹＡ０〜ＹＡｊＢ，ＹＡｊ及び
制御信号ＲＳＴを受け取り、制御信号ＲＳＴが所定のレ
ベルにあるときのみ内部アドレス信号ＹＡ０Ｂ，ＹＡ０
〜ＹＡｊＢ，ＹＡｊをデコードして第１のデコード信号
ＰＳ１１〜ＰＳｊ４を出力する第１のデコード手 段４
３と、この第１のデコード信号ＰＳ１１〜ＰＳｊ４をデ
コードして第２のデコード信号Ｓ０〜Ｓｎを出力する第
２のデコード手段１４とを有している。
号の多重選択が生じるという問題点を解決し、誤動作の
生じないデコーダ回路を提供する。 【構成】 外部クロック信号ＣＬＫに基づいて制御信号
ＲＳＴを出力するパルス発生回路４３３と、外部アドレ
ス信号Ａ０〜Ａｊ及び外部クロック信号ＣＬＫに基づい
て内部アドレス信号ＹＡ０Ｂ，ＹＡ０〜ＹＡｊＢ，ＹＡ
ｊを出力する内部アドレス発生手段１１，１２と、内部
アドレス信号ＹＡ０Ｂ，ＹＡ０〜ＹＡｊＢ，ＹＡｊ及び
制御信号ＲＳＴを受け取り、制御信号ＲＳＴが所定のレ
ベルにあるときのみ内部アドレス信号ＹＡ０Ｂ，ＹＡ０
〜ＹＡｊＢ，ＹＡｊをデコードして第１のデコード信号
ＰＳ１１〜ＰＳｊ４を出力する第１のデコード手 段４
３と、この第１のデコード信号ＰＳ１１〜ＰＳｊ４をデ
コードして第２のデコード信号Ｓ０〜Ｓｎを出力する第
２のデコード手段１４とを有している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、詳しくは同期型半導体記憶装置におけ
るデコーダ回路に関するものである。
に関するもので、詳しくは同期型半導体記憶装置におけ
るデコーダ回路に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭでは、外部同期入力信号
（ＣＬＫ）を入力とするＹアドレスカウンタ回路と、こ
のＹアドレスカウンタ回路の出力であるアドレスカウン
ト信号及び外部入力アドレスを入力して、内部Ｙアドレ
ス信号を出力するＹアドレスバッファ回路とを有してい
る。Ｙアドレスバッファ回路の出力である内部Ｙアドレ
ス信号はＹアドレスプリデコーダ回路に入力され、この
Ｙアドレスプリデコーダ回路はプリデコード信号をＹア
ドレスデコーダ回路に出力していた。
（ＣＬＫ）を入力とするＹアドレスカウンタ回路と、こ
のＹアドレスカウンタ回路の出力であるアドレスカウン
ト信号及び外部入力アドレスを入力して、内部Ｙアドレ
ス信号を出力するＹアドレスバッファ回路とを有してい
る。Ｙアドレスバッファ回路の出力である内部Ｙアドレ
ス信号はＹアドレスプリデコーダ回路に入力され、この
Ｙアドレスプリデコーダ回路はプリデコード信号をＹア
ドレスデコーダ回路に出力していた。
【０００３】
【発明が解決しようとする課題】しかしながら、以上述
べた従来例では、各内部Ｙアドレス間にスキューが生
じ、デコード信号の多重選択が生じるという問題点があ
った。すなわち、Ｙアドレスカウンタ回路及びアドレス
バッファ回路はそれぞれ独立した回路であり、各回路の
出力信号線上の抵抗値や容量値は異なっている。このた
め、各内部Ｙアドレス間にスキューが生じる。このスキ
ューはプリデコード信号の活性化タイミングにずれを生
じさせ、結果本来選択されるべきデコード信号と他のデ
コード信号が同時に選択される多重選択が発生する。多
重選択が発生した場合の不具合の例としては、書き込み
動作時に一旦正規のアドレスに書き込まれたデータが多
重選択が発生することによって書き換わる現象が起き
る。
べた従来例では、各内部Ｙアドレス間にスキューが生
じ、デコード信号の多重選択が生じるという問題点があ
った。すなわち、Ｙアドレスカウンタ回路及びアドレス
バッファ回路はそれぞれ独立した回路であり、各回路の
出力信号線上の抵抗値や容量値は異なっている。このた
め、各内部Ｙアドレス間にスキューが生じる。このスキ
ューはプリデコード信号の活性化タイミングにずれを生
じさせ、結果本来選択されるべきデコード信号と他のデ
コード信号が同時に選択される多重選択が発生する。多
重選択が発生した場合の不具合の例としては、書き込み
動作時に一旦正規のアドレスに書き込まれたデータが多
重選択が発生することによって書き換わる現象が起き
る。
【０００４】
【課題を解決するための手段】この発明では上記問題点
を解決するため、外部クロック信号に基づいて制御信号
を出力するパルス発生回路をデコーダ回路に設けた。こ
の制御信号が所定のレベルにあるときのみ前記内部アド
レス信号がデコードされるようデコード手段が制御され
る。具体的な構成として、この発明のデコード回路は、
外部クロック信号に基づいて制御信号を出力するパルス
発生回路と、外部アドレス信号及び外部クロック信号に
基づいて内部アドレス信号を出力する内部アドレス発生
手段と、内部アドレス及び制御信号を受け取り、制御信
号が所定のレベルにあるときのみ内部アドレス信号をデ
コードして第１のデコード信号を出力する第１のデコー
ド手 段と、この第１のデコード信号をデコードして第
２のデコード信号を出力する第２のデコード手段とを有
している。
を解決するため、外部クロック信号に基づいて制御信号
を出力するパルス発生回路をデコーダ回路に設けた。こ
の制御信号が所定のレベルにあるときのみ前記内部アド
レス信号がデコードされるようデコード手段が制御され
る。具体的な構成として、この発明のデコード回路は、
外部クロック信号に基づいて制御信号を出力するパルス
発生回路と、外部アドレス信号及び外部クロック信号に
基づいて内部アドレス信号を出力する内部アドレス発生
手段と、内部アドレス及び制御信号を受け取り、制御信
号が所定のレベルにあるときのみ内部アドレス信号をデ
コードして第１のデコード信号を出力する第１のデコー
ド手 段と、この第１のデコード信号をデコードして第
２のデコード信号を出力する第２のデコード手段とを有
している。
【０００５】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す同期型ＤＲＡＭのＹアドレス系の一構成例を示
すものである。このＤＲＡＭは、外部同期入力信号ＣＬ
Ｋを入力とする複数個のＹアドレスカウンタ回路１１
と、このＹアドレスカウンタ回路１１の出力であるアド
レスカウント信号Ｃ０〜Ｃｊ及び複数の外部入力アドレ
スＡ０〜Ａｊを入力とする複数個のＹアドレスバッファ
回路１２と、外部同期入力信号ＣＬＫを入力とするパル
ス発生回路４３３とを有している。さらに、このＤＲＡ
ＭはＹアドレスバッファ回路１２の出力である内部Ｙア
ドレス信号ＹＡ０〜ＹＡｊ及びパルス発生回路４３３の
出力であるリセット信号ＲＳＴを入力とする複数個のＹ
アドレスプリデコーダ回路４３と、Ｙアドレスプリデコ
ーダ回路４３の出力であるプリデコード信号ＰＳ１１〜
ＰＳｊ４を入力とするＹアドレスデコーダ回路１４とを
有している。このＹアドレスデコーダ回路１４は、ゲー
トにＹアドレスデコーダ回路１４の出力であるデコード
信号Ｓ０〜Ｓｎが入力され、ソースがデータバスＤＢ／
ＤＢｂに接続され、ドレインがビット線ＢＬ／ＢＬｂに
接続される複数個のＮＭＯＳトランジスタ１５を介し
て、ビット線ＢＬ／ＢＬｂに接続されるセンスアンプ回
路及びメモリセルからなるメモリアレイ部１６に接続さ
れている。
態を示す同期型ＤＲＡＭのＹアドレス系の一構成例を示
すものである。このＤＲＡＭは、外部同期入力信号ＣＬ
Ｋを入力とする複数個のＹアドレスカウンタ回路１１
と、このＹアドレスカウンタ回路１１の出力であるアド
レスカウント信号Ｃ０〜Ｃｊ及び複数の外部入力アドレ
スＡ０〜Ａｊを入力とする複数個のＹアドレスバッファ
回路１２と、外部同期入力信号ＣＬＫを入力とするパル
ス発生回路４３３とを有している。さらに、このＤＲＡ
ＭはＹアドレスバッファ回路１２の出力である内部Ｙア
ドレス信号ＹＡ０〜ＹＡｊ及びパルス発生回路４３３の
出力であるリセット信号ＲＳＴを入力とする複数個のＹ
アドレスプリデコーダ回路４３と、Ｙアドレスプリデコ
ーダ回路４３の出力であるプリデコード信号ＰＳ１１〜
ＰＳｊ４を入力とするＹアドレスデコーダ回路１４とを
有している。このＹアドレスデコーダ回路１４は、ゲー
トにＹアドレスデコーダ回路１４の出力であるデコード
信号Ｓ０〜Ｓｎが入力され、ソースがデータバスＤＢ／
ＤＢｂに接続され、ドレインがビット線ＢＬ／ＢＬｂに
接続される複数個のＮＭＯＳトランジスタ１５を介し
て、ビット線ＢＬ／ＢＬｂに接続されるセンスアンプ回
路及びメモリセルからなるメモリアレイ部１６に接続さ
れている。
【０００６】図２は図１中のＹアドレスプリデコーダ回
路４３、パルス発生回路４３３及びＹアドレスデコーダ
回路１４の回路図を示すものである。なお、図１中のＹ
アドレスプリデコーダ回路４３は第１のＹアドレスプリ
デコーダ回路４３１と第２のＹアドレスプリデコーダ回
路４３２に分けて説明する。パルス発生回路４３３は、
２入力ＮＡＮＤ素子４３３ａと３個のインバータ列４３
３ｂから構成される。インバータ列４３３ｂの入力には
外部同期入力信号ＣＬＫが入力される。２入力ＮＡＮＤ
素子４３３ａの一方の入力には外部同期入力信号ＣＬＫ
が入力され、もう一方の入力にはインバータ列４３３ｂ
の出力が接続される。そして、パルス発生回路４３３は
リセット信号ＲＳＴを出力する。第１のＹアドレスプリ
デコーダ回路４３１は、４個の３入力ＮＡＮＤ素子４３
１ａ、４３１ｂ、４３１ｃ、４３１ｄより構成される。
３入力ＮＡＮＤ素子４３１ａは、内部Ｙアドレスの負論
理信号ＹＡ０ｂ、内部Ｙアドレスの負論理信号ＹＡ１ｂ
及びリセット信号ＲＳＴが入力され、プリデコード信号
ＰＳ１１を出力する。３入力ＮＡＮＤ素子４３１ｂは、
内部Ｙアドレスの正論理信号ＹＡ０、内部Ｙアドレスの
負論理信号ＹＡ１ｂ及びリセット信号ＲＳＴが入力さ
れ、プリデコード信号ＰＳ１２を出力する。３入力ＮＡ
ＮＤ素子４３１ｃは、内部Ｙアドレスの負論理信号ＹＡ
０ｂ、内部Ｙアドレスの正論理信号ＹＡ１及びリセット
信号ＲＳＴが入力され、プリデコード信号ＰＳ１３を出
力する。３入力ＮＡＮＤ素子４３１ｄは、内部Ｙアドレ
スの正論理信号ＹＡ０、内部Ｙアドレスの正論理信号Ｙ
Ａ１及びリセット信号ＲＳＴが入力され、プリデコード
信号ＰＳ１４を出力する。
路４３、パルス発生回路４３３及びＹアドレスデコーダ
回路１４の回路図を示すものである。なお、図１中のＹ
アドレスプリデコーダ回路４３は第１のＹアドレスプリ
デコーダ回路４３１と第２のＹアドレスプリデコーダ回
路４３２に分けて説明する。パルス発生回路４３３は、
２入力ＮＡＮＤ素子４３３ａと３個のインバータ列４３
３ｂから構成される。インバータ列４３３ｂの入力には
外部同期入力信号ＣＬＫが入力される。２入力ＮＡＮＤ
素子４３３ａの一方の入力には外部同期入力信号ＣＬＫ
が入力され、もう一方の入力にはインバータ列４３３ｂ
の出力が接続される。そして、パルス発生回路４３３は
リセット信号ＲＳＴを出力する。第１のＹアドレスプリ
デコーダ回路４３１は、４個の３入力ＮＡＮＤ素子４３
１ａ、４３１ｂ、４３１ｃ、４３１ｄより構成される。
３入力ＮＡＮＤ素子４３１ａは、内部Ｙアドレスの負論
理信号ＹＡ０ｂ、内部Ｙアドレスの負論理信号ＹＡ１ｂ
及びリセット信号ＲＳＴが入力され、プリデコード信号
ＰＳ１１を出力する。３入力ＮＡＮＤ素子４３１ｂは、
内部Ｙアドレスの正論理信号ＹＡ０、内部Ｙアドレスの
負論理信号ＹＡ１ｂ及びリセット信号ＲＳＴが入力さ
れ、プリデコード信号ＰＳ１２を出力する。３入力ＮＡ
ＮＤ素子４３１ｃは、内部Ｙアドレスの負論理信号ＹＡ
０ｂ、内部Ｙアドレスの正論理信号ＹＡ１及びリセット
信号ＲＳＴが入力され、プリデコード信号ＰＳ１３を出
力する。３入力ＮＡＮＤ素子４３１ｄは、内部Ｙアドレ
スの正論理信号ＹＡ０、内部Ｙアドレスの正論理信号Ｙ
Ａ１及びリセット信号ＲＳＴが入力され、プリデコード
信号ＰＳ１４を出力する。
【０００７】第２のＹアドレスプリデコーダ回路１３２
は、４個の３入力ＮＡＮＤ素子４３２ａ、４３２ｂ、４
３２ｃ、４３２ｄより構成される。３入力ＮＡＮＤ素子
４３２ａは、内部Ｙアドレスの負論理信号ＹＡ２ｂ、内
部Ｙアドレスの負論理信号ＹＡ３ｂ及びリセット信号Ｒ
ＳＴが入力され、プリデコード信号ＰＳ２１を出力す
る。３入力ＮＡＮＤ素子４３２ｂは、内部Ｙアドレスの
正論理信号ＹＡ２、内部Ｙアドレスの負論理信号ＹＡ３
ｂ及びリセット信号ＲＳＴが入力され、プリデコード信
号ＰＳ２２を出力する。３入力ＮＡＮＤ素子４３２ｃ
は、入力を内部Ｙアドレスの負論理信号ＹＡ２ｂ、内部
Ｙアドレスの正論理信号ＹＡ３及びリセット信号ＲＳＴ
が入力され、プリデコード信号ＰＳ２３を出力する。３
入力ＮＡＮＤ素子４３２ｄは、内部Ｙアドレスの正論理
信号ＹＡ２、内部Ｙアドレスの正論理信号ＹＡ３及びリ
セット信号ＲＳＴが入力され、プリデコード信号ＰＳ２
４を出力する。Ｙアドレスデコーダ回路１４は、複数の
２入力ＮＯＲ素子１４ａ〜１４ｐより構成される。２入
力ＮＯＲ素子１４ａの一方の入力にはプリデコード信号
ＰＳ１１が入力され、もう一方の入力にはプリデコード
信号ＰＳ２１が入力され、デコード信号Ｓ０を出力す
る。２入力ＮＯＲ素子１４ｂの一方の入力にはプリデコ
ード信号ＰＳ１２が入力され、もう一方の入力にはプリ
デコード信号ＰＳ２１が入力され、デコード信号Ｓ１を
出力する。２入力ＮＯＲ素子１４ｃの一方の入力にはプ
リデコード信号ＰＳ１３が入力され、もう一方の入力に
はプリデコード信号ＰＳ２１が入力され、デコード信号
Ｓ２を出力する。２入力ＮＯＲ素子１４ｄの一方の入力
にはプリデコード信号ＰＳ１４が入力され、もう一方の
入力にはプリデコード信号ＰＳ２１が入力され、デコー
ド信号Ｓ３を出力する。以下同様に２入力ＮＯＲ素子１
４e〜１４ｐの一方の入力にはプリデコード信号ＰＳ１
１、ＰＳ１２、ＰＳ１３、ＰＳ１４が順番に入力され、
もう一方の入力には４素子毎にプリデコード信号ＰＳ２
２、ＰＳ２３、ＰＳ２４が入力され、デコード信号Ｓ４
〜Ｓ１５を出力する。
は、４個の３入力ＮＡＮＤ素子４３２ａ、４３２ｂ、４
３２ｃ、４３２ｄより構成される。３入力ＮＡＮＤ素子
４３２ａは、内部Ｙアドレスの負論理信号ＹＡ２ｂ、内
部Ｙアドレスの負論理信号ＹＡ３ｂ及びリセット信号Ｒ
ＳＴが入力され、プリデコード信号ＰＳ２１を出力す
る。３入力ＮＡＮＤ素子４３２ｂは、内部Ｙアドレスの
正論理信号ＹＡ２、内部Ｙアドレスの負論理信号ＹＡ３
ｂ及びリセット信号ＲＳＴが入力され、プリデコード信
号ＰＳ２２を出力する。３入力ＮＡＮＤ素子４３２ｃ
は、入力を内部Ｙアドレスの負論理信号ＹＡ２ｂ、内部
Ｙアドレスの正論理信号ＹＡ３及びリセット信号ＲＳＴ
が入力され、プリデコード信号ＰＳ２３を出力する。３
入力ＮＡＮＤ素子４３２ｄは、内部Ｙアドレスの正論理
信号ＹＡ２、内部Ｙアドレスの正論理信号ＹＡ３及びリ
セット信号ＲＳＴが入力され、プリデコード信号ＰＳ２
４を出力する。Ｙアドレスデコーダ回路１４は、複数の
２入力ＮＯＲ素子１４ａ〜１４ｐより構成される。２入
力ＮＯＲ素子１４ａの一方の入力にはプリデコード信号
ＰＳ１１が入力され、もう一方の入力にはプリデコード
信号ＰＳ２１が入力され、デコード信号Ｓ０を出力す
る。２入力ＮＯＲ素子１４ｂの一方の入力にはプリデコ
ード信号ＰＳ１２が入力され、もう一方の入力にはプリ
デコード信号ＰＳ２１が入力され、デコード信号Ｓ１を
出力する。２入力ＮＯＲ素子１４ｃの一方の入力にはプ
リデコード信号ＰＳ１３が入力され、もう一方の入力に
はプリデコード信号ＰＳ２１が入力され、デコード信号
Ｓ２を出力する。２入力ＮＯＲ素子１４ｄの一方の入力
にはプリデコード信号ＰＳ１４が入力され、もう一方の
入力にはプリデコード信号ＰＳ２１が入力され、デコー
ド信号Ｓ３を出力する。以下同様に２入力ＮＯＲ素子１
４e〜１４ｐの一方の入力にはプリデコード信号ＰＳ１
１、ＰＳ１２、ＰＳ１３、ＰＳ１４が順番に入力され、
もう一方の入力には４素子毎にプリデコード信号ＰＳ２
２、ＰＳ２３、ＰＳ２４が入力され、デコード信号Ｓ４
〜Ｓ１５を出力する。
【０００８】図３は第１の実施の形態の動作波形を示す
タイミングチャートである。はじめに、各内部アドレス
信号及びアドレスカウント信号はあらかじめ接地電位
（以下ロウレベルとする）に、各プリデコード信号及び
リセット信号は電源電位（以下ハイレベルとする）に、
各デコード信号はロウレベルに設定されているものとす
る。そして、ここでは時刻ｔ０でロウレベルの外部入力
アドレスを入力した例について説明する。時刻ｔ０にお
いて、内部Ｙアドレス信号を活性化し、かつインクリメ
ントする働きを持つパルス信号であるアドレスカウント
信号Ｃ０、Ｃ１、Ｃ２、Ｃ３が活性化される。この信号
によって内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２
ｂ、ＹＡ３ｂがロウレベルからハイレベルになる。ここ
で外部同期入力信号ＣＬＫによって制御されるパルス信
号であるリセット信号ＲＳＴがハイレベルからロウレベ
ルになると、このロウレベルの区間ではプリデコード信
号ＰＳ１１、ＰＳ２１はハイレベルのままである。この
後、リセット信号がロウレベルからハイレベルになった
時、プリデコード信号ＰＳ１１、ＰＳ２１がハイレベル
からロウレベルになる。この結果として、デコード信号
Ｓ０がロウレベルからハイレベルになる。
タイミングチャートである。はじめに、各内部アドレス
信号及びアドレスカウント信号はあらかじめ接地電位
（以下ロウレベルとする）に、各プリデコード信号及び
リセット信号は電源電位（以下ハイレベルとする）に、
各デコード信号はロウレベルに設定されているものとす
る。そして、ここでは時刻ｔ０でロウレベルの外部入力
アドレスを入力した例について説明する。時刻ｔ０にお
いて、内部Ｙアドレス信号を活性化し、かつインクリメ
ントする働きを持つパルス信号であるアドレスカウント
信号Ｃ０、Ｃ１、Ｃ２、Ｃ３が活性化される。この信号
によって内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２
ｂ、ＹＡ３ｂがロウレベルからハイレベルになる。ここ
で外部同期入力信号ＣＬＫによって制御されるパルス信
号であるリセット信号ＲＳＴがハイレベルからロウレベ
ルになると、このロウレベルの区間ではプリデコード信
号ＰＳ１１、ＰＳ２１はハイレベルのままである。この
後、リセット信号がロウレベルからハイレベルになった
時、プリデコード信号ＰＳ１１、ＰＳ２１がハイレベル
からロウレベルになる。この結果として、デコード信号
Ｓ０がロウレベルからハイレベルになる。
【０００９】時刻ｔ１において、アドレスカウント信号
Ｃ０が活性化されると、内部ＹアドレスＹＡ０ｂがハイ
レベルからロウレベルになると共に、内部ＹアドレスＹ
Ａ０がロウレベルからハイレベルになる。ここで、リセ
ット信号ＲＳＴがハイレベルからロウレベルになると、
プリデコード信号ＰＳ１１、ＰＳ２１はロウレベルから
ハイレベルに、デコード信号Ｓ０はハイレベルからロウ
レベルになる。この後、リセット信号ＲＳＴがロウレベ
ルからハイレベルになった時、プリデコード信号ＰＳ１
２，ＰＳ２１がハイレベルからロウレベルになる。この
結果として、デコード信号Ｓ１がロウレベルからハイレ
ベルになる。時刻ｔ２において、アドレスカウント信号
Ｃ０、Ｃ１が活性化されると、内部ＹアドレスＹＡ０、
ＹＡ１ｂがハイレベルからロウレベルになると共に、内
部ＹアドレスＹＡ０ｂ、ＹＡ１がロウレベルからハイレ
ベルになる。リセット信号ＲＳＴがハイレベルからロウ
レベルになるとプリデコード信号ＰＳ１２、ＰＳ２１は
ロウレベルからハイレベルに、デコード信号Ｓ１はハイ
レベルからロウレベルになる。リセット信号がロウレベ
ルからハイレベルになった時、プリデコード信号ＰＳ１
３がハイレベルからロウレベルになる。この結果とし
て、デコード信号Ｓ２がロウレベルからハイレベルにな
る。
Ｃ０が活性化されると、内部ＹアドレスＹＡ０ｂがハイ
レベルからロウレベルになると共に、内部ＹアドレスＹ
Ａ０がロウレベルからハイレベルになる。ここで、リセ
ット信号ＲＳＴがハイレベルからロウレベルになると、
プリデコード信号ＰＳ１１、ＰＳ２１はロウレベルから
ハイレベルに、デコード信号Ｓ０はハイレベルからロウ
レベルになる。この後、リセット信号ＲＳＴがロウレベ
ルからハイレベルになった時、プリデコード信号ＰＳ１
２，ＰＳ２１がハイレベルからロウレベルになる。この
結果として、デコード信号Ｓ１がロウレベルからハイレ
ベルになる。時刻ｔ２において、アドレスカウント信号
Ｃ０、Ｃ１が活性化されると、内部ＹアドレスＹＡ０、
ＹＡ１ｂがハイレベルからロウレベルになると共に、内
部ＹアドレスＹＡ０ｂ、ＹＡ１がロウレベルからハイレ
ベルになる。リセット信号ＲＳＴがハイレベルからロウ
レベルになるとプリデコード信号ＰＳ１２、ＰＳ２１は
ロウレベルからハイレベルに、デコード信号Ｓ１はハイ
レベルからロウレベルになる。リセット信号がロウレベ
ルからハイレベルになった時、プリデコード信号ＰＳ１
３がハイレベルからロウレベルになる。この結果とし
て、デコード信号Ｓ２がロウレベルからハイレベルにな
る。
【００１０】時刻ｔ３において、アドレスカウント信号
Ｃ０が活性化されると、内部ＹアドレスＹＡ０ｂがハイ
レベルからロウレベルになると共に内部ＹアドレスＹＡ
０がロウレベルからハイレベルになる。リセット信号Ｒ
ＳＴがハイレベルからロウレベルになると、プリデコー
ド信号ＰＳ１３、ＰＳ２１がロウレベルからハイレベル
に、デコード信号Ｓ２がハイレベルからロウレベルにな
る。リセット信号がロウレベルからハイレベルになると
プリデコード信号ＰＳ１４がハイレベルからロウレベル
になる。この結果として、デコード信号Ｓ３がロウレベ
ルからハイレベルになる。時刻ｔ４において、アドレス
カウント信号Ｃ０、Ｃ１、Ｃ２が活性化されると、内部
ＹアドレスＹＡ０、ＹＡ１、ＹＡ２ｂがハイレベルから
ロウレベルになると共に内部ＹアドレスＹＡ０ｂ、ＹＡ
１ｂ、ＹＡ２がロウレベルからハイレベルになる。リセ
ット信号がハイレベルからロウレベルになるとプリデコ
ード信号ＰＳ１４、ＰＳ２１がロウレベルからハイレベ
ルに、デコード信号Ｓ３がハイレベルからロウレベルに
なる。リセット信号がロウレベルからハイレベルになる
とプリデコード信号ＰＳ１１、ＰＳ２２がハイレベルか
らロウレベルになる。この結果として、デコード信号Ｓ
４がロウレベルからハイレベルになる。これ以降、同様
の動作を繰り返し、外部同期入力信号ＣＬＫに同期し、
非選択区間を持った連続的なデコード信号が選択され
る。この後、図３中では省略するが、この選択されたデ
コード信号によって、図１中に示すＮＭＯＳトランジス
タ１５がオンになり、ビット線ＢＬ／ＢＬｂとデータバ
スＤＢ／ＤＢｂが接続され、書き込み或いは読み出し動
作を行う。
Ｃ０が活性化されると、内部ＹアドレスＹＡ０ｂがハイ
レベルからロウレベルになると共に内部ＹアドレスＹＡ
０がロウレベルからハイレベルになる。リセット信号Ｒ
ＳＴがハイレベルからロウレベルになると、プリデコー
ド信号ＰＳ１３、ＰＳ２１がロウレベルからハイレベル
に、デコード信号Ｓ２がハイレベルからロウレベルにな
る。リセット信号がロウレベルからハイレベルになると
プリデコード信号ＰＳ１４がハイレベルからロウレベル
になる。この結果として、デコード信号Ｓ３がロウレベ
ルからハイレベルになる。時刻ｔ４において、アドレス
カウント信号Ｃ０、Ｃ１、Ｃ２が活性化されると、内部
ＹアドレスＹＡ０、ＹＡ１、ＹＡ２ｂがハイレベルから
ロウレベルになると共に内部ＹアドレスＹＡ０ｂ、ＹＡ
１ｂ、ＹＡ２がロウレベルからハイレベルになる。リセ
ット信号がハイレベルからロウレベルになるとプリデコ
ード信号ＰＳ１４、ＰＳ２１がロウレベルからハイレベ
ルに、デコード信号Ｓ３がハイレベルからロウレベルに
なる。リセット信号がロウレベルからハイレベルになる
とプリデコード信号ＰＳ１１、ＰＳ２２がハイレベルか
らロウレベルになる。この結果として、デコード信号Ｓ
４がロウレベルからハイレベルになる。これ以降、同様
の動作を繰り返し、外部同期入力信号ＣＬＫに同期し、
非選択区間を持った連続的なデコード信号が選択され
る。この後、図３中では省略するが、この選択されたデ
コード信号によって、図１中に示すＮＭＯＳトランジス
タ１５がオンになり、ビット線ＢＬ／ＢＬｂとデータバ
スＤＢ／ＤＢｂが接続され、書き込み或いは読み出し動
作を行う。
【００１１】以上のように第１の実施の形態によれば、
外部同期入力信号ＣＬＫにより生成されるリセット信号
ＲＳＴを設けたことで、各プリデコード信号の活性化タ
イミングは内部Ｙアドレスのスキューによらず、リセッ
ト信号ＲＳＴのみに依存する。したがって、デコード信
号の多重選択を防止できる。また、パルス発生回路の入
力信号には外部同期入力信号ＣＬＫを使用しているた
め、同期型ＤＲＡＭの制御が容易である。さらに、各プ
リデコーダ回路に対して共通にリセット信号を入力する
ようにしたため、各プリデコーダ回路の構成を同一にで
きるうえに、複数のプリデコーダ回路に対して一元的な
制御ができるという効果が得られる。
外部同期入力信号ＣＬＫにより生成されるリセット信号
ＲＳＴを設けたことで、各プリデコード信号の活性化タ
イミングは内部Ｙアドレスのスキューによらず、リセッ
ト信号ＲＳＴのみに依存する。したがって、デコード信
号の多重選択を防止できる。また、パルス発生回路の入
力信号には外部同期入力信号ＣＬＫを使用しているた
め、同期型ＤＲＡＭの制御が容易である。さらに、各プ
リデコーダ回路に対して共通にリセット信号を入力する
ようにしたため、各プリデコーダ回路の構成を同一にで
きるうえに、複数のプリデコーダ回路に対して一元的な
制御ができるという効果が得られる。
【００１２】図４はこの発明の第２の実施の形態を示す
同期型ＤＲＡＭのＹアドレス系の一構成例を示すもので
ある。第２の実施の形態のＤＲＡＭは第１の実施形態と
同様に、外部同期入力信号ＣＬＫを入力とする複数個の
Ｙアドレスカウンタ回路１１と、このＹアドレスカウン
タ回路１１の出力であるアドレスカウント信号Ｃ０〜Ｃ
ｊ及び複数の外部入力アドレスＡ０〜Ａｊを入力とする
複数個のＹアドレスバッファ回路１２と、外部同期入力
信号ＣＬＫを入力とするパルス発生回路４３３とを有し
ている。さらに、このＹアドレスバッファ回路１２の出
力である内部Ｙアドレス信号ＹＡ０、ＹＡ０ｂ及びパル
ス発生回路４３３の出力であるリセット信号ＲＳＴを入
力とするＹアドレスプリデコーダ回路４３と、Ｙアドレ
スバッファ回路１２の出力である内部Ｙアドレス信号Ｙ
Ａ１〜ＹＡｊｂを入力とする複数個のＹアドレスプリデ
コーダ回路１３と、Ｙアドレスプリデコーダ回路４３及
びＹアドレスプリデコーダ回路１３の出力であるプリデ
コード信号ＰＳ１１〜ＰＳｊ４を入力とするＹアドレス
デコーダ回路１４とを有している。このＹアドレスデコ
ーダ回路１４には、ゲートに前記Ｙアドレスデコーダ回
路１４の出力であるデコード信号Ｓ０〜Ｓｎが入力さ
れ、ソースがデータバスＤＢ／ＤＢｂに接続され、ドレ
インがビット線ＢＬ／ＢＬｂに接続される複数個のＮＭ
ＯＳトランジスタ１５を介して、ビット線ＢＬ／ＢＬｂ
に接続されるセンスアンプ回路及びメモリセルからなる
メモリアレイ部１６に接続されている。
同期型ＤＲＡＭのＹアドレス系の一構成例を示すもので
ある。第２の実施の形態のＤＲＡＭは第１の実施形態と
同様に、外部同期入力信号ＣＬＫを入力とする複数個の
Ｙアドレスカウンタ回路１１と、このＹアドレスカウン
タ回路１１の出力であるアドレスカウント信号Ｃ０〜Ｃ
ｊ及び複数の外部入力アドレスＡ０〜Ａｊを入力とする
複数個のＹアドレスバッファ回路１２と、外部同期入力
信号ＣＬＫを入力とするパルス発生回路４３３とを有し
ている。さらに、このＹアドレスバッファ回路１２の出
力である内部Ｙアドレス信号ＹＡ０、ＹＡ０ｂ及びパル
ス発生回路４３３の出力であるリセット信号ＲＳＴを入
力とするＹアドレスプリデコーダ回路４３と、Ｙアドレ
スバッファ回路１２の出力である内部Ｙアドレス信号Ｙ
Ａ１〜ＹＡｊｂを入力とする複数個のＹアドレスプリデ
コーダ回路１３と、Ｙアドレスプリデコーダ回路４３及
びＹアドレスプリデコーダ回路１３の出力であるプリデ
コード信号ＰＳ１１〜ＰＳｊ４を入力とするＹアドレス
デコーダ回路１４とを有している。このＹアドレスデコ
ーダ回路１４には、ゲートに前記Ｙアドレスデコーダ回
路１４の出力であるデコード信号Ｓ０〜Ｓｎが入力さ
れ、ソースがデータバスＤＢ／ＤＢｂに接続され、ドレ
インがビット線ＢＬ／ＢＬｂに接続される複数個のＮＭ
ＯＳトランジスタ１５を介して、ビット線ＢＬ／ＢＬｂ
に接続されるセンスアンプ回路及びメモリセルからなる
メモリアレイ部１６に接続されている。
【００１３】図５は図４中のＹアドレスプリデコーダ回
路４３、Ｙアドレスプリデコーダ回路４３、パルス発生
回路４３３及びＹアドレスデコーダ回路１４の回路図を
示すものである。なお、図５中のＹアドレスプリデコー
ダ回路４３は第１のＹアドレスプリデコーダ回路４３１
と第２のＹアドレスプリデコーダ回路４３３に分けて説
明する。パルス発生回路４３３は、２入力ＮＡＮＤ素子
４３３ａと３個のインバータ列４３３ｂとから構成され
る。インバータ列４３３ｂの入力には外部同期入力信号
ＣＬＫが入力される。２入力ＮＡＮＤ素子４３３ａの一
方の入力には外部同期入力信号ＣＬＫが入力され、他方
の入力にはインバータ列４３３ｂの出力が入力され、そ
の出力からはリセット信号ＲＳＴを出力する。第１のＹ
アドレスプリデコーダ回路４３１は、４個の３入力ＮＡ
ＮＤ素子４３１ａ、４３１ｂ、４３１ｃ、４３１ｄより
構成される。３入力ＮＡＮＤ素子４３１ａは、入力に内
部Ｙアドレスの負論理信号ＹＡ０ｂ、内部Ｙアドレスの
負論理信号ＹＡ１ｂ及びリセット信号ＲＳＴが入力さ
れ、プリデコード信号ＰＳ１１を出力する。３入力ＮＡ
ＮＤ素子４３１ｂは、入力に内部Ｙアドレスの正論理信
号ＹＡ０、内部Ｙアドレスの負論理信号ＹＡ１ｂ及びリ
セット信号ＲＳＴが入力され、プリデコード信号ＰＳ１
２を出力する。３入力ＮＡＮＤ素子４３１ｃは、入力に
内部Ｙアドレスの負論理信ＹＡ０）、内部Ｙアドレスの
正論理信号ＹＡ１及びリセット信号ＲＳＴが入力され、
プリデコード信号ＰＳ１３を出力する。３入力ＮＡＮＤ
素子４３１ｄは、入力に内部Ｙアドレスの正論理信号Ｙ
Ａ０、内部Ｙアドレスの正論理信号ＹＡ１及びリセット
信号ＲＳＴが入力され、プリデコード信号ＰＳ１４を出
力する。
路４３、Ｙアドレスプリデコーダ回路４３、パルス発生
回路４３３及びＹアドレスデコーダ回路１４の回路図を
示すものである。なお、図５中のＹアドレスプリデコー
ダ回路４３は第１のＹアドレスプリデコーダ回路４３１
と第２のＹアドレスプリデコーダ回路４３３に分けて説
明する。パルス発生回路４３３は、２入力ＮＡＮＤ素子
４３３ａと３個のインバータ列４３３ｂとから構成され
る。インバータ列４３３ｂの入力には外部同期入力信号
ＣＬＫが入力される。２入力ＮＡＮＤ素子４３３ａの一
方の入力には外部同期入力信号ＣＬＫが入力され、他方
の入力にはインバータ列４３３ｂの出力が入力され、そ
の出力からはリセット信号ＲＳＴを出力する。第１のＹ
アドレスプリデコーダ回路４３１は、４個の３入力ＮＡ
ＮＤ素子４３１ａ、４３１ｂ、４３１ｃ、４３１ｄより
構成される。３入力ＮＡＮＤ素子４３１ａは、入力に内
部Ｙアドレスの負論理信号ＹＡ０ｂ、内部Ｙアドレスの
負論理信号ＹＡ１ｂ及びリセット信号ＲＳＴが入力さ
れ、プリデコード信号ＰＳ１１を出力する。３入力ＮＡ
ＮＤ素子４３１ｂは、入力に内部Ｙアドレスの正論理信
号ＹＡ０、内部Ｙアドレスの負論理信号ＹＡ１ｂ及びリ
セット信号ＲＳＴが入力され、プリデコード信号ＰＳ１
２を出力する。３入力ＮＡＮＤ素子４３１ｃは、入力に
内部Ｙアドレスの負論理信ＹＡ０）、内部Ｙアドレスの
正論理信号ＹＡ１及びリセット信号ＲＳＴが入力され、
プリデコード信号ＰＳ１３を出力する。３入力ＮＡＮＤ
素子４３１ｄは、入力に内部Ｙアドレスの正論理信号Ｙ
Ａ０、内部Ｙアドレスの正論理信号ＹＡ１及びリセット
信号ＲＳＴが入力され、プリデコード信号ＰＳ１４を出
力する。
【００１４】第２のＹアドレスプリデコーダ回路４３３
は、４個の２入力ＮＡＮＤ素子１３２ａ、１３２ｂ、１
３２ｃ、１３２ｄより構成される。２入力ＮＡＮＤ素子
１３２ａは、入力に内部Ｙアドレスの負論理信号ＹＡ２
ｂ及び内部Ｙアドレスの負論理信号ＹＡ３ｂが入力さ
れ、プリデコード信号ＰＳ２１を出力する。２入力ＮＡ
ＮＤ素子１３２ｂは、入力に内部Ｙアドレスの正論理信
号ＹＡ２及び内部Ｙアドレスの負論理信号ＹＡ３ｂが入
力され、プリデコード信号ＰＳ２２を出力する。２入力
ＮＡＮＤ素子１３２ｃは、入力に内部Ｙアドレスの負論
理信号ＹＡ２ｂ及び内部Ｙアドレスの正論理信号ＹＡ３
が入力され、プリデコード信号ＰＳ２３を出力する。２
入力ＮＡＮＤ素子１３２ｄは、入力に内部Ｙアドレスの
正論理信号ＹＡ２及び内部Ｙアドレスの正論理信号ＹＡ
３が入力され、プリデコード信号ＰＳ２４を出力する。
Ｙアドレスデコーダ回路１４は、複数の２入力ＮＯＲ素
子１４ａ〜１４ｐより構成される。２入力ＮＯＲ素子１
４ａの入力にはプリデコード信号ＰＳ１１及びプリデコ
ード信号ＰＳ２１が入力され、デコード信号Ｓ０を出力
する。２入力ＮＯＲ素子１４ｂの入力にはプリデコード
信号ＰＳ１２及びプリデコード信号ＰＳ２１が入力さ
れ、デコード信号Ｓ１を出力する。２入力ＮＯＲ素子１
４ｃの入力にはプリデコード信号ＰＳ１３及びプリデコ
ード信号ＰＳ２１が入力され、デコード信号Ｓ２を出力
する。２入力ＮＯＲ素子１４ｄの入力にはプリデコード
信号ＰＳ１４及びプリデコード信号ＰＳ２１が入力さ
れ、デコード信号Ｓ３を出力する。以下同様に２入力Ｎ
ＯＲ素子１４e〜１４ｐの入力にはプリデコード信号Ｐ
Ｓ１１、ＰＳ１２、ＰＳ１３、ＰＳ１４及び４素子毎に
プリデコード信号ＰＳ２２、ＰＳ２３、ＰＳ２４が入力
され、デコード信号Ｓ４〜Ｓ１５を出力する。
は、４個の２入力ＮＡＮＤ素子１３２ａ、１３２ｂ、１
３２ｃ、１３２ｄより構成される。２入力ＮＡＮＤ素子
１３２ａは、入力に内部Ｙアドレスの負論理信号ＹＡ２
ｂ及び内部Ｙアドレスの負論理信号ＹＡ３ｂが入力さ
れ、プリデコード信号ＰＳ２１を出力する。２入力ＮＡ
ＮＤ素子１３２ｂは、入力に内部Ｙアドレスの正論理信
号ＹＡ２及び内部Ｙアドレスの負論理信号ＹＡ３ｂが入
力され、プリデコード信号ＰＳ２２を出力する。２入力
ＮＡＮＤ素子１３２ｃは、入力に内部Ｙアドレスの負論
理信号ＹＡ２ｂ及び内部Ｙアドレスの正論理信号ＹＡ３
が入力され、プリデコード信号ＰＳ２３を出力する。２
入力ＮＡＮＤ素子１３２ｄは、入力に内部Ｙアドレスの
正論理信号ＹＡ２及び内部Ｙアドレスの正論理信号ＹＡ
３が入力され、プリデコード信号ＰＳ２４を出力する。
Ｙアドレスデコーダ回路１４は、複数の２入力ＮＯＲ素
子１４ａ〜１４ｐより構成される。２入力ＮＯＲ素子１
４ａの入力にはプリデコード信号ＰＳ１１及びプリデコ
ード信号ＰＳ２１が入力され、デコード信号Ｓ０を出力
する。２入力ＮＯＲ素子１４ｂの入力にはプリデコード
信号ＰＳ１２及びプリデコード信号ＰＳ２１が入力さ
れ、デコード信号Ｓ１を出力する。２入力ＮＯＲ素子１
４ｃの入力にはプリデコード信号ＰＳ１３及びプリデコ
ード信号ＰＳ２１が入力され、デコード信号Ｓ２を出力
する。２入力ＮＯＲ素子１４ｄの入力にはプリデコード
信号ＰＳ１４及びプリデコード信号ＰＳ２１が入力さ
れ、デコード信号Ｓ３を出力する。以下同様に２入力Ｎ
ＯＲ素子１４e〜１４ｐの入力にはプリデコード信号Ｐ
Ｓ１１、ＰＳ１２、ＰＳ１３、ＰＳ１４及び４素子毎に
プリデコード信号ＰＳ２２、ＰＳ２３、ＰＳ２４が入力
され、デコード信号Ｓ４〜Ｓ１５を出力する。
【００１５】図６は第２の実施の形態の同期型ＤＲＡＭ
の動作波形を示すタイミングチャートである。各内部ア
ドレス信号及びアドレスカウント信号はあらかじめ接地
電位（以下ロウレベルとする）に、各プリデコード信号
及びリセット信号は電源電位（以下ハイレベルとする）
に、各デコード信号はロウレベルに設定されているもの
とする。以下、時刻ｔ０においてロウレベルの外部入力
アドレスが入力された例について説明する。時刻ｔ０に
おいて、内部Ｙアドレス信号を活性化し、かつインクリ
メントする働きを持つパルス信号であるアドレスカウン
ト信号Ｃ０、Ｃ１、Ｃ２、Ｃ３が活性化される。この信
号によって内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２
ｂ、ＹＡ３ｂがロウレベルからハイレベルになる。ここ
で外部同期入力信号ＣＬＫによって制御されるパルス信
号であるリセット信号ＲＳＴがハイレベルからロウレベ
ルになると、このロウレベルの区間ではプリデコード信
号ＰＳ１１はハイレベルのままである。この後、リセッ
ト信号がロウレベルからハイレベルになった時、プリデ
コード信号ＰＳ１１がハイレベルからロウレベルにな
る。この結果として、デコード信号Ｓ０がロウレベルか
らハイレベルになる。時刻ｔ１において、アドレスカウ
ント信号Ｃ０が活性化されると、内部ＹアドレスＹＡ０
ｂがハイレベルからロウレベルになると共に内部Ｙアド
レスＹＡ０がロウレベルからハイレベルになる。ここで
リセット信号ＲＳＴがハイレベルからロウレベルになる
と、プリデコード信号ＰＳ１１はロウレベルからハイレ
ベルに、デコード信号Ｓ０はハイレベルからロウレベル
になる。この後、リセット信号ＲＳＴがロウレベルから
ハイレベルになった時、プリデコード信号ＰＳ１２がハ
イレベルからロウレベルになる。この結果として、デコ
ード信号Ｓ１がロウレベルからハイレベルになる。
の動作波形を示すタイミングチャートである。各内部ア
ドレス信号及びアドレスカウント信号はあらかじめ接地
電位（以下ロウレベルとする）に、各プリデコード信号
及びリセット信号は電源電位（以下ハイレベルとする）
に、各デコード信号はロウレベルに設定されているもの
とする。以下、時刻ｔ０においてロウレベルの外部入力
アドレスが入力された例について説明する。時刻ｔ０に
おいて、内部Ｙアドレス信号を活性化し、かつインクリ
メントする働きを持つパルス信号であるアドレスカウン
ト信号Ｃ０、Ｃ１、Ｃ２、Ｃ３が活性化される。この信
号によって内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２
ｂ、ＹＡ３ｂがロウレベルからハイレベルになる。ここ
で外部同期入力信号ＣＬＫによって制御されるパルス信
号であるリセット信号ＲＳＴがハイレベルからロウレベ
ルになると、このロウレベルの区間ではプリデコード信
号ＰＳ１１はハイレベルのままである。この後、リセッ
ト信号がロウレベルからハイレベルになった時、プリデ
コード信号ＰＳ１１がハイレベルからロウレベルにな
る。この結果として、デコード信号Ｓ０がロウレベルか
らハイレベルになる。時刻ｔ１において、アドレスカウ
ント信号Ｃ０が活性化されると、内部ＹアドレスＹＡ０
ｂがハイレベルからロウレベルになると共に内部Ｙアド
レスＹＡ０がロウレベルからハイレベルになる。ここで
リセット信号ＲＳＴがハイレベルからロウレベルになる
と、プリデコード信号ＰＳ１１はロウレベルからハイレ
ベルに、デコード信号Ｓ０はハイレベルからロウレベル
になる。この後、リセット信号ＲＳＴがロウレベルから
ハイレベルになった時、プリデコード信号ＰＳ１２がハ
イレベルからロウレベルになる。この結果として、デコ
ード信号Ｓ１がロウレベルからハイレベルになる。
【００１６】時刻ｔ２において、アドレスカウント信号
Ｃ０、Ｃ１が活性化されると、内部ＹアドレスＹＡ０、
ＹＡ１ｂがハイレベルからロウレベルになると共に内部
ＹアドレスＹＡ０ｂ、ＹＡ１がロウレベルからハイレベ
ルになる。リセット信号ＲＳＴがハイレベルからロウレ
ベルになるとプリデコード信号ＰＳ１２はロウレベルか
らハイレベルに、デコード信号Ｓ１はハイレベルからロ
ウレベルになる。リセット信号がロウレベルからハイレ
ベルになった時、プリデコード信号ＰＳ１３がハイレベ
ルからロウレベルになる。この結果として、デコード信
号Ｓ２がロウレベルからハイレベルになる。時刻ｔ３に
おいて、アドレスカウント信号Ｃ０が活性化されると、
内部ＹアドレスＹＡ０ｂがハイレベルからロウレベルに
なると共に内部ＹアドレスＹＡ０がロウレベルからハイ
レベルになる。リセット信号ＲＳＴがハイレベルからロ
ウレベルになると、プリデコード信号ＰＳ１３がロウレ
ベルからハイレベルに、デコード信号Ｓ２がハイレベル
からロウレベルになる。リセット信号がロウレベルから
ハイレベルになるとプリデコード信号ＰＳ１４がハイレ
ベルからロウレベルになる。この結果として、デコード
信号Ｓ３がロウレベルからハイレベルになる。
Ｃ０、Ｃ１が活性化されると、内部ＹアドレスＹＡ０、
ＹＡ１ｂがハイレベルからロウレベルになると共に内部
ＹアドレスＹＡ０ｂ、ＹＡ１がロウレベルからハイレベ
ルになる。リセット信号ＲＳＴがハイレベルからロウレ
ベルになるとプリデコード信号ＰＳ１２はロウレベルか
らハイレベルに、デコード信号Ｓ１はハイレベルからロ
ウレベルになる。リセット信号がロウレベルからハイレ
ベルになった時、プリデコード信号ＰＳ１３がハイレベ
ルからロウレベルになる。この結果として、デコード信
号Ｓ２がロウレベルからハイレベルになる。時刻ｔ３に
おいて、アドレスカウント信号Ｃ０が活性化されると、
内部ＹアドレスＹＡ０ｂがハイレベルからロウレベルに
なると共に内部ＹアドレスＹＡ０がロウレベルからハイ
レベルになる。リセット信号ＲＳＴがハイレベルからロ
ウレベルになると、プリデコード信号ＰＳ１３がロウレ
ベルからハイレベルに、デコード信号Ｓ２がハイレベル
からロウレベルになる。リセット信号がロウレベルから
ハイレベルになるとプリデコード信号ＰＳ１４がハイレ
ベルからロウレベルになる。この結果として、デコード
信号Ｓ３がロウレベルからハイレベルになる。
【００１７】時刻ｔ４において、アドレスカウント信号
Ｃ０、Ｃ１、Ｃ２が活性化されると、内部ＹアドレスＹ
Ａ０、ＹＡ１、ＹＡ２ｂがハイレベルからロウレベルに
なると共に内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２
がロウレベルからハイレベルになる。これにより、プリ
デコード信号ＰＳ２１がロウレベルからハイレベルにな
ると共にプリデコード信号ＰＳ２２がハイレベルからロ
ウレベルになる。ここで、リセット信号ＲＳＴがハイレ
ベルからロウレベルになると、プリデコード信号ＰＳ１
４がロウレベルからハイレベルに、デコード信号Ｓ３が
ハイレベルからロウレベルになる。リセット信号がロウ
レベルからハイレベルになるとプリデコード信号ＰＳ１
１がハイレベルからロウレベルになる。この結果とし
て、デコード信号Ｓ４がロウレベルからハイレベルにな
る。これ以降、同様の動作を繰り返し、外部同期入力信
号ＣＬＫに同期し非選択区間を持った連続的なデコード
信号が選択される。この後、図６中では省略するが、こ
の選択されたデコード信号によって、図５中に示すＮＭ
ＯＳトランジスタ１５がオンになり、ビット線ＢＬ／Ｂ
ＬｂとデータバスＤＢ／ＤＢｂが接続され、書き込み或
いは読み出し動作を行う。
Ｃ０、Ｃ１、Ｃ２が活性化されると、内部ＹアドレスＹ
Ａ０、ＹＡ１、ＹＡ２ｂがハイレベルからロウレベルに
なると共に内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２
がロウレベルからハイレベルになる。これにより、プリ
デコード信号ＰＳ２１がロウレベルからハイレベルにな
ると共にプリデコード信号ＰＳ２２がハイレベルからロ
ウレベルになる。ここで、リセット信号ＲＳＴがハイレ
ベルからロウレベルになると、プリデコード信号ＰＳ１
４がロウレベルからハイレベルに、デコード信号Ｓ３が
ハイレベルからロウレベルになる。リセット信号がロウ
レベルからハイレベルになるとプリデコード信号ＰＳ１
１がハイレベルからロウレベルになる。この結果とし
て、デコード信号Ｓ４がロウレベルからハイレベルにな
る。これ以降、同様の動作を繰り返し、外部同期入力信
号ＣＬＫに同期し非選択区間を持った連続的なデコード
信号が選択される。この後、図６中では省略するが、こ
の選択されたデコード信号によって、図５中に示すＮＭ
ＯＳトランジスタ１５がオンになり、ビット線ＢＬ／Ｂ
ＬｂとデータバスＤＢ／ＤＢｂが接続され、書き込み或
いは読み出し動作を行う。
【００１８】以上のように、第２の実施の形態によれ
ば、第１の実施の形態と同様、デコード信号の多重選択
を防止できるという効果が得られる。更に、クロックに
よるリセット信号が入力する回路を第１のＹアドレスプ
リデコーダ回路のみとしたことでパターン面積及び消費
電流を低減できるという効果が得られる。すなわち、３
入力ＮＡＮＤ素子を使用する回路を１個のみとし、他は
２入力ＮＡＮＤ素子を使用しているためパターン面積が
低減できる。また、第１の実施の形態ではプリデコード
信号は各クロックサイクル毎にハイレベルとロウレベル
を繰り返すが、第２の実施の形態では４クロックサイク
ル毎であるため消費電流を低減できる。
ば、第１の実施の形態と同様、デコード信号の多重選択
を防止できるという効果が得られる。更に、クロックに
よるリセット信号が入力する回路を第１のＹアドレスプ
リデコーダ回路のみとしたことでパターン面積及び消費
電流を低減できるという効果が得られる。すなわち、３
入力ＮＡＮＤ素子を使用する回路を１個のみとし、他は
２入力ＮＡＮＤ素子を使用しているためパターン面積が
低減できる。また、第１の実施の形態ではプリデコード
信号は各クロックサイクル毎にハイレベルとロウレベル
を繰り返すが、第２の実施の形態では４クロックサイク
ル毎であるため消費電流を低減できる。
【００１９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、デコード信号の多重選択を防止できるという効
果が得られる。
よれば、デコード信号の多重選択を防止できるという効
果が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＹアドレス系の
構成ブロック図
構成ブロック図
【図２】第１の実施の形態のＹアドレスデコーダの回路
図
図
【図３】第１の実施の形態の動作波形を示すタイミング
チャート
チャート
【図４】この発明の第２の実施の形態のＹアドレス系の
構成ブロック図
構成ブロック図
【図５】第２の実施の形態のＹアドレスデコーダの回路
図
図
【図６】第２の実施の形態の動作波形を示すタイミング
チャート
チャート
１１．．．Ｙアドレスカウンタ回路 １２．．．Ｙアドレスバッファ回路 １４．．．Ｙアドレスデコーダ回路 ４３．．．Ｙアドレスプリデコーダ回路 ４３１ａ〜ｄ、４３２ａ〜ｄ．．．３入力ＮＡＮＤ素子 １３２ａ〜ｄ．．．２入力ＮＡＮＤ素子 １４ａ〜ｐ．．．２入力ＮＯＲ素子 ４３３．．．パルス発生回路
Claims (2)
- 【請求項１】 外部クロック信号に基づいて制御信号を
出力するパルス発生回路と、 外部アドレス信号及び前記外部クロック信号に基づいて
内部アドレス信号を出力する内部アドレス発生手段と、 前記内部アドレス及び制御信号を受け取り、前記制御信
号が所定のレベルにあるときのみ前記内部アドレス信号
をデコードして第１のデコード信号を出力する第１のデ
コード手 段と、 前記第１のデコード信号をデコードして第２のデコード
信号を出力する第２のデコード手段とを有することを特
徴とするデコーダ回路。 - 【請求項２】 外部クロック信号に基づいて制御信号を
出力するパルス発生回路と、 外部アドレス信号及び前記外部クロック信号に基づいて
内部アドレス信号を出力する内部アドレス発生手段と、 前記内部アドレス及び制御信号を受け取り、前記制御信
号が所定のレベルにあるときのみ前記内部アドレス信号
をデコードして第１のデコード信号を出力する第１のデ
コード手 段と、 前記内部アドレスをデコードして第２のデコード信号を
出力する第２のデコード手 段と、 前記第１および第２のデコード信号をデコードして第３
のデコード信号を出力する第３のデコード手段とを有す
ることを特徴とするデコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256551A JPH10106263A (ja) | 1996-09-27 | 1996-09-27 | デコーダ回路 |
| US08/785,601 US5790470A (en) | 1996-09-27 | 1997-01-17 | Decoder circuit having a predecoder acitivated by a reset signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256551A JPH10106263A (ja) | 1996-09-27 | 1996-09-27 | デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106263A true JPH10106263A (ja) | 1998-04-24 |
Family
ID=17294218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8256551A Withdrawn JPH10106263A (ja) | 1996-09-27 | 1996-09-27 | デコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5790470A (ja) |
| JP (1) | JPH10106263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184106A (ja) * | 1997-12-26 | 2007-07-19 | Samsung Electronics Co Ltd | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424167B1 (ko) * | 2000-10-24 | 2004-03-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로 |
| JP2007047270A (ja) * | 2005-08-08 | 2007-02-22 | Komori Corp | 異常状態判断方法および装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148397A (en) * | 1989-03-16 | 1992-09-15 | Oki Electric Industry Co. Ltd. | Semiconductor memory with externally controlled dummy comparator |
-
1996
- 1996-09-27 JP JP8256551A patent/JPH10106263A/ja not_active Withdrawn
-
1997
- 1997-01-17 US US08/785,601 patent/US5790470A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184106A (ja) * | 1997-12-26 | 2007-07-19 | Samsung Electronics Co Ltd | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5790470A (en) | 1998-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5160770B2 (ja) | レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法 | |
| KR0144811B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| JP4527746B2 (ja) | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 | |
| JP3871813B2 (ja) | マルチポートメモリ、データプロセッサ及びデータ処理システム | |
| JP4499069B2 (ja) | 同期式半導体メモリ装置のカラム選択ライン制御回路及びその制御方法 | |
| JP3907785B2 (ja) | 半導体記憶装置 | |
| JP2005346922A (ja) | 同期型半導体記憶装置 | |
| KR19980044155A (ko) | 반도체 메모리 장치를 구동하는 방법 및 회로 | |
| JP2017220276A (ja) | マルチポートメモリ、メモリマクロおよび半導体装置 | |
| JP2000187977A (ja) | 半導体記憶装置 | |
| JPH11306758A (ja) | 半導体記憶装置 | |
| JP2003007056A (ja) | 半導体記憶装置 | |
| JPH10240617A (ja) | メモリ構成回路およびその方法 | |
| JP4383028B2 (ja) | 半導体記憶装置及びその制御方法 | |
| JPH11339465A (ja) | 半導体記憶装置 | |
| JPH10106263A (ja) | デコーダ回路 | |
| JPH06176568A (ja) | 半導体記憶装置 | |
| JP3953681B2 (ja) | カラムデコーダ | |
| JP2001338490A (ja) | 半導体記憶装置 | |
| JP2012113819A (ja) | 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法 | |
| JP5115913B2 (ja) | 半導体メモリ素子のメインローデコーダ | |
| KR100211483B1 (ko) | 블록 기록 시스템을 이용하는 반도체 메모리 | |
| JP2002093173A (ja) | 同期型マルチポートメモリ | |
| KR100541161B1 (ko) | 고속 동작에 적합한 ｘ 주소 추출기, ｘ 주소 추출 방법및 메모리 | |
| KR100541160B1 (ko) | 고속 동작에 적합한 ｘ 주소 추출기 및 메모리 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |