JPH0993001A - マイクロ波スイッチ - Google Patents
マイクロ波スイッチInfo
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- JPH0993001A JPH0993001A JP26781695A JP26781695A JPH0993001A JP H0993001 A JPH0993001 A JP H0993001A JP 26781695 A JP26781695 A JP 26781695A JP 26781695 A JP26781695 A JP 26781695A JP H0993001 A JPH0993001 A JP H0993001A
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- fet
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- transmission line
- drain
- terminals
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Abstract
(57)【要約】
【課題】広域且つ動作周波数の調整が可能なマイクロ波
スイッチの提供。 【解決手段】第１のバイアス端子11に伝送線路８を介し
てゲートが共に接続されソースが伝送線路15、16を介し
て共に接地されドレイン同士が伝送線路２を介して接続
されたFET21、22と、FET21、22のドレインは伝送線路9
0、３を介して第１、第２入出力端子23、24に接続さ
れ、第２のバイアス端子12に伝送線路18を介してゲート
が共に接続され、FET21、22のドレインと伝送線路２の
接続点と接地との間に挿入されたFET32、33とからな
る。第１入出力端子23から入力された信号を第２入出力
端子24へ伝搬する場合、制御端子11を"ON"状態にし制御
端子12を"OFF"状態とする。スイッチの動作周波数はFET
のソース・ドレイン間容量及び伝送線路15のインダクタ
ンスから形成される並列／直列共振回路によって決定さ
れる。
スイッチの提供。 【解決手段】第１のバイアス端子11に伝送線路８を介し
てゲートが共に接続されソースが伝送線路15、16を介し
て共に接地されドレイン同士が伝送線路２を介して接続
されたFET21、22と、FET21、22のドレインは伝送線路9
0、３を介して第１、第２入出力端子23、24に接続さ
れ、第２のバイアス端子12に伝送線路18を介してゲート
が共に接続され、FET21、22のドレインと伝送線路２の
接続点と接地との間に挿入されたFET32、33とからな
る。第１入出力端子23から入力された信号を第２入出力
端子24へ伝搬する場合、制御端子11を"ON"状態にし制御
端子12を"OFF"状態とする。スイッチの動作周波数はFET
のソース・ドレイン間容量及び伝送線路15のインダクタ
ンスから形成される並列／直列共振回路によって決定さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明はＦＥＴ（電界効果ト
ランジスタ）を用いたマイクロ波スイッチに関する。
ランジスタ）を用いたマイクロ波スイッチに関する。
【０００２】
【従来の技術】図５に、従来のＦＥＴマイクロ波スイッ
チの構成の一例を示す。なお、従来のマイクロ波半導体
スイッチとして、例えば特開平４−１１３７０２号公報
には、入出力線路の接続点にＦＥＴ２個を接続し、２個
のＦＥＴに並列にそれぞれ接続されるインダクタ用線路
の線路長をずらすことで、広帯域にわたる高アイソレー
ション性能が得られるようにした構成が提案されてい
る。
チの構成の一例を示す。なお、従来のマイクロ波半導体
スイッチとして、例えば特開平４−１１３７０２号公報
には、入出力線路の接続点にＦＥＴ２個を接続し、２個
のＦＥＴに並列にそれぞれ接続されるインダクタ用線路
の線路長をずらすことで、広帯域にわたる高アイソレー
ション性能が得られるようにした構成が提案されてい
る。
【０００３】図５において、３１及び３２はＦＥＴ、４
及び５はインダクタ、９０、２、３、及び８は伝送線路
を示す。また、１１はバイアス端子、２３及び２４は第
１及び第２の信号入出力端子を示している。
及び５はインダクタ、９０、２、３、及び８は伝送線路
を示す。また、１１はバイアス端子、２３及び２４は第
１及び第２の信号入出力端子を示している。
【０００４】図５を参照して、この従来のマイクロ波ス
イッチは、ＦＥＴ３１のゲート端子とＦＥＴ３２のゲー
ト端子とを共通接続し、その接続点とバイアス端子１１
との間に伝送線路８を接続し、ＦＥＴ３１とＦＥＴ３２
のソース端子を接地線に接続し、ＦＥＴ３１のドレイン
端子とＦＥＴ３２のドレイン端子との間に伝送線路２を
接続し、ＦＥＴ３１のドレイン端子と第１の信号入出力
端子２３との間に伝送線路９０を接続し、またＦＥＴ３
２のドレイン端子と第２の信号入出力端子２４との間に
伝送線路３を接続し、さらにＦＥＴ３１及びＦＥＴ３２
のドレイン・ソース間にインダクタ４、５をそれぞれ接
続して構成されている。
イッチは、ＦＥＴ３１のゲート端子とＦＥＴ３２のゲー
ト端子とを共通接続し、その接続点とバイアス端子１１
との間に伝送線路８を接続し、ＦＥＴ３１とＦＥＴ３２
のソース端子を接地線に接続し、ＦＥＴ３１のドレイン
端子とＦＥＴ３２のドレイン端子との間に伝送線路２を
接続し、ＦＥＴ３１のドレイン端子と第１の信号入出力
端子２３との間に伝送線路９０を接続し、またＦＥＴ３
２のドレイン端子と第２の信号入出力端子２４との間に
伝送線路３を接続し、さらにＦＥＴ３１及びＦＥＴ３２
のドレイン・ソース間にインダクタ４、５をそれぞれ接
続して構成されている。
【０００５】この従来のマイクロ波スイッチにおいて、
第１の信号入出力端子２３からマイクロ波が入射されて
第２の信号入出力端子２４へ現れる（伝搬出力される）
ためには、バイアス端子１１にＦＥＴのピンチオフ電圧
より小さい負のバイアス電圧を印加する。その際、ＦＥ
Ｔ３１及びＦＥＴ３２のドレイン・ソース間は容量成分
となり、それぞれ並列に接続されているインダクタ４及
びインダクタ５と設計周波数で並列共振して高インピー
ダンス状態となり、第１の信号入出力端子２３から入射
したマイクロ波は、第２の信号入出力端子２４へ伝搬し
て現れる。
第１の信号入出力端子２３からマイクロ波が入射されて
第２の信号入出力端子２４へ現れる（伝搬出力される）
ためには、バイアス端子１１にＦＥＴのピンチオフ電圧
より小さい負のバイアス電圧を印加する。その際、ＦＥ
Ｔ３１及びＦＥＴ３２のドレイン・ソース間は容量成分
となり、それぞれ並列に接続されているインダクタ４及
びインダクタ５と設計周波数で並列共振して高インピー
ダンス状態となり、第１の信号入出力端子２３から入射
したマイクロ波は、第２の信号入出力端子２４へ伝搬し
て現れる。
【０００６】一方、第１の信号入出力端子２３から入射
したマイクロ波は第２の信号入出力端子２４へ現れない
ためには、バイアス端子１１に零（０）Ｖのバイアス電
圧を印加する。ＦＥＴ３１及びＦＥＴ３２のドレイン・
ソース間は低インピーダンス状態になり、第１の信号入
出力端子２３から入射したマイクロ波は、ＦＥＴを通し
てアースに流れるため、第２の信号入出力端子２４へ現
れない。
したマイクロ波は第２の信号入出力端子２４へ現れない
ためには、バイアス端子１１に零（０）Ｖのバイアス電
圧を印加する。ＦＥＴ３１及びＦＥＴ３２のドレイン・
ソース間は低インピーダンス状態になり、第１の信号入
出力端子２３から入射したマイクロ波は、ＦＥＴを通し
てアースに流れるため、第２の信号入出力端子２４へ現
れない。
【０００７】
【発明が解決しようとする課題】上記従来のマイクロ波
スイッチでは、バイアス端子１１の電圧がピンチオフＶ
時のＦＥＴ３１、３２のソース・ドレイン間容量による
伝搬特性の劣化を防ぐために、ＦＥＴのドレイン・ソー
ス間に所望の周波数において該容量と共振するインダク
タを並列に接続することによって、ＦＥＴ３１、３２の
容量成分による影響をなくしていた。
スイッチでは、バイアス端子１１の電圧がピンチオフＶ
時のＦＥＴ３１、３２のソース・ドレイン間容量による
伝搬特性の劣化を防ぐために、ＦＥＴのドレイン・ソー
ス間に所望の周波数において該容量と共振するインダク
タを並列に接続することによって、ＦＥＴ３１、３２の
容量成分による影響をなくしていた。
【０００８】しかしながら、上記従来のマイクロ波スイ
ッチにおいては、ＦＥＴ３１、３２のドレイン・ソース
間にインダクタ４、５がそれぞれ接続されているため
に、ＦＥＴ３１、３２のドレイン・ソース間が直流的に
接続されることになり、低周波数領域での伝搬特性が劣
化し、またプロセス等の影響（例えばバラツキ）によっ
て、ＦＥＴのソース・ドレイン間容量が設計値と異なっ
た場合には、ずれた共振周波数の調整のためのインダク
タのトリミングが不可能であるため、スイッチ回路の再
設計及び再試作が必要となるという問題がある。
ッチにおいては、ＦＥＴ３１、３２のドレイン・ソース
間にインダクタ４、５がそれぞれ接続されているため
に、ＦＥＴ３１、３２のドレイン・ソース間が直流的に
接続されることになり、低周波数領域での伝搬特性が劣
化し、またプロセス等の影響（例えばバラツキ）によっ
て、ＦＥＴのソース・ドレイン間容量が設計値と異なっ
た場合には、ずれた共振周波数の調整のためのインダク
タのトリミングが不可能であるため、スイッチ回路の再
設計及び再試作が必要となるという問題がある。
【０００９】従って、本発明の目的は、上記の問題点を
解決し、広帯域且つ動作周波数の調整が可能なマイクロ
波スイッチを実現することにある。
解決し、広帯域且つ動作周波数の調整が可能なマイクロ
波スイッチを実現することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１のバイアス制御端子に第１の伝送線
路を介してゲート端子が共に接続され、一端が第２、第
３の伝送線路を介して共に接地され、他端同士が第４の
伝送線路を介して接続された第１、第２のＦＥＴと、前
記第１、第２のＦＥＴの前記他端が第５、第６の伝送線
路を介して第１、第２の入出力端子に接続され、第２の
バイアス制御端子に第７の伝送線路を介してゲート端子
が共に接続され、前記第１、第２のＦＥＴの前記他端と
前記第４の伝送線路とのそれぞれの接続点と接地との間
に並列に挿入されてなる第３、第４のＦＥＴと、を含む
ことを特徴とするマイクロ波スイッチを提供する。
に、本発明は、第１のバイアス制御端子に第１の伝送線
路を介してゲート端子が共に接続され、一端が第２、第
３の伝送線路を介して共に接地され、他端同士が第４の
伝送線路を介して接続された第１、第２のＦＥＴと、前
記第１、第２のＦＥＴの前記他端が第５、第６の伝送線
路を介して第１、第２の入出力端子に接続され、第２の
バイアス制御端子に第７の伝送線路を介してゲート端子
が共に接続され、前記第１、第２のＦＥＴの前記他端と
前記第４の伝送線路とのそれぞれの接続点と接地との間
に並列に挿入されてなる第３、第４のＦＥＴと、を含む
ことを特徴とするマイクロ波スイッチを提供する。
【００１１】また、本発明は、第１のＦＥＴのゲート端
子と第２のＦＥＴのゲート端子とを接続し、前記接続点
と第１のバイアス端子との間に所定の長さ及び特性イン
ピーダンスの第１の伝送線路を接続し、前記第１、第２
のＦＥＴのソース端子と接地端子との間に所定の長さ及
び特性インピーダンスの第２、第３の伝送線路をそれぞ
れ接続し、前記第１のＦＥＴのドレイン端子と第２のＦ
ＥＴのドレイン端子との間に所定の長さ及び特性インピ
ーダンスの第４の伝送線路を接続し、前記第１、前記第
２のＦＥＴのドレイン端子と第１、第２の信号入出力端
子との間に所定の長さ及び特性インピーダンスの第５、
第６の伝送線路をそれぞれ接続し、前記第１のＦＥＴの
ドレイン端子にソース端子が接地に接続されている第３
のＦＥＴのドレイン端子を接続し、前記第２のＦＥＴの
ドレイン端子にソース端子が接地に接続されている第４
のＦＥＴのドレイン端子を接続し、前記第３のＦＥＴの
ゲート端子が前記第４のＦＥＴのゲート端子に接続さ
れ、前記第３及び第４のＦＥＴのゲート端子の接続点と
第２のバイアス制御端子との間に第７の伝送線路が接続
されてなることを特徴とするマイクロ波スイッチを提供
する。
子と第２のＦＥＴのゲート端子とを接続し、前記接続点
と第１のバイアス端子との間に所定の長さ及び特性イン
ピーダンスの第１の伝送線路を接続し、前記第１、第２
のＦＥＴのソース端子と接地端子との間に所定の長さ及
び特性インピーダンスの第２、第３の伝送線路をそれぞ
れ接続し、前記第１のＦＥＴのドレイン端子と第２のＦ
ＥＴのドレイン端子との間に所定の長さ及び特性インピ
ーダンスの第４の伝送線路を接続し、前記第１、前記第
２のＦＥＴのドレイン端子と第１、第２の信号入出力端
子との間に所定の長さ及び特性インピーダンスの第５、
第６の伝送線路をそれぞれ接続し、前記第１のＦＥＴの
ドレイン端子にソース端子が接地に接続されている第３
のＦＥＴのドレイン端子を接続し、前記第２のＦＥＴの
ドレイン端子にソース端子が接地に接続されている第４
のＦＥＴのドレイン端子を接続し、前記第３のＦＥＴの
ゲート端子が前記第４のＦＥＴのゲート端子に接続さ
れ、前記第３及び第４のＦＥＴのゲート端子の接続点と
第２のバイアス制御端子との間に第７の伝送線路が接続
されてなることを特徴とするマイクロ波スイッチを提供
する。
【００１２】
【作用】本発明のマイクロ波スイッチにおいては、第１
の制御信号用バイアス端子の電圧は０Ｖとし且つ第２の
制御信号用バイアス端子の電圧はＦＥＴのピンチオフ電
圧よりも小さい時、並列共振回路が形成され、この並列
共振回路の共振周波数帯において、第１の入出力端子に
入力された信号が第２の入出力端子に伝搬出力される。
の制御信号用バイアス端子の電圧は０Ｖとし且つ第２の
制御信号用バイアス端子の電圧はＦＥＴのピンチオフ電
圧よりも小さい時、並列共振回路が形成され、この並列
共振回路の共振周波数帯において、第１の入出力端子に
入力された信号が第２の入出力端子に伝搬出力される。
【００１３】また、第１の制御信号用バイアス端子の電
圧がＦＥＴのピンチオフ電圧よりも小さい時、あるいは
第２の制御信号用バイアス端子の電圧が０Ｖの時、直列
共振回路、あるいはショート回路が形成され、第１の入
出力端子に入力された信号は第２の入出力端子に現れな
い。
圧がＦＥＴのピンチオフ電圧よりも小さい時、あるいは
第２の制御信号用バイアス端子の電圧が０Ｖの時、直列
共振回路、あるいはショート回路が形成され、第１の入
出力端子に入力された信号は第２の入出力端子に現れな
い。
【００１４】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００１５】図１は、本発明の一実施形態の構成を示す
図である。
図である。
【００１６】図１を参照して、本実施形態に係るマイク
ロ波スイッチは、ＦＥＴ２１のゲート端子とＦＥＴ２２
のゲート端子を共通接続し、その接続点と第１のバイア
ス端子１１との間に所定の周波数において長さが１／４
波長（＝λ／４）で、特性インピーダンスが５０Ωの伝
送線路８を接続し、ＦＥＴ２１及びＦＥＴ２２のソース
端子と接地線との間に特性インピーダンス５０Ωの伝送
線路１５及び１６をそれぞれ接続し、ＦＥＴ２１のドレ
イン端子とＦＥＴ２２のドレイン端子との間に特性イン
ピーダンス５０Ωの伝送線路２を接続し、ＦＥＴ２１及
びＦＥＴ２２のドレイン端子と第１及び第２の信号入出
力端子２３、２４との間に特性インピーダンス５０Ωの
伝送線路９０、３をそれぞれ接続している。
ロ波スイッチは、ＦＥＴ２１のゲート端子とＦＥＴ２２
のゲート端子を共通接続し、その接続点と第１のバイア
ス端子１１との間に所定の周波数において長さが１／４
波長（＝λ／４）で、特性インピーダンスが５０Ωの伝
送線路８を接続し、ＦＥＴ２１及びＦＥＴ２２のソース
端子と接地線との間に特性インピーダンス５０Ωの伝送
線路１５及び１６をそれぞれ接続し、ＦＥＴ２１のドレ
イン端子とＦＥＴ２２のドレイン端子との間に特性イン
ピーダンス５０Ωの伝送線路２を接続し、ＦＥＴ２１及
びＦＥＴ２２のドレイン端子と第１及び第２の信号入出
力端子２３、２４との間に特性インピーダンス５０Ωの
伝送線路９０、３をそれぞれ接続している。
【００１７】そして、本実施形態に係るマイクロ波スイ
ッチにおいては、ＦＥＴ２１のドレイン端子にソース端
子が接地に接続されているＦＥＴ３２のドレイン端子を
接続し、ＦＥＴ２２のドレイン端子にソース端子が接地
に接続されているＦＥＴ３３のドレイン端子を接続し、
且つＦＥＴ３２のゲート端子とＦＥＴ３３のゲート端子
は共通接続され、その接続点と第２のバイアス端子１２
との間に所定の周波数において長さが１／４波長（＝λ
／４）で特性インピーダンスが５０Ωの伝送線路１８が
設けられている。
ッチにおいては、ＦＥＴ２１のドレイン端子にソース端
子が接地に接続されているＦＥＴ３２のドレイン端子を
接続し、ＦＥＴ２２のドレイン端子にソース端子が接地
に接続されているＦＥＴ３３のドレイン端子を接続し、
且つＦＥＴ３２のゲート端子とＦＥＴ３３のゲート端子
は共通接続され、その接続点と第２のバイアス端子１２
との間に所定の周波数において長さが１／４波長（＝λ
／４）で特性インピーダンスが５０Ωの伝送線路１８が
設けられている。
【００１８】本実施形態に係るマイクロ波スイッチの動
作を説明するために、下記の事項を前提とする。
作を説明するために、下記の事項を前提とする。
【００１９】（１）ＦＥＴ２１、２２、３２、３３は全
てディプリーション型で且つ互いに等しい特性を有す
る。
てディプリーション型で且つ互いに等しい特性を有す
る。
【００２０】（２）第１及び第２のバイアス端子１１、
１２の電圧が０Ｖの時、当該全てのＦＥＴのドレイン・
ソース間は等しく低抵抗成分（抵抗値Ｒ〜０）になる。
１２の電圧が０Ｖの時、当該全てのＦＥＴのドレイン・
ソース間は等しく低抵抗成分（抵抗値Ｒ〜０）になる。
【００２１】（３）第１及び第２のバイアス端子１１、
１２の電圧がＦＥＴのピンチオフ電圧より小さい時、当
該全てのＦＥＴのドレイン・ソース間は等しい容量成分
（Ｃｐ）になる。
１２の電圧がＦＥＴのピンチオフ電圧より小さい時、当
該全てのＦＥＴのドレイン・ソース間は等しい容量成分
（Ｃｐ）になる。
【００２２】（４）希望周波数帯において、伝送線路１
５及び１６は等しいインダクティブ成分（Ｌ）である。
５及び１６は等しいインダクティブ成分（Ｌ）である。
【００２３】以上の前提条件より、図１に示すマイクロ
波スイッチにおいては、第１のバイアス端子１１の電圧
が０Ｖで、且つ第２のバイアス端子１２の電圧がＦＥＴ
のピンチオフ電圧より小さいと、その等価回路は図２に
示す回路となる。
波スイッチにおいては、第１のバイアス端子１１の電圧
が０Ｖで、且つ第２のバイアス端子１２の電圧がＦＥＴ
のピンチオフ電圧より小さいと、その等価回路は図２に
示す回路となる。
【００２４】図２を参照して、伝送線路９０と伝送線路
２との接続点と接地との間のインピーダンスは、ＦＥＴ
３２のドレイン・ソース間の容量を表すキャパシタ（Ｃ
ｐ）１３２と伝送線路１５を表すインダクタンス（Ｌ）
１１５との並列共振回路となる。
２との接続点と接地との間のインピーダンスは、ＦＥＴ
３２のドレイン・ソース間の容量を表すキャパシタ（Ｃ
ｐ）１３２と伝送線路１５を表すインダクタンス（Ｌ）
１１５との並列共振回路となる。
【００２５】同様に、伝送線路２と伝送線路３との接続
点と接地との間のインピーダンスは、ＦＥＴ３３のドレ
イン・ソース間容量を表すキャパシタ（Ｃｐ）１３３と
伝送線路１６を表すインダクタンス（Ｌ）１１６との並
列共振回路となる。
点と接地との間のインピーダンスは、ＦＥＴ３３のドレ
イン・ソース間容量を表すキャパシタ（Ｃｐ）１３３と
伝送線路１６を表すインダクタンス（Ｌ）１１６との並
列共振回路となる。
【００２６】以上のことから容易に理解できるように、
伝送線路９０及び伝送線路２の接続点とアースとの間の
インピーダンスは周波数ｆ＝１／（Ｌ×Ｃｐ）で無限大
となり、同様に、伝送線路２及び伝送線路３の接続点と
アースとの間のインピーダンスは周波数ｆ＝１／（Ｌ×
Ｃｐ）で無限大となる。
伝送線路９０及び伝送線路２の接続点とアースとの間の
インピーダンスは周波数ｆ＝１／（Ｌ×Ｃｐ）で無限大
となり、同様に、伝送線路２及び伝送線路３の接続点と
アースとの間のインピーダンスは周波数ｆ＝１／（Ｌ×
Ｃｐ）で無限大となる。
【００２７】この結果、第１の入出力端子２３から入力
されたマイクロ波は第２の入出力端子２４から出力され
ることになる。
されたマイクロ波は第２の入出力端子２４から出力され
ることになる。
【００２８】一方、第１のバイアス端子１１及び第２の
バイアス端子１２の電圧がＦＥＴのピンチオフ電圧より
小さい時、その等価回路は図３に示す回路となる。
バイアス端子１２の電圧がＦＥＴのピンチオフ電圧より
小さい時、その等価回路は図３に示す回路となる。
【００２９】図３を参照して、伝送線路９０と伝送線路
２との接続点と接地との間のインピーダンスは、ＦＥＴ
３２のドレイン・ソース間の容量を表すキャパシタ（Ｃ
ｐ）１３２及びインダクタンス（Ｌ）１１５とキャパシ
タ（Ｃｐ）１０１とから構成される直列共振回路との並
列回路となる。
２との接続点と接地との間のインピーダンスは、ＦＥＴ
３２のドレイン・ソース間の容量を表すキャパシタ（Ｃ
ｐ）１３２及びインダクタンス（Ｌ）１１５とキャパシ
タ（Ｃｐ）１０１とから構成される直列共振回路との並
列回路となる。
【００３０】同様に、伝送線路２と伝送線路３との接続
点と接地との間のインピーダンスは、ＦＥＴ３３のドレ
イン・ソース間の容量を表すキャパシタ（Ｃｐ）１３３
及びインダクタンス（Ｌ）１１６とキャパシタ（Ｃｐ）
１０２とから構成される直列共振回路との並列回路にな
る。
点と接地との間のインピーダンスは、ＦＥＴ３３のドレ
イン・ソース間の容量を表すキャパシタ（Ｃｐ）１３３
及びインダクタンス（Ｌ）１１６とキャパシタ（Ｃｐ）
１０２とから構成される直列共振回路との並列回路にな
る。
【００３１】以上のことから、伝送線路９０と伝送線路
２との接続点と接地との間のインピーダンスは、周波数
（角周波数ω）ｆ＝１／（Ｌ×Ｃｐ）でショート（短絡
状態）となり、同様に、伝送線路２と伝送線路３との接
続点と接地との間のインピーダンスは、周波数ｆ＝１／
（Ｌ×Ｃｐ）でショートとなる。この結果、第１の入出
力端子２３から入力されたマイクロ波は第２の入出力端
子２４から出力されないことになる。
２との接続点と接地との間のインピーダンスは、周波数
（角周波数ω）ｆ＝１／（Ｌ×Ｃｐ）でショート（短絡
状態）となり、同様に、伝送線路２と伝送線路３との接
続点と接地との間のインピーダンスは、周波数ｆ＝１／
（Ｌ×Ｃｐ）でショートとなる。この結果、第１の入出
力端子２３から入力されたマイクロ波は第２の入出力端
子２４から出力されないことになる。
【００３２】更に、第１のバイアス端子１１の電圧がＦ
ＥＴのピンチオフ電圧より小さく、且つ第２のバイアス
端子１２の電圧が０Ｖの際、その等価回路は図４に示す
回路となる。
ＥＴのピンチオフ電圧より小さく、且つ第２のバイアス
端子１２の電圧が０Ｖの際、その等価回路は図４に示す
回路となる。
【００３３】図４を参照して、伝送回路９０と伝送線路
２との接続点と接地との間のインピーダンスは、ＦＥＴ
３２のドレイン・ソース間の接続を表すショート（短絡
線）２３２、及びインダクタンス（Ｌ）１１５とキャパ
シタ（Ｃｐ）１０１とから構成される直列共振回路と、
の並列回路になる。
２との接続点と接地との間のインピーダンスは、ＦＥＴ
３２のドレイン・ソース間の接続を表すショート（短絡
線）２３２、及びインダクタンス（Ｌ）１１５とキャパ
シタ（Ｃｐ）１０１とから構成される直列共振回路と、
の並列回路になる。
【００３４】同様に、伝送線路２と伝送線路３との接続
点と接地との間のインピーダンスは、ＦＥＴ３３のドレ
イン・ソース間の接続を表すショート（短絡線）１３３
及びインダクタンス（Ｌ）１１６とキャパシタ（Ｃｐ）
１０２とから構成される直列共振回路との並列回路にな
る。
点と接地との間のインピーダンスは、ＦＥＴ３３のドレ
イン・ソース間の接続を表すショート（短絡線）１３３
及びインダクタンス（Ｌ）１１６とキャパシタ（Ｃｐ）
１０２とから構成される直列共振回路との並列回路にな
る。
【００３５】以上のことから、伝送線路９０と伝送線路
２との接続点と接地との間のインピーダンスは全周波数
領域においてショートとなり、同様に、伝送線路２と伝
送線路３との接続点と接地との間のインピーダンスは全
周波数領域においてショートとなる。
２との接続点と接地との間のインピーダンスは全周波数
領域においてショートとなり、同様に、伝送線路２と伝
送線路３との接続点と接地との間のインピーダンスは全
周波数領域においてショートとなる。
【００３６】この結果、第１の入出力端子２３から入力
されたマイクロ波は第２の入出力端子２４から出力され
ないことになる。この時、第１のバイアス端子１１の電
圧が０Ｖであっても、第１の入出力端子２３から入力さ
れたマイクロ波は入出力端子２４から出力されないこと
になる。
されたマイクロ波は第２の入出力端子２４から出力され
ないことになる。この時、第１のバイアス端子１１の電
圧が０Ｖであっても、第１の入出力端子２３から入力さ
れたマイクロ波は入出力端子２４から出力されないこと
になる。
【００３７】
【発明の効果】以上説明したように、本発明のマイクロ
波スイッチにおいては下記に記載する顕著な効果を有す
る。
波スイッチにおいては下記に記載する顕著な効果を有す
る。
【００３８】（１）本発明においては、ドレイン・ソー
ス間が直流的に繋がっていないために、低周波数領域で
の伝搬特性の劣化がない。
ス間が直流的に繋がっていないために、低周波数領域で
の伝搬特性の劣化がない。
【００３９】（２）各々のバイアス端子の電圧を調整す
ることによって、それぞれの該当するＦＥＴの容量を変
えることによって、スイッチの通過周波数帯と遮断周波
数帯を別々に設定できるため、スイッチ回路の再設計及
び再試作の必要がなく広帯域のマイクロ波スイッチが実
現できる。
ることによって、それぞれの該当するＦＥＴの容量を変
えることによって、スイッチの通過周波数帯と遮断周波
数帯を別々に設定できるため、スイッチ回路の再設計及
び再試作の必要がなく広帯域のマイクロ波スイッチが実
現できる。
【図１】本発明に係るマイクロ波スイッチの一実施形態
の構成を示す図である。
の構成を示す図である。
【図２】図１に示した本発明の一実施形態の等価回路を
示す図であり、バイアス端子１１の電圧が０Ｖで、且つ
バイアス端子１２の電圧がＦＥＴのピンチオフ電圧より
小さい際の等価回路を示す図である。
示す図であり、バイアス端子１１の電圧が０Ｖで、且つ
バイアス端子１２の電圧がＦＥＴのピンチオフ電圧より
小さい際の等価回路を示す図である。
【図３】図１に示した本発明の一実施形態の等価回路を
示す図であり、バイアス端子１１及びバイアス端子１２
の電圧がＦＥＴのピンチオフ電圧より小さい際の等価回
路を示す図である。
示す図であり、バイアス端子１１及びバイアス端子１２
の電圧がＦＥＴのピンチオフ電圧より小さい際の等価回
路を示す図である。
【図４】図１に示した本発明の一実施形態の等価回路を
示す図であり、バイアス端子１１の電圧がＦＥＴのピン
チオフ電圧より小さく、且つバイアス端子１２の電圧が
０Ｖの際の等価回路を示す図である。
示す図であり、バイアス端子１１の電圧がＦＥＴのピン
チオフ電圧より小さく、且つバイアス端子１２の電圧が
０Ｖの際の等価回路を示す図である。
【図５】従来技術のマイクロ波スイッチの構成を示す図
である。
である。
２１、２２、３１、３２、３３、３４ ＦＥＴ ４、５、１１５、１１６ インダクタ １０１、１０２、１３２、１３３ キャパシタ ２、３、８、１５、１６、１８、９０ 伝送線路 １１、１２ バイアス端子 ２３、２４ 入出力端子
Claims (4)
- 【請求項１】第１のバイアス制御端子に第１の伝送線路
を介してゲート端子が共に接続され、一端が第２、第３
の伝送線路を介して共に接地され、他端同士が第４の伝
送線路を介して接続された第１、第２のＦＥＴと、 前記第１、第２のＦＥＴの前記他端が第５、第６の伝送
線路を介して第１、第２の入出力端子に接続され、 第２のバイアス制御端子に第７の伝送線路を介してゲー
ト端子が共に接続され、前記第１、第２のＦＥＴの前記
他端と前記第４の伝送線路とのそれぞれの接続点と接地
との間に並列に挿入されてなる第３、第４のＦＥＴと、 を含むことを特徴とするマイクロ波スイッチ。 - 【請求項２】前記第１、第２のバイアス制御端子に接続
される前記第１、第７の伝送線路の長さが電気長λ／４
とされたことを特徴とする請求項１記載のマイクロ波ス
イッチ。 - 【請求項３】前記第１から第７の伝送線路が互いに等し
い所定の特性インピーダンスを有することを特徴とする
請求項１記載のマイクロ波スイッチ。 - 【請求項４】第１のＦＥＴのゲート端子と第２のＦＥＴ
のゲート端子とを接続し、前記接続点と第１のバイアス
端子との間に所定の長さ及び特性インピーダンスの第１
の伝送線路を接続し、 前記第１、第２のＦＥＴのソース端子と接地端子との間
に所定の長さ及び特性インピーダンスの第２、第３の伝
送線路をそれぞれ接続し、 前記第１のＦＥＴのドレイン端子と前記第２のＦＥＴの
ドレイン端子との間に所定の長さ及び特性インピーダン
スの第４の伝送線路を接続し、 前記第１、第２のＦＥＴのドレイン端子と第１、第２の
信号入出力端子との間に所定の長さ及び特性インピーダ
ンスの第５、第６の伝送線路をそれぞれ接続し、 前記第１のＦＥＴのドレイン端子にソース端子が接地に
接続されている第３のＦＥＴのドレイン端子を接続し、 前記第２のＦＥＴのドレイン端子にソース端子が接地に
接続されている第４のＦＥＴのドレイン端子を接続し、 前記第３のＦＥＴのゲート端子が前記第４のＦＥＴのゲ
ート端子に接続され、 前記第３及び第４のＦＥＴのゲート端子の接続点と第２
のバイアス制御端子との間に第７の伝送線路が接続され
てなることを特徴とするマイクロ波スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26781695A JP2743884B2 (ja) | 1995-09-21 | 1995-09-21 | マイクロ波スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26781695A JP2743884B2 (ja) | 1995-09-21 | 1995-09-21 | マイクロ波スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993001A true JPH0993001A (ja) | 1997-04-04 |
| JP2743884B2 JP2743884B2 (ja) | 1998-04-22 |
Family
ID=17450015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26781695A Expired - Fee Related JP2743884B2 (ja) | 1995-09-21 | 1995-09-21 | マイクロ波スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743884B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538643B2 (en) | 2005-08-08 | 2009-05-26 | Nec Electronic Corporation | Switch circuit |
-
1995
- 1995-09-21 JP JP26781695A patent/JP2743884B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538643B2 (en) | 2005-08-08 | 2009-05-26 | Nec Electronic Corporation | Switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743884B2 (ja) | 1998-04-22 |
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Legal Events
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