JP4071549B2 - 多段増幅器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、マイクロ波、ミリ波帯多段増幅器に関し、各段のゲートまたはドレインバイアス端子同士を直流的には無損失で、ＲＦ的には損失を持って接続することで、端子間の結合による増幅器の発振を抑圧しながら、一括して電源を印加できることを特徴とする増幅器である。
【０００２】
【従来の技術】
多段増幅器では、多数のトランジスタが用いられているため、バイアス端子の共通化により一度にバイアスを印加できることが望まれている。また、組み立て時において、電源端子と多段増幅器の結線作業を軽減することが望まれている。しかしながら、バイアス端子同士を直接結合すると帰還回路が形成されるため、ゲートバイアス端子またはドレインバイアス端子を介して多段増幅器の各段のトランジスタのゲートとドレインが結合し、動作が不安定となったり、発振を起こす可能性がある。
【０００３】
そこで、結合による増幅器の発振を防止するために、各段のゲートバイアス印加端子およびドレインバイアス印加端子が分離されるようにアイソレーション抵抗からなるバイアス共通化回路を介して接続する方法がある。アイソレーション抵抗を介して端子間を接続する方法の従来例として、図６に示す回路を挙げる。図中、１０１は多段増幅器、１０２はトランジスタ、１０３は直流阻止コンデンサ、１０４は入力端子、１０５は出力端子、１０６はゲートバイアス端子、１０７はドレインバイアス端子、１０８はゲートバイアス供給線路、１０９はドレインバイアス供給線路、１１０はメイン線路、１１１はアイソレーション抵抗、１１２は信号短絡用コンデンサ、１１３は整合回路、１１４はバイアス共通化回路である。
【０００４】
図６の構成について簡単に説明する。入力端子１０４から入力された信号は、トランジスタ１０２によって増幅され、次段のトランジスタ１０２に導かれる。そして、出力端子１０５へ導かれる。トランジスタ１０２には、ゲートバイアス供給線路１０８やドレインバイアス供給線路１０９を介して電源が供給されており、これらの電源供給線路はメイン線路１１０につながれている。ゲートバイアス供給線路１０８やドレインバイアス供給線路１０９は信号短絡用コンデンサ１１２によって交流的に短絡されている。
【０００５】
従来例に係る多段増幅器の動作について説明する。ゲートバイアス供給端子１０６の共通化もドレインバイアス端子１０７の共通化も動作は同じであるので、ここではドレインバイアス端子１０７を共通化した場合について述べる。ドレインバイアス供給線路１０９は、信号短絡用コンデンサ１１２によって交流的に短絡されているため、理想的にはアイソレーションが確保される。
【０００６】
しかしながら、信号短絡用コンデンサ１１２の大きさやコンデンサの自己共振周波数などの電気的制約により、信号短絡用コンデンサ１１２の容量は無限大とすることはできない。そのため、すべての周波数に渡って理想的な短絡状態を実現できているわけではない。その結果、メイン線路１１０につながれたドレインバイアス供給線路１０９からわずかではあるが信号が漏洩する。この信号はアイソレーション抵抗１１１からなるバイアス共通化回路によって減衰され、さらに、前段のトランジスタのドレインバイアス供給端子および直流阻止コンデンサによって減衰させられた後、再びもとの単位増幅器の入力側に戻される。このように、バイアス回路を共通化することによって、帰還回路が形成される。
【０００７】
ここで、トランジスタによる増幅率が、バイアス供給線路や直流阻止コンデンサ等によって与えられた損失を上回った場合、増幅器やバイアス供給線路や直流阻止コンデンサ等によって形成されるループ利得が１を越えるため、発振が起こる場合がある。発振が起こるのは、電力条件（ループ利得が１を越える）、位相条件（ループ利得が１を超える周波数において、ループの通過位相が０degとなる）の２つの条件が同時に満たされる場合である。
【０００８】
よって、発振を起こさないためには、電力条件、位相条件のいずれか少なくとも一方が条件を満足させないようにすればよい。そこで、従来例では、抵抗値の大きなアイソレーション抵抗１１１を用いることで、信号を減衰させ、電力条件を満足しないようにしている。信号周波数だけでなく、すべての周波数において発振させないためには、十分な減衰量をアイソレーション抵抗１１１によって与える必要がある。
【０００９】
【発明が解決しようとする課題】
従来例で述べられているバイアス共通化回路では、構成が簡単であるため、容易に構成することができる利点を有するものの、すべての周波数において、十分な減衰量をアイソレーション抵抗１１１によって与えるために、高抵抗が使われる。ここで、トランジスタ１０２のゲートやドレインに電流が流れる場合、アイソレーション抵抗１１１での電圧降下や電力損失が問題となる。特に、ドレインバイアス端子１０７では大電流が流れるため、アイソレーション抵抗１１１での電力損失は深刻な問題となる。
【００１０】
この発明は上述した点に鑑みてなされたもので、高周波に対するアイソレーションを稼ぎつつ、電力損失のないバイアス共通化回路を実現することができる多段増幅器を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る多段増幅器は、多段の増幅器を構成する多数のトランジスタのバイアス端子を共通化し、そのバイアス供給線路を交流的に短絡すると共に、各段の段間を直流阻止する構成とし、かつ各段のトランジスタのゲートバイアス印加端子およびドレインバイアス印加端子が分離されるようにアイソレーション抵抗からなるバイアス共通化回路を介して接続されてなる多段増幅器において、前記バイアス共通化回路として、前記アイソレーション抵抗にインダクタを並列接続して構成し、前記インダクタのインダクタンスＬ［Ｈ］は、前記アイソレーション抵抗の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数［Ｈｚ］がｆの時、Ｌ＞Ｒ／（２πｆ）となるように決定することを特徴とするものである。
【００１２】
また、前記バイアス共通化回路として、前記アイソレーション抵抗に線路を並列接続して構成し、前記線路の電気長Ｌ［ｍ］は、前記アイソレーション抵抗の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数の波長λ［ｍ］の時、｜ｔａｎ（２πＬ／λ）｜＞Ｒとなるように決定することを特徴とするものである。
【００１３】
また、前記バイアス共通化回路として、前記アイソレーション抵抗にワイヤを並列接続して構成し、前記ワイヤをインダクタとして用い、前記ワイヤのインダクタンスＬ［Ｈ］は、前記アイソレーション抵抗の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数［Ｈｚ］がｆの時、Ｌ＞Ｒ／（２πｆ）となるように決定することを特徴とするものである。
【００１４】
また、前記バイアス共通化回路として、前記アイソレーション抵抗に２本のワイヤの直列接続体を並列接続し、２本のワイヤが接続された中間点からバイアスを印加する構成としたことを特徴とするものである。
【００１５】
さらに、抵抗とコンデンサの並列接続体でなり、高周波では低損失、低周波では高損失となるような周波数選択性を有する損失回路を、増幅器の入力側の整合回路と直列に接続したことを特徴とするものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１に係る多段増幅器の構成を示す回路図である。図中、１０１〜１１４は、図６に示す従来例と同じ部品を示す。新たな符号として、１１５はインダクタである。図１に示す構成では、基本的には図６に示す従来例と同じであるが、バイアス共通化回路がインダクタ１１５と抵抗１１１が並列に接続されている回路で構成される点が異なる。
【００１７】
次に、実施の形態１における動作について説明する。実施の形態１のバイアス共通化回路では、インダクタ１１５と抵抗１１１を並列に接続することで、信号に対するアイソレーションを稼ぎつつ、インダクタ１１５により電力損失のない構成を実現している。インダクタ１１５のインピーダンスは周波数に比例して増加するので、高周波では、抵抗１１１よりもインダクタ１１５の方が高インピーダンスとなる。そのため、信号は、主に抵抗１１１を通過し、損失が与えられる。
【００１８】
一方、直流電流では、インダクタ１１５のインピーダンスは０となるため、損失の大きい抵抗１１１は通過せず、インダクタ１１５を通過する。その結果、高周波信号に対するアイソレーションを稼ぎつつ、電力損失のないバイアス共通化回路を実現できる。
【００１９】
ここで、バイアス共通化回路の抵抗１１１の値は、ドレインバイアス供給端子１０７またはゲートバイアス供給端子１０６の端子間のアイソレーションが悪化する周波数において、十分な損失が得られるように決定する。また、インダクタ１１５のインダクタンスＬ［Ｈ］は、抵抗１１１の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数がｆ［Ｈｚ］の時、Ｌ＞Ｒ／（２πｆ）となるように決定することで、端子間のアイソレーションを確保することができる。
【００２０】
実施の形態２．
図２は、この発明の実施の形態２に係る多段増幅器の構成を示す回路図である。図中、１０１〜１１４は、図６に示す従来例と同じ部品を示す。新たな符号として、１１６は線路である。図２に示す構成では、基本的には図６に示す従来例と同じであるが、バイアス共通化回路が線路１１６と抵抗１１１が並列に接続されている回路で構成される点が異なる。
【００２１】
次に、実施の形態２における動作について説明する。実施の形態２のバイアス共通化回路では、抵抗１１１と線路１１６を並列に接続することで、信号に対するアイソレーションを稼ぎつつ、電力損失のない構成を実現している。ワイヤの両端は、バイアス供給線路に接続されたコンデンサ１１２により交流的に短絡状態となっているので、線路１１６のいずれの端から見ても、線路１１６はリアクタンス素子として振る舞う。アイソレーションが悪化する周波数において抵抗１１１よりも高インピーダンスとなるように線路長を決定することで、信号は、主に抵抗１１１を通過し、損失が与えられる。
【００２２】
一方、直流電流では線路１１６のインピーダンスは０となるため、損失の大きい抵抗は通過せず、線路を通過する。その結果、高周波信号に対するアイソレーションを稼ぎつつ、電力損失のない構成を実現できる。
【００２３】
ここで、バイアス共通化回路の抵抗１１１の値は、ドレインバイアス供給端子１０７またはゲートバイアス供給端子１０６の端子間のアイソレーションが悪化する周波数において、十分な損失が得られるように決定する。また、線路１１６の電気長Ｌ［メートル］は、抵抗１１１の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数の波長λ［メートル］の時、|ｔａｎ（２πＬ/λ）|＞Ｒとなるように決定することで、端子間のアイソレーションを確保することができる。
【００２４】
実施の形態３．
図３は、この発明の実施の形態３に係る多段増幅器の構成を示す回路図である。図中、１０１〜１１４は、図６に示す従来例と同じ部品を示す。新たな符号として、１１７はワイヤである。基本的な構成は図６に示す従来例と同じであるが、バイアス共通化回路がワイヤ１１７と抵抗１１１が並列に接続されている回路で構成される点が異なる。実施の形態１に対して、ワイヤ１１７をインダクタとして用いることで、より簡単にバイアス共通化回路を実現することができ、バイアス共通化回路の小型化を図ることができる。
【００２５】
実施の形態４．
図４は、この発明の実施の形態４に係る多段増幅器の構成を示す回路図である。図中、１０１〜１１４、１１７は、図６に示す従来例および図３に示す実施の形態３と同じ部品を示す。基本的な構成は図６に示す従来例と同じであるが、バイアス共通化回路が直列接続された２本のワイヤ１１７と抵抗１１１が並列に接続される回路で構成され、２本のワイヤ１１７が互いに接触する点からバイアスを印加する点が異なる。実施の形態３に対して、端子間が２本のワイヤを介して接続されるため、より大きなインダクタンスを得ることができ、アイソレーション量を大きくできる。
【００２６】
さらに、２本のワイヤ１１７が互いに接触する点にコンデンサを接続することで、端子間は２本のワイヤおよびコンデンサから構成されるＴ型ローパスフィルタを介して接続されることになるので、一層大きなアイソレーション量を確保することができる。
【００２７】
実施の形態５．
図５は、この発明の実施の形態５に係る多段増幅器の構成を示す回路図である。図中、１０１〜１１４は、図６に示す従来例と同じ部品を示す。新たな符号として、１１８は周波数選択性を有する損失回路である。基本的な構成は実施の形態１と同じであるが、高周波では低損失、低周波では高損失となるような周波数選択性を有する損失回路を増幅器の入力側の整合回路１１３と直列に接続した点が異なる。
【００２８】
トランジスタ１０２の増幅率が、バイアス供給線路や直流阻止コンデンサ等によって与えられる損失を上回った場合、ループ利得が１を越えるため、発振が起こる場合がある。そこで、周波数選択性を有する損失回路１１８によって、低域や高域でトランジスタ１０２の利得を低下させることで、ループ利得を１以下とする。
【００２９】
これにより、バイアス回路を共通化したことに伴う発振を防止することができる。さらに、低域や高域でのトランジスタの利得が低下することで、要求されるバイアス回路のアイソレーション量が少なくてよくなるため、バイアス共通化回路１１４で用いる抵抗値が小さくて済み、実施の形態１のインダクタ１１５の小型化、実施の形態２の線路１１６の短縮を図ることができる。
【００３０】
【発明の効果】
以上のように、この発明によれば、高周波に対するアイソレーションを稼ぎつつ、電力損失のないバイアス共通化回路を実現することができる。
【００３１】
また、低域や高域でのトランジスタの利得が低下させることで、要求されるバイアス回路のアイソレーション量が少なくして、バイアス共通化回路を小型化することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る多段増幅器の構成を示す回路図である。
【図２】 この発明の実施の形態２に係る多段増幅器の構成を示す回路図である。
【図３】 この発明の実施の形態３に係る多段増幅器の構成を示す回路図である。
【図４】 この発明の実施の形態４に係る多段増幅器の構成を示す回路図である。
【図５】 この発明の実施の形態５に係る多段増幅器の構成を示す回路図である。
【図６】 従来例に係る多段増幅器の構成を示す回路図である。
【符号の説明】
１０１ 多段増幅器、１０２ トランジスタ、１０３ 直流阻止コンデンサ、１０４ 入力端子、１０５ 出力端子、１０６ ゲートバイアス端子、１０７ ドレインバイアス端子、１０８ ゲートバイアス供給線路、１０９ ドレインバイアス供給線路、１１０ メイン線路、１１１ アイソレーション抵抗、１１２信号短絡用コンデンサ、１１３ 整合回路、１１４ バイアス共通化回路、１１５ インダクタ、１１６ 線路、１１７ ワイヤ、１１８ 損失回路。

Claims (5)

1. 多段の増幅器を構成する多数のトランジスタのバイアス端子を共通化し、そのバイアス供給線路を交流的に短絡すると共に、各段の段間を直流阻止する構成とし、かつ各段のトランジスタのゲートバイアス印加端子およびドレインバイアス印加端子が分離されるようにアイソレーション抵抗からなるバイアス共通化回路を介して接続されてなる多段増幅器において、
   前記バイアス共通化回路として、前記アイソレーション抵抗にインダクタを並列接続して構成し、
   前記インダクタのインダクタンスＬ［Ｈ］は、前記アイソレーション抵抗の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数［Ｈｚ］がｆの時、Ｌ＞Ｒ／（２πｆ）となるように決定する
   ことを特徴とする多段増幅器。
2. 多段の増幅器を構成する多数のトランジスタのバイアス端子を共通化し、そのバイアス供給線路を交流的に短絡すると共に、各段の段間を直流阻止する構成とし、かつ各段のトランジスタのゲートバイアス印加端子およびドレインバイアス印加端子が分離されるようにアイソレーション抵抗からなるバイアス共通化回路を介して接続されてなる多段増幅器において、
   前記バイアス共通化回路として、前記アイソレーション抵抗に線路を並列接続して構成し、
   前記線路の電気長Ｌ［ｍ］は、前記アイソレーション抵抗の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数の波長λ［ｍ］の時、｜ｔａｎ（２πＬ／λ）｜＞Ｒとなるように決定する
   ことを特徴とする多段増幅器。
3. 多段の増幅器を構成する多数のトランジスタのバイアス端子を共通化し、そのバイアス供給線路を交流的に短絡すると共に、各段の段間を直流阻止する構成とし、かつ各段のトランジスタのゲートバイアス印加端子およびドレインバイアス印加端子が分離されるようにアイソレーション抵抗からなるバイアス共通化回路を介して接続されてなる多段増幅器において、
   前記バイアス共通化回路として、前記アイソレーション抵抗にワイヤを並列接続して構成し、
   前記ワイヤをインダクタとして用い、前記ワイヤのインダクタンスＬ［Ｈ］は、前記アイソレーション抵抗の抵抗値がＲ［Ω］、アイソレーションが悪化する周波数［Ｈｚ］がｆの時、Ｌ＞Ｒ／（２πｆ）となるように決定する
   ことを特徴とする多段増幅器。
4. 多段の増幅器を構成する多数のトランジスタのバイアス端子を共通化し、そのバイアス供給線路を交流的に短絡すると共に、各段の段間を直流阻止する構成とし、かつ各段のトランジスタのゲートバイアス印加端子およびドレインバイアス印加端子が分離されるようにアイソレーション抵抗からなるバイアス共通化回路を介して接続されてなる多段増幅器において、
   前記バイアス共通化回路として、前記アイソレーション抵抗に２本のワイヤの直列接続体を並列接続し、２本のワイヤが接続された中間点からバイアスを印加する構成とした
   ことを特徴とする多段増幅器。
5. 請求項１ないし４のいずれか１項に記載の多段増幅器において、
   抵抗とコンデンサの並列接続体でなり、高周波では低損失、低周波では高損失となるような周波数選択性を有する損失回路を、増幅器の入力側の整合回路と直列に接続した
   ことを特徴とする多段増幅器。

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