JPH09312478A - 多層配線基板 - Google Patents
多層配線基板Info
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- JPH09312478A JPH09312478A JP8126930A JP12693096A JPH09312478A JP H09312478 A JPH09312478 A JP H09312478A JP 8126930 A JP8126930 A JP 8126930A JP 12693096 A JP12693096 A JP 12693096A JP H09312478 A JPH09312478 A JP H09312478A
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Ceramic Capacitors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 チップ部品の多層配線基板上の実装面積を削
減する。また、多層配線基板上の回路の信号の反射や電
源ノイズ等を減少させる。 【解決手段】 多総配線基板１０１のホール１０７にチ
ップ部品１０４を挿入する。パタン層１０２のパッド１
０９とチップ部品１０４の電極１０５が接続され、同様
にパタン層１０３のパッド１１０とチップ部品１０４の
電極１０６が接続される。よって、パタン層１０２とパ
タン層１０３の配線パタン１０８はチップ部品１０４を
介して接続される。チップ部品をホールに縦方向に挿入
できることからホールのみの実装面積のみですみ、実装
面積を削減できる。また、配線パタンが込み合っている
ＩＣのピンそばにもチップ部品を実装できるためノイズ
を減少することが出来る。
減する。また、多層配線基板上の回路の信号の反射や電
源ノイズ等を減少させる。 【解決手段】 多総配線基板１０１のホール１０７にチ
ップ部品１０４を挿入する。パタン層１０２のパッド１
０９とチップ部品１０４の電極１０５が接続され、同様
にパタン層１０３のパッド１１０とチップ部品１０４の
電極１０６が接続される。よって、パタン層１０２とパ
タン層１０３の配線パタン１０８はチップ部品１０４を
介して接続される。チップ部品をホールに縦方向に挿入
できることからホールのみの実装面積のみですみ、実装
面積を削減できる。また、配線パタンが込み合っている
ＩＣのピンそばにもチップ部品を実装できるためノイズ
を減少することが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線基板に関
し、特にチップ部品を介して信号を処理する回路が設け
られる多層配線基板に関する。
し、特にチップ部品を介して信号を処理する回路が設け
られる多層配線基板に関する。
【０００２】
【従来の技術】図５は、従来の多層配線基板の斜視図で
ある。図において、４０１は多層配線基板、４０２はチ
ップ部品、４０３スルーホール、４０４は配線パタンを
示す。
ある。図において、４０１は多層配線基板、４０２はチ
ップ部品、４０３スルーホール、４０４は配線パタンを
示す。
【０００３】図に示すように、従来の多層配線基板４０
１では、抵抗やコンデンサ等のチップ部品４０２によっ
て多層配線基板に設ける回路の信号を処理する場合、チ
ップ部品４０２を多層配線基板４０１の表面であるパタ
ン層４０５、もしくは裏面であるパタン層４０８に実装
する構造となっていた。
１では、抵抗やコンデンサ等のチップ部品４０２によっ
て多層配線基板に設ける回路の信号を処理する場合、チ
ップ部品４０２を多層配線基板４０１の表面であるパタ
ン層４０５、もしくは裏面であるパタン層４０８に実装
する構造となっていた。
【０００４】また、スルーホール４０３は、表面である
パタン層４０５の配線パタン４０４と裏面であるパタン
層４０８の配線パタンの間または中間のパタン層４０
６、４０７の間といったような任意の層と層との配線パ
タン間をつなぐために使用されていた。
パタン層４０５の配線パタン４０４と裏面であるパタン
層４０８の配線パタンの間または中間のパタン層４０
６、４０７の間といったような任意の層と層との配線パ
タン間をつなぐために使用されていた。
【０００５】チップ部品４０２としてはチップ抵抗、チ
ップコンデンサがあり、チップ抵抗はダンピング抵抗と
して信号の反射やオーバーシュート、アンダーシュート
等といったＩＣを誤動作させてしまうノイズを軽減する
為に利用し、ドライバとなるＩＣの出力ピンの近くに実
装することでその効果が得られる。また、チップコンデ
ンサもバイパスコンデンサとしてＩＣを誤動作させてし
まう電源ノイズの軽減に利用し、ＩＣの電源ピンの近く
に実装することでその効果を得られる。このほかにチッ
プコイルなどのチップ部品がある。
ップコンデンサがあり、チップ抵抗はダンピング抵抗と
して信号の反射やオーバーシュート、アンダーシュート
等といったＩＣを誤動作させてしまうノイズを軽減する
為に利用し、ドライバとなるＩＣの出力ピンの近くに実
装することでその効果が得られる。また、チップコンデ
ンサもバイパスコンデンサとしてＩＣを誤動作させてし
まう電源ノイズの軽減に利用し、ＩＣの電源ピンの近く
に実装することでその効果を得られる。このほかにチッ
プコイルなどのチップ部品がある。
【０００６】また、特開平１−１９４５００号公報には
図６に示すようにチップ部品５０５を内部に埋め込んだ
多層配線基板が開示されている。図６において両面銅張
り板５０１に設けられた穴５０４内にチップ部品５０５
およびベアチップ部品５０６が収められ、埋め込み絶絶
樹脂で固められている。チップ部品５０５の電極は銅張
り板５０１の片面上の配線パターン５０３とスクリーン
印刷などにより成形された導体５０９で接続され、ベア
チップ部品５０６の電極は配線パターン５０３とボンデ
ィングワイヤ５１１で接続される。銅張り板５０１の片
面上にはスクリーン印刷などにより絶縁層５０２が形成
され、さらに絶絶層５０２の表面、銅張り板５０１の他
の片面にも配線パターン５０３が形成される。また、銅
張り板５０１および絶縁層５０２にはスルーホール５０
７およびバイアホール５０８が設けられ、絶縁層５０２
の表面上および銅張り板５０１の片面上には大型表面実
総部品５１０が搭載される。
図６に示すようにチップ部品５０５を内部に埋め込んだ
多層配線基板が開示されている。図６において両面銅張
り板５０１に設けられた穴５０４内にチップ部品５０５
およびベアチップ部品５０６が収められ、埋め込み絶絶
樹脂で固められている。チップ部品５０５の電極は銅張
り板５０１の片面上の配線パターン５０３とスクリーン
印刷などにより成形された導体５０９で接続され、ベア
チップ部品５０６の電極は配線パターン５０３とボンデ
ィングワイヤ５１１で接続される。銅張り板５０１の片
面上にはスクリーン印刷などにより絶縁層５０２が形成
され、さらに絶絶層５０２の表面、銅張り板５０１の他
の片面にも配線パターン５０３が形成される。また、銅
張り板５０１および絶縁層５０２にはスルーホール５０
７およびバイアホール５０８が設けられ、絶縁層５０２
の表面上および銅張り板５０１の片面上には大型表面実
総部品５１０が搭載される。
【０００７】しかし、近年のＩＣの高集積化による多ピ
ン化、ピン間の狭小化に伴いＩＣ近傍の信号パタンが込
み合いチップ抵抗、チップコンデンサをＩＣの近くに実
装することが難しくなっている。特に、バイパスコンデ
ンサとして使用するチップコンデンサは電源層とＧＮＤ
層の双方に接続しなければならず、そのためのスルーホ
ール、及び配線パタンの面積が必要となり、ＩＣ近傍に
実装することがより難しい。
ン化、ピン間の狭小化に伴いＩＣ近傍の信号パタンが込
み合いチップ抵抗、チップコンデンサをＩＣの近くに実
装することが難しくなっている。特に、バイパスコンデ
ンサとして使用するチップコンデンサは電源層とＧＮＤ
層の双方に接続しなければならず、そのためのスルーホ
ール、及び配線パタンの面積が必要となり、ＩＣ近傍に
実装することがより難しい。
【０００８】
【発明が解決しようとする課題】第一の問題点は、多層
配線基板の表面および裏面に実装できるＩＣなどを多く
できず、多層配線基板の表面および裏面上の配線も多く
できず、多層配線基板の実装密度を高くできないことで
ある。
配線基板の表面および裏面に実装できるＩＣなどを多く
できず、多層配線基板の表面および裏面上の配線も多く
できず、多層配線基板の実装密度を高くできないことで
ある。
【０００９】その理由は、チップ部品を多層配線基板の
表面または裏面に実装するために、その分だけ多層配線
基板の表面および裏面におけるＩＣなどの実装および配
線のための面積が減ってしまうためである。
表面または裏面に実装するために、その分だけ多層配線
基板の表面および裏面におけるＩＣなどの実装および配
線のための面積が減ってしまうためである。
【００１０】特開平１−１９４５００号公報に記載され
た多層配線基板では、多層配線基板の表面および裏面の
ＩＣのどの実装部品数および配線数を多くすることはで
きるが中間層に設けることができる配線数が減ってしま
う。
た多層配線基板では、多層配線基板の表面および裏面の
ＩＣのどの実装部品数および配線数を多くすることはで
きるが中間層に設けることができる配線数が減ってしま
う。
【００１１】第２の問題点は、ＩＣの高集積化による多
ピン化、ピン間の狭小化に伴いＩＣ近傍の信号パタンの
込み合いによりチップ部品をＩＣのピンそばに実装でき
ないことによって、ＩＣの誤動作をまねくノイズを悪化
させてしまうことである。
ピン化、ピン間の狭小化に伴いＩＣ近傍の信号パタンの
込み合いによりチップ部品をＩＣのピンそばに実装でき
ないことによって、ＩＣの誤動作をまねくノイズを悪化
させてしまうことである。
【００１２】その理由は、チップ部品を多層配線基板の
表面、もしくは裏面上にまたは絶縁層中に横に（表面、
裏面に平行に）向けて実装しなければならない構造であ
るためである。
表面、もしくは裏面上にまたは絶縁層中に横に（表面、
裏面に平行に）向けて実装しなければならない構造であ
るためである。
【００１３】本発明の目的は、チップ部品を多層配線基
板に設けたホールに縦方向（厚さ方向）に挿入すること
で、実装面積を削減すること（高集積化）、および信号
の反射や電源ノイズ等のＩＣを誤動作させるノイズを減
少させること（信頼性向上）である。
板に設けたホールに縦方向（厚さ方向）に挿入すること
で、実装面積を削減すること（高集積化）、および信号
の反射や電源ノイズ等のＩＣを誤動作させるノイズを減
少させること（信頼性向上）である。
【００１４】
【課題を解決するための手段】本発明の多層配線基板
は、厚さ方向のホールにチップ部分を挿入したことを特
徴とする。チップ部品としては、チップ抵抗、チップコ
ンデンサ、チップコイルなどがある。
は、厚さ方向のホールにチップ部分を挿入したことを特
徴とする。チップ部品としては、チップ抵抗、チップコ
ンデンサ、チップコイルなどがある。
【００１５】本発明では、チップ部品を多層配線基板に
設けたホールに挿入することで、多層配線基板の任意の
層と層との配線パタン間をチップ部品を介してつなげる
ことができる。このため、多層配線基板の表面上、もし
くは裏面上にチップ部品を横に実装する必要がない。
設けたホールに挿入することで、多層配線基板の任意の
層と層との配線パタン間をチップ部品を介してつなげる
ことができる。このため、多層配線基板の表面上、もし
くは裏面上にチップ部品を横に実装する必要がない。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００１７】図１は、本発明の多層配線基坂の一部を切
断面にして示す斜視図である。
断面にして示す斜視図である。
【００１８】図において、１０１は多層配線基板、１０
２、１０３は多層配線基板１０１のパタン層、１０４は
チップ部品である。チップ部品１０４は図２に示すよう
に円筒形で端部に電極１０５および電極１０６を設けて
いる。多層配線基板１０１に設けられたホール１０７に
チップ部品１０４が挿入される。パタン層１０２および
パタン層１０３には配線パタン１０８が設けられ、１０
９および１１０はそれぞれパタン層１０２の配線パタン
１０８とチップ部品１０４の電極１０５をつなぐパッド
およびパタン層１０３の配線パタン１０８とチップ部品
１０４の電極１０６をつなぐパッドである。多層配線基
板１０１にはスルーホール１１１も設けられ、スルーホ
ール１１１の内面は全体が導体でメッキされているが、
ホール１０７の内面はパッド１０９およびパッド１１０
を除き導体が設けられていない。ホール１０７の直径は
スルーホール１１１の直径と同程度の大きさである。
２、１０３は多層配線基板１０１のパタン層、１０４は
チップ部品である。チップ部品１０４は図２に示すよう
に円筒形で端部に電極１０５および電極１０６を設けて
いる。多層配線基板１０１に設けられたホール１０７に
チップ部品１０４が挿入される。パタン層１０２および
パタン層１０３には配線パタン１０８が設けられ、１０
９および１１０はそれぞれパタン層１０２の配線パタン
１０８とチップ部品１０４の電極１０５をつなぐパッド
およびパタン層１０３の配線パタン１０８とチップ部品
１０４の電極１０６をつなぐパッドである。多層配線基
板１０１にはスルーホール１１１も設けられ、スルーホ
ール１１１の内面は全体が導体でメッキされているが、
ホール１０７の内面はパッド１０９およびパッド１１０
を除き導体が設けられていない。ホール１０７の直径は
スルーホール１１１の直径と同程度の大きさである。
【００１９】多層配線基板１０１のホール１０７にチッ
プ部品１０４を挿入し、パタン層１０２のパッド１０９
とチップ部品１０４の電極１０５とを半田で接続し、同
様にパタン層１０３のパッド１１０とチップ部品１０４
の電極１０６とを半田接続する。よって、パタン層１０
２とパタン層１０３の配線パタン１０８はチップ部品１
０４を介して接続されることになる。
プ部品１０４を挿入し、パタン層１０２のパッド１０９
とチップ部品１０４の電極１０５とを半田で接続し、同
様にパタン層１０３のパッド１１０とチップ部品１０４
の電極１０６とを半田接続する。よって、パタン層１０
２とパタン層１０３の配線パタン１０８はチップ部品１
０４を介して接続されることになる。
【００２０】［実施例］図３は本発明の多層配線基板に
おいてチップ抵抗を使用した場合の一実施例を示す断面
図である。
おいてチップ抵抗を使用した場合の一実施例を示す断面
図である。
【００２１】図において２０１はパタン層２０２とパタ
ン層２０３を有する２層配線基板、２０４はチップ抵抗
で２層配線基板２０１に設けられたホール２１５に挿入
されている。ホール２１５の上部及び下部にはそれぞれ
パッド２０７およびパッド２０８が設けられている。２
１１はパタン層２０２上に実装されているＩＣ、２１２
はそのＩＣ２１１の出力ピン、２０５は出力ピン２１２
とパッド２０７を結ぶ配線パタン、２１３はパタン層２
０３上に実装されているＩＣ、２１４はそのＩＣ２１３
の入力ピン、２０６はパッド２０８と入力ピン２１４を
結ぶ配線パタンである。チップ抵抗２０４の上下の電極
２０９および２１０はそれぞれパッド２０７および２０
８に半田接続されている。
ン層２０３を有する２層配線基板、２０４はチップ抵抗
で２層配線基板２０１に設けられたホール２１５に挿入
されている。ホール２１５の上部及び下部にはそれぞれ
パッド２０７およびパッド２０８が設けられている。２
１１はパタン層２０２上に実装されているＩＣ、２１２
はそのＩＣ２１１の出力ピン、２０５は出力ピン２１２
とパッド２０７を結ぶ配線パタン、２１３はパタン層２
０３上に実装されているＩＣ、２１４はそのＩＣ２１３
の入力ピン、２０６はパッド２０８と入力ピン２１４を
結ぶ配線パタンである。チップ抵抗２０４の上下の電極
２０９および２１０はそれぞれパッド２０７および２０
８に半田接続されている。
【００２２】この例ではパタン層２０２上に実装されて
いるＩＣ２１１の出力ピン２１２とパタン層２０３上に
実装されているＩＣ２１３の入力ピン２１４とがホール
２１５に挿入されたチップ抵抗２０４を介して接続され
ている。チップ抵抗２０４の実装面積がホール２１５の
面積だけですむことから実装面積の削減ができ、またチ
ップ抵抗２０４を信号パタンが込み合うＩＣの出力ピン
２１２のすぐそばに実装可能であることから信号の反射
やオーバーシュート、アンダーシュート等のＩＣの誤動
作をまねくノイズを減少させることができる。
いるＩＣ２１１の出力ピン２１２とパタン層２０３上に
実装されているＩＣ２１３の入力ピン２１４とがホール
２１５に挿入されたチップ抵抗２０４を介して接続され
ている。チップ抵抗２０４の実装面積がホール２１５の
面積だけですむことから実装面積の削減ができ、またチ
ップ抵抗２０４を信号パタンが込み合うＩＣの出力ピン
２１２のすぐそばに実装可能であることから信号の反射
やオーバーシュート、アンダーシュート等のＩＣの誤動
作をまねくノイズを減少させることができる。
【００２３】図４は多層配線基板においてチップコンデ
ンサを使用した場合の本発明の実施例を示す断面図であ
る。
ンサを使用した場合の本発明の実施例を示す断面図であ
る。
【００２４】図において、３０１は表面のパタン層３０
２と中間層の電源層３０３およびＧＮＤ層（接地層）３
０４と裏面のパタン層３０５を有する４層配線基板、３
０６はチップコンデンサで４層配線基板３０１に設けら
れたホール３１５に挿入されている。３０８はパタン層
３０２上の配線パタンと電源層３０３とをつなぐスルー
ホールでホール３１５に連続しており、４層配線基板３
０１に設けられた貫通穴の一部分からなる。３１３はパ
タン層３０２上に実装されているＩＣ、３１４はそのＩ
Ｃ３１３の電源ピン、３０７はＩＣの電源ピン３１４と
スルーホール３０８を結ぶ配線パタンである。
２と中間層の電源層３０３およびＧＮＤ層（接地層）３
０４と裏面のパタン層３０５を有する４層配線基板、３
０６はチップコンデンサで４層配線基板３０１に設けら
れたホール３１５に挿入されている。３０８はパタン層
３０２上の配線パタンと電源層３０３とをつなぐスルー
ホールでホール３１５に連続しており、４層配線基板３
０１に設けられた貫通穴の一部分からなる。３１３はパ
タン層３０２上に実装されているＩＣ、３１４はそのＩ
Ｃ３１３の電源ピン、３０７はＩＣの電源ピン３１４と
スルーホール３０８を結ぶ配線パタンである。
【００２５】スルーホール３０８は４層配線基板３０１
に設けられた貫通穴の表面から電源層３０３までの部分
で内面は導体で覆われている。ホール３１５はその貫通
穴の電源層３０３とＧＮＤ層３０４との間の部分で電源
層３０３に設けられたパッド３０９およびＧＮＤ層に設
けられたパッド３１０を除いて内面には導体が設けられ
ていない。チップコンデンサの電極３１１および３１２
はそれぞれパッド３０９および３１０に半田接続されて
いる。
に設けられた貫通穴の表面から電源層３０３までの部分
で内面は導体で覆われている。ホール３１５はその貫通
穴の電源層３０３とＧＮＤ層３０４との間の部分で電源
層３０３に設けられたパッド３０９およびＧＮＤ層に設
けられたパッド３１０を除いて内面には導体が設けられ
ていない。チップコンデンサの電極３１１および３１２
はそれぞれパッド３０９および３１０に半田接続されて
いる。
【００２６】本実施例では、ホール３１５においてパッ
ド３０９と電源層３０３、およびパッド３１０トＧＮＤ
層３０４はつながっており、また電源層３０３のパッド
３０９とスルーホール３０８ともつながっている。この
ホールにチップコンデンサ３０６を挿入することで、チ
ップコンデンサ３０６の各電極３１１および３１２はパ
ッド３０９および３１０を通して電源層３０３およびＧ
ＮＤ層３０４とにそれぞれ直接接続され、またチップコ
ンデンサ３０６とＩＣ３１３の電源ピン３１４とはスル
ーホール３０８と配線パタン３０７とで接続される。こ
れにより、従来のような多層配線基板の表面上のチップ
コンデンサに対し電源層、ＧＮＤ層に接続するためのス
ルーホールも配線パタンも不要となる。
ド３０９と電源層３０３、およびパッド３１０トＧＮＤ
層３０４はつながっており、また電源層３０３のパッド
３０９とスルーホール３０８ともつながっている。この
ホールにチップコンデンサ３０６を挿入することで、チ
ップコンデンサ３０６の各電極３１１および３１２はパ
ッド３０９および３１０を通して電源層３０３およびＧ
ＮＤ層３０４とにそれぞれ直接接続され、またチップコ
ンデンサ３０６とＩＣ３１３の電源ピン３１４とはスル
ーホール３０８と配線パタン３０７とで接続される。こ
れにより、従来のような多層配線基板の表面上のチップ
コンデンサに対し電源層、ＧＮＤ層に接続するためのス
ルーホールも配線パタンも不要となる。
【００２７】また、チップコンデンサ３０３の実装面積
がホール３１５の面積だけですむことから、信号パタン
が込み合うＩＣ３１３のピン３１４のすぐそばに実装可
能なため電源ノイズを減少させることができる。
がホール３１５の面積だけですむことから、信号パタン
が込み合うＩＣ３１３のピン３１４のすぐそばに実装可
能なため電源ノイズを減少させることができる。
【００２８】
【発明の効果】第一の効果は、チップ部品のための実装
面積を削減できることである。この結果としてチップ部
品以外のＩＣなどの実装部品や配線パターンの集積度を
高め実装密度を高くできる。
面積を削減できることである。この結果としてチップ部
品以外のＩＣなどの実装部品や配線パターンの集積度を
高め実装密度を高くできる。
【００２９】その理由は、チップ部品をホールに縦方向
に挿入できることからチップ部品の実装面積が小径のホ
ールののみの面積ですむためである。
に挿入できることからチップ部品の実装面積が小径のホ
ールののみの面積ですむためである。
【００３０】第２の効果は、信号の反射やオーバーシュ
ート、アンダーシュート、電源ノイズ等のＩＣの誤動作
をまねくノイズに対して良好な効果を得られることであ
る。
ート、アンダーシュート、電源ノイズ等のＩＣの誤動作
をまねくノイズに対して良好な効果を得られることであ
る。
【００３１】その理由は、チップ部品の実装面積が、小
径のホールのみで済むことから信号パタンが込み合って
いるＩＣのピンそばにもチップ部品を実装することが可
能なためである。
径のホールのみで済むことから信号パタンが込み合って
いるＩＣのピンそばにもチップ部品を実装することが可
能なためである。
【図１】本発明の実施の形態の多層配線基盤の一部を切
断して示す斜視図である。
断して示す斜視図である。
【図２】図１中のチップ部品１０４の斜視図である。
【図３】本発明の一実施例チップ抵抗を使用した多層配
線基板を示す断面図である。
線基板を示す断面図である。
【図４】本発明他の実施例のチップコンデンサを使用し
た多層配線基板を示す断面図である。
た多層配線基板を示す断面図である。
【図５】従来の多層配線基板を一部を切断して示す斜視
図である。
図である。
【図６】従来の他の多層配線基板の斜視図である。
１０１ 多層配線基板 １０２、１０３ パタン層 １０４ チップ部品 １０５、１０６ 電極 １０７ ホール １０８ 配線パタン １０９、１１０ パッド １１１ スルーホール ２０１ ２層配線基板 ２０２、２０３ パタン層 ２０４ チップ抵抗 ２０５、２０６ 配線パタン ２０７、２０８ パッド ２０９、２１０ 電極 ２１１、２１３ ＩＣ ２１５ ホール ３０１ ４層配線基板 ３０２、３０５ パタン層 ３０３ 電源層 ３０４ ＧＮＤ層 ３０６ チップコンデンサ ３０７ 配線パタン ３０８ スルーホール ３０９、３１０ パッド ３１１、３１２ 電極 ３１３ ＩＣ ３１５ ホール ４０１ 多層配線基板 ４０２ チップ部品 ４０３ スルーホール ４０４ 配線パタン ４０５〜４０８ パタン層 ５０１ 両面銅張り板 ５０２ 絶縁層 ５０３ 配線パタン ５０４ 穴 ５０５ チップ部品 ５０６ ベアチップ部品 ５０７ スルーホール ５０８ バイアホール ５１０ 大型表面実装部品
Claims (4)
- 【請求項１】 厚さ方向のホールにチップ部品を挿入し
たことを特徴とする多層配線基板。 - 【請求項２】 チップ部品はチップ抵抗であることを特
徴とする請求項１記載の多層配線基板。 - 【請求項３】 チップ部品はチップコンデンサであるこ
とを特徴とする請求項１記載の多層配線基板。 - 【請求項４】 チップ部品はチップコイルであることを
特徴とする請求項１記載の多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8126930A JPH09312478A (ja) | 1996-05-22 | 1996-05-22 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8126930A JPH09312478A (ja) | 1996-05-22 | 1996-05-22 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312478A true JPH09312478A (ja) | 1997-12-02 |
Family
ID=14947426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8126930A Pending JPH09312478A (ja) | 1996-05-22 | 1996-05-22 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312478A (ja) |
Cited By (5)
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1996
- 1996-05-22 JP JP8126930A patent/JPH09312478A/ja active Pending
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