JPH09238140A - Ａｔｍスイッチ - Google Patents
ＡｔｍスイッチInfo
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- JPH09238140A JPH09238140A JP4329696A JP4329696A JPH09238140A JP H09238140 A JPH09238140 A JP H09238140A JP 4329696 A JP4329696 A JP 4329696A JP 4329696 A JP4329696 A JP 4329696A JP H09238140 A JPH09238140 A JP H09238140A
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- cell
- processor
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Abstract
(57)【要約】
【課題】 流動的なプロトコル規格に関するセル処理を
柔軟に処理でき、しかもセルデータを格納するために必
要となるメモリ量を削減することができるＡＴＭスイッ
チを提供する。 【解決手段】 ＡＴＭ入力セルデータに対するプロトコ
ル処理を行うプロセッサを備えたＡＴＭスイッチにおい
て、前記プロセッサから直接アクセス可能なレジスタ群
と、前記レジスタ群に対して、前記ＡＴＭ入力セルデー
タの一部または全部の書き込み／読み出しを行う書き込
み／読み出し手段とを設け、前記プロセッサは、書き込
まれた前記レジスタ群上のＡＴＭ入力セルデータに対し
てプロトコル処理を行うように構成にする。
柔軟に処理でき、しかもセルデータを格納するために必
要となるメモリ量を削減することができるＡＴＭスイッ
チを提供する。 【解決手段】 ＡＴＭ入力セルデータに対するプロトコ
ル処理を行うプロセッサを備えたＡＴＭスイッチにおい
て、前記プロセッサから直接アクセス可能なレジスタ群
と、前記レジスタ群に対して、前記ＡＴＭ入力セルデー
タの一部または全部の書き込み／読み出しを行う書き込
み／読み出し手段とを設け、前記プロセッサは、書き込
まれた前記レジスタ群上のＡＴＭ入力セルデータに対し
てプロトコル処理を行うように構成にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Asyuchro
nous transfer mode）セルを交換するＡＴＭスイッチに
関し、特にプロセッサを用いてセルデータ処理を行うＡ
ＴＭスイッチに関する。
nous transfer mode）セルを交換するＡＴＭスイッチに
関し、特にプロセッサを用いてセルデータ処理を行うＡ
ＴＭスイッチに関する。
【０００２】
【従来の技術】ＡＴＭスイッチにおけるセル処理は、セ
ルの到着順序を乱さないように処理する必要性や、スイ
ッチ内にセルが滞留する時間をなるべく短くする必要性
があり、特定のプロトコル処理を行うセルに対しても、
そのプロトコル処理を行わないセルの処理時間と同等の
期間内にそれを完了する必要がある。
ルの到着順序を乱さないように処理する必要性や、スイ
ッチ内にセルが滞留する時間をなるべく短くする必要性
があり、特定のプロトコル処理を行うセルに対しても、
そのプロトコル処理を行わないセルの処理時間と同等の
期間内にそれを完了する必要がある。
【０００３】従来のＡＴＭスイッチでは、このようなセ
ル処理時間に対する厳しい制約から専用のセルデータ処
理回路を構成し、プロトコル処理を固定的なシーケンス
で実行していた。
ル処理時間に対する厳しい制約から専用のセルデータ処
理回路を構成し、プロトコル処理を固定的なシーケンス
で実行していた。
【０００４】図１０は、専用のセルデータ処理回路（シ
ーケンサ）を備えた従来のＡＴＭスイッチの概念図であ
る。
ーケンサ）を備えた従来のＡＴＭスイッチの概念図であ
る。
【０００５】このＡＴＭスイッチにおけるシーケンサ１
０１の内部は、レジスタとプロセッサが分離されておら
ず、セルデータに対する書き換え処理が必要な部分に専
用の演算器が設けられている。
０１の内部は、レジスタとプロセッサが分離されておら
ず、セルデータに対する書き換え処理が必要な部分に専
用の演算器が設けられている。
【０００６】しかし、このような専用ハードウェアを用
いてプロトコル処理を固定的なシーケンスで実行する場
合では、プロトコルの変更に対して的確に対応すること
ができず、プロトコルの変更に対する柔軟性に欠ける結
果となる。
いてプロトコル処理を固定的なシーケンスで実行する場
合では、プロトコルの変更に対して的確に対応すること
ができず、プロトコルの変更に対する柔軟性に欠ける結
果となる。
【０００７】そこで、最近では、複雑かつ流動的な規格
に基づくプロトコル処理を行うために有効であるとし
て、プロセッサでソフトウェア処理を行うＡＴＭスイッ
チが提案されている。この種のＡＴＭスイッチにおい
て、プロセッサを用いたセルデータ処理を行う場合は、
必要となるセルデータの特定領域のみをプロセッサのレ
ジスタへロードし、処理を終えたデータをストアし直す
といった処理をソフトウェアで制御している。
に基づくプロトコル処理を行うために有効であるとし
て、プロセッサでソフトウェア処理を行うＡＴＭスイッ
チが提案されている。この種のＡＴＭスイッチにおい
て、プロセッサを用いたセルデータ処理を行う場合は、
必要となるセルデータの特定領域のみをプロセッサのレ
ジスタへロードし、処理を終えたデータをストアし直す
といった処理をソフトウェアで制御している。
【０００８】図１１は、プロセッサを備えた従来のＡＴ
Ｍスイッチの概念図である。
Ｍスイッチの概念図である。
【０００９】このＡＴＭスイッチでは、プロセッサとレ
ジスタとが分離されて構成されている。セルデータに対
する書き換え処理の発生する領域を限定し、セルデータ
を一時蓄積しているレジスタ１０２の一部分１０２ａだ
けをプロセッサ１０３からアクセス可能とすることによ
って、プロセッサ１０３がセルデータを保持するための
レジスタ数を数ワードに抑えるようにしている。
ジスタとが分離されて構成されている。セルデータに対
する書き換え処理の発生する領域を限定し、セルデータ
を一時蓄積しているレジスタ１０２の一部分１０２ａだ
けをプロセッサ１０３からアクセス可能とすることによ
って、プロセッサ１０３がセルデータを保持するための
レジスタ数を数ワードに抑えるようにしている。
【００１０】ＵＴＯＰＩＡ（Universal Test & Operati
ons PHY Interface for ATM ）インターフェース（以
下、ＵＴＯＰＩＡ・Ｉ／Ｆという）から入力されたＡＴ
Ｍ入力セルは、セル・プロセッサ１０３からの処理を受
ける間、レジスタ１０２に一時蓄積されるが、プロセッ
サ１０３から直接アクセスされるデータ領域はレジスタ
１０２の限られた一部分１０２ａだけである。プロセッ
サ１０３による処理が完了すると、レジスタ１０２に蓄
積されていたセルデータは、ＡＴＭ出力セルとして出力
される。
ons PHY Interface for ATM ）インターフェース（以
下、ＵＴＯＰＩＡ・Ｉ／Ｆという）から入力されたＡＴ
Ｍ入力セルは、セル・プロセッサ１０３からの処理を受
ける間、レジスタ１０２に一時蓄積されるが、プロセッ
サ１０３から直接アクセスされるデータ領域はレジスタ
１０２の限られた一部分１０２ａだけである。プロセッ
サ１０３による処理が完了すると、レジスタ１０２に蓄
積されていたセルデータは、ＡＴＭ出力セルとして出力
される。
【００１１】
【発明が解決しようとする課題】しかしながら、プロト
コル処理をプロセッサを用いて行う上記従来のＡＴＭス
イッチにおいては、次のような問題点があった。
コル処理をプロセッサを用いて行う上記従来のＡＴＭス
イッチにおいては、次のような問題点があった。
【００１２】（１）処理サイクルが不足する。この点を
図１２を用いて具体的に説明すると、通常、プロセッサ
１０３からアクセス可能なレジスタ数には制限（数ワー
ド）があるため、ＡＴＭセル全体をこの上にマッピング
することは不可能である。そのため、セルデータを一時
蓄積したセル・バッファメモリ１０２から、必要な部分
のみをプロセッサ１０３によって直接アクセス可能なレ
ジスタ１０２ａへ一旦転送し、その上でデータ処理を行
って再びセル・バッファ１０２へデータを転送し直すと
いった手順が必要であった。このデータ転送にかかるス
テップ数も、プロトコル処理にかかるステップ数に含ま
れてしまうため、実質的なデータ処理ステップ数を圧迫
することになり、サイクル数の不足が発生していた。
図１２を用いて具体的に説明すると、通常、プロセッサ
１０３からアクセス可能なレジスタ数には制限（数ワー
ド）があるため、ＡＴＭセル全体をこの上にマッピング
することは不可能である。そのため、セルデータを一時
蓄積したセル・バッファメモリ１０２から、必要な部分
のみをプロセッサ１０３によって直接アクセス可能なレ
ジスタ１０２ａへ一旦転送し、その上でデータ処理を行
って再びセル・バッファ１０２へデータを転送し直すと
いった手順が必要であった。このデータ転送にかかるス
テップ数も、プロトコル処理にかかるステップ数に含ま
れてしまうため、実質的なデータ処理ステップ数を圧迫
することになり、サイクル数の不足が発生していた。
【００１３】（２）セルデータをプロセッサ１０３のレ
ジスタ上へ展開する際に必要となるレジスタバンクと、
ＵＴＯＰＩＡ・Ｉ／Ｆで用いるセルＦＩＦＯとが重複し
てセルバッファを構成するため、セルバッファメモリ１
０２が増加する。
ジスタ上へ展開する際に必要となるレジスタバンクと、
ＵＴＯＰＩＡ・Ｉ／Ｆで用いるセルＦＩＦＯとが重複し
てセルバッファを構成するため、セルバッファメモリ１
０２が増加する。
【００１４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、流動的なプロ
トコル規格に関するセル処理を柔軟に処理でき、しかも
セルデータを格納するために必要となるメモリ量を削減
することができるＡＴＭスイッチを提供することであ
る。またその他の目的は、プロトコル処理をプロセッサ
を用いて行う場合の処理サイクル不足を緩和することが
できるＡＴＭスイッチを提供することである。
するためになされたもので、その目的は、流動的なプロ
トコル規格に関するセル処理を柔軟に処理でき、しかも
セルデータを格納するために必要となるメモリ量を削減
することができるＡＴＭスイッチを提供することであ
る。またその他の目的は、プロトコル処理をプロセッサ
を用いて行う場合の処理サイクル不足を緩和することが
できるＡＴＭスイッチを提供することである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、ＡＴＭ入力セルデータに対す
るプロトコル処理を行うプロセッサを備えたＡＴＭスイ
ッチにおいて、前記プロセッサから直接アクセス可能な
レジスタ群と、前記レジスタ群に対して、前記ＡＴＭ入
力セルデータの一部または全部の書き込み／読み出しを
行う書き込み／読み出し手段とを設け、前記プロセッサ
は、前記レジスタ群上に書き込まれたＡＴＭ入力セルデ
ータに対してプロトコル処理を行うように構成にしたこ
とにある。
に、第１の発明の特徴は、ＡＴＭ入力セルデータに対す
るプロトコル処理を行うプロセッサを備えたＡＴＭスイ
ッチにおいて、前記プロセッサから直接アクセス可能な
レジスタ群と、前記レジスタ群に対して、前記ＡＴＭ入
力セルデータの一部または全部の書き込み／読み出しを
行う書き込み／読み出し手段とを設け、前記プロセッサ
は、前記レジスタ群上に書き込まれたＡＴＭ入力セルデ
ータに対してプロトコル処理を行うように構成にしたこ
とにある。
【００１６】この第１の発明によれば、プロセッサは、
書き込み手段によってレジスタ群上に書き込まれたＡＴ
Ｍ入力セルデータに対してプロトコル処理を行い、その
処理終了後に読み出し手段によって前記レジスタ群から
読み出される。
書き込み手段によってレジスタ群上に書き込まれたＡＴ
Ｍ入力セルデータに対してプロトコル処理を行い、その
処理終了後に読み出し手段によって前記レジスタ群から
読み出される。
【００１７】第２の発明の特徴は、上記第１の発明にお
いて、前記レジスタ群を構成するメモリは、２つの読出
しポート及び１つの書き込みポートを有する３ポートメ
モリであり、前記プロセッサ内の演算器の２つの入力側
に前記２つの読出しポートをそれぞれ接続し、該演算器
の出力側に前記書き込みポートを接続したことにある。
いて、前記レジスタ群を構成するメモリは、２つの読出
しポート及び１つの書き込みポートを有する３ポートメ
モリであり、前記プロセッサ内の演算器の２つの入力側
に前記２つの読出しポートをそれぞれ接続し、該演算器
の出力側に前記書き込みポートを接続したことにある。
【００１８】この第２の発明によれば、ＡＴＭ入力セル
データをレジスタ群へ書き込むときには書き込みポート
を用い、該レジスタ群からの読み出しを行うときには、
２つの読み出しポートのうち少なくとも一方を用いる。
データをレジスタ群へ書き込むときには書き込みポート
を用い、該レジスタ群からの読み出しを行うときには、
２つの読み出しポートのうち少なくとも一方を用いる。
【００１９】第３の発明の特徴は、上記第１または第２
の発明において、前記レジスタ群を最低２枚以上の切り
替え可能なレジスタバンクによって構成し、前記セルデ
ータの読出し／書き込みと、前記プロセッサによる処理
とを並行して実行する構成にしたことにある。
の発明において、前記レジスタ群を最低２枚以上の切り
替え可能なレジスタバンクによって構成し、前記セルデ
ータの読出し／書き込みと、前記プロセッサによる処理
とを並行して実行する構成にしたことにある。
【００２０】この第３の発明によれば、ＡＴＭ入力セル
データを展開するレジスタバンクのパイプラインを、よ
り少ないメモリ量で実現する。
データを展開するレジスタバンクのパイプラインを、よ
り少ないメモリ量で実現する。
【００２１】第４の発明の特徴は、上記第１または第２
の発明において、前記レジスタ群を最低３枚以上の切り
替え可能なレジスタバンクによって構成し、前記書き込
み／読み出し手段によるＡＴＭ入力セルデータの書き込
みと、前記プロセッサによる処理と、前記書き込み／読
み出し手段によるＡＴＭ入力セルデータの読出しとを並
行して実行する構成にしたことにある。
の発明において、前記レジスタ群を最低３枚以上の切り
替え可能なレジスタバンクによって構成し、前記書き込
み／読み出し手段によるＡＴＭ入力セルデータの書き込
みと、前記プロセッサによる処理と、前記書き込み／読
み出し手段によるＡＴＭ入力セルデータの読出しとを並
行して実行する構成にしたことにある。
【００２２】この第４の発明によれば、ＡＴＭ入力セル
データを展開するレジスタバンクのパイプラインを、よ
り少ないメモリ量で簡単且つ的確に実現する。
データを展開するレジスタバンクのパイプラインを、よ
り少ないメモリ量で簡単且つ的確に実現する。
【００２３】第５の発明の特徴は、上記第４の発明にお
いて、前記ＡＴＭ入力セルデータを入力するセルインタ
ーフェース内に具備されるセルＦＩＦＯを、前記レジス
タバンクと共用する形で最低３枚以上のセルバッファに
よって構成することにある。
いて、前記ＡＴＭ入力セルデータを入力するセルインタ
ーフェース内に具備されるセルＦＩＦＯを、前記レジス
タバンクと共用する形で最低３枚以上のセルバッファに
よって構成することにある。
【００２４】この第５の発明によれば、パイプラインを
構成するメモリ手段と、セルＦＩＦＯとをレジスタ群に
よって共有化する。
構成するメモリ手段と、セルＦＩＦＯとをレジスタ群に
よって共有化する。
【００２５】第６の発明の特徴は、上記第５の発明にお
いて、前記レジスタバンクを最低４枚以上のセルバッフ
ァで構成し、前記プロセッサによる処理と前記レジスタ
群からのセルデータの読み出しとの処理速度がＡＴＭ入
力セルデータの間隔よりも速い一定間隔であるときは、
前記レジスタバンクに、前記セルインターフェースのセ
ルＦＩＦＯとしての速度調整機能を持たせるようにした
ことにある。
いて、前記レジスタバンクを最低４枚以上のセルバッフ
ァで構成し、前記プロセッサによる処理と前記レジスタ
群からのセルデータの読み出しとの処理速度がＡＴＭ入
力セルデータの間隔よりも速い一定間隔であるときは、
前記レジスタバンクに、前記セルインターフェースのセ
ルＦＩＦＯとしての速度調整機能を持たせるようにした
ことにある。
【００２６】この第６の発明によれば、レジスタバンク
は、ＡＴＭ入力セルデータの入力間隔とプロセッサでの
処理間隔との差を吸収するＦＩＦＯとしての働きと、プ
ロセッサがアクセスするレジスタを構成するためのパイ
プラインとしての働きとの両方を実現する。
は、ＡＴＭ入力セルデータの入力間隔とプロセッサでの
処理間隔との差を吸収するＦＩＦＯとしての働きと、プ
ロセッサがアクセスするレジスタを構成するためのパイ
プラインとしての働きとの両方を実現する。
【００２７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＡＴＭスイッチの要部構成を示すブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るＡＴＭスイッチの要部構成を示すブロック図である。
【００２８】このＡＴＭスイッチは、セルデータの処理
を行うセル処理専用プロセッサ１と、ＵＴＯＰＩＡ・Ｉ
／Ｆを介して入力されたＡＴＭ入力セルデータを蓄積し
前記プロセッサ１から直接アクセス可能なレジスタバン
クを構成するセルバッファメモリ（レジスタ群）２とを
備えている。
を行うセル処理専用プロセッサ１と、ＵＴＯＰＩＡ・Ｉ
／Ｆを介して入力されたＡＴＭ入力セルデータを蓄積し
前記プロセッサ１から直接アクセス可能なレジスタバン
クを構成するセルバッファメモリ（レジスタ群）２とを
備えている。
【００２９】ＵＴＯＰＩＡ・Ｉ／ＦよりＡＴＭスイッチ
に到着したＡＴＭセルは、セルバッファメモリ２へ一時
的に蓄積され、ここでプロセッサ１からの処理を受け、
その処理終了後に該セルバッファメモリ２から読み出さ
れるようになっている。このとき、セルバッファメモリ
２に対するＡＴＭセルの書き込みと、読み出しはプロセ
ッサ１を介さずに行われ、プロセッサ１は、セルバッフ
ァメモリ２を用いてプロトコル処理を行う。
に到着したＡＴＭセルは、セルバッファメモリ２へ一時
的に蓄積され、ここでプロセッサ１からの処理を受け、
その処理終了後に該セルバッファメモリ２から読み出さ
れるようになっている。このとき、セルバッファメモリ
２に対するＡＴＭセルの書き込みと、読み出しはプロセ
ッサ１を介さずに行われ、プロセッサ１は、セルバッフ
ァメモリ２を用いてプロトコル処理を行う。
【００３０】また、本実施形態のＡＴＭスイッチは、プ
ロトコル処理の規格が変更された場合にも柔軟に対応で
きるように、ＡＴＭ入力セルデータの全てもしくはペイ
ロードデータ部分の全てを前記セルバッファメモリ２上
に展開するように構成されている。
ロトコル処理の規格が変更された場合にも柔軟に対応で
きるように、ＡＴＭ入力セルデータの全てもしくはペイ
ロードデータ部分の全てを前記セルバッファメモリ２上
に展開するように構成されている。
【００３１】図２は、本実施形態に係るＡＴＭスイッチ
の詳細図であり、図１中のプロセッサ１とセルバッファ
メモリ２の接続関係を示したものである。
の詳細図であり、図１中のプロセッサ１とセルバッファ
メモリ２の接続関係を示したものである。
【００３２】プロセッサ１がアクセスするセルバッファ
メモリ２は、読み出し２ポート（ｒ１，ｒ２）及び書き
込み１ポート（ｗ）の３ポートメモリで構成され、これ
らの読み出し２ポート（ｒ１，ｒ２）及び書き込み１ポ
ート（ｗ）は、プロセッサ１内の演算器１ａの入力２ポ
ート（ｉ１，ｉ２）及び出力１ポート（Ｏ）にそれぞれ
接続されている。
メモリ２は、読み出し２ポート（ｒ１，ｒ２）及び書き
込み１ポート（ｗ）の３ポートメモリで構成され、これ
らの読み出し２ポート（ｒ１，ｒ２）及び書き込み１ポ
ート（ｗ）は、プロセッサ１内の演算器１ａの入力２ポ
ート（ｉ１，ｉ２）及び出力１ポート（Ｏ）にそれぞれ
接続されている。
【００３３】ＡＴＭスイッチへのＡＴＭ入力セルデータ
をセルバッファメモリ２へ書き込むときには前記書き込
みポート（ｗ）を用い、該セルバッファメモリ２からの
読み出しを行うときには、前記２つの読み出しポート
（ｒ１，ｒ２）のうち少なくとも一方を用いる。すなわ
ち、ＡＴＭスイッチへの到着セルは、セルバッファメモ
リ２の書き込みポート（ｗ）を介してセルバッファメモ
リ２上へ展開し、そのセルデータの回収は、セルバッフ
ァメモリ２の読み出しポート（ｒ１，ｒ２）の少なくと
も１ポートを用いて行う。
をセルバッファメモリ２へ書き込むときには前記書き込
みポート（ｗ）を用い、該セルバッファメモリ２からの
読み出しを行うときには、前記２つの読み出しポート
（ｒ１，ｒ２）のうち少なくとも一方を用いる。すなわ
ち、ＡＴＭスイッチへの到着セルは、セルバッファメモ
リ２の書き込みポート（ｗ）を介してセルバッファメモ
リ２上へ展開し、そのセルデータの回収は、セルバッフ
ァメモリ２の読み出しポート（ｒ１，ｒ２）の少なくと
も１ポートを用いて行う。
【００３４】このように、レジスタバンクを構成するセ
ルバッファメモリ２と演算器１ａとを接続することで、
そのレジスタバンク上に展開された全てのセルデータに
対して、１ステップの命令で演算を行い、かつその結果
をセルの任意の位置に保存するようにしている。
ルバッファメモリ２と演算器１ａとを接続することで、
そのレジスタバンク上に展開された全てのセルデータに
対して、１ステップの命令で演算を行い、かつその結果
をセルの任意の位置に保存するようにしている。
【００３５】図３は、本実施形態に係るＡＴＭスイッチ
の詳細図であり、図１中のセルバッファメモリ２におけ
るレジスタバンクを示したものである。
の詳細図であり、図１中のセルバッファメモリ２におけ
るレジスタバンクを示したものである。
【００３６】同図に示すように、図１中のセルバッファ
メモリ２は、３枚のレジスタバンク、つまりセルバッフ
ァ２Ａ，２Ｂ，２Ｃで構成され、ＡＴＭ入力セルデータ
の書き込みとプロセッサ１による処理とセルデータの読
み出しとを各々独立して並行処理（パイプライン処理）
できるようにしたものである。
メモリ２は、３枚のレジスタバンク、つまりセルバッフ
ァ２Ａ，２Ｂ，２Ｃで構成され、ＡＴＭ入力セルデータ
の書き込みとプロセッサ１による処理とセルデータの読
み出しとを各々独立して並行処理（パイプライン処理）
できるようにしたものである。
【００３７】すなわち、プロセッサ１が、ＡＴＭスイッ
チに到着するＡＴＭセルをセル到着間隔にほぼ等しいセ
ル処理時間（１セル時間）に処理して、セル位相のずれ
がどのような位置でも確実にデータの受け渡しが行われ
るようにするには、ＡＴＭスイッチへの到着セルをレジ
スタバンクへ展開する展開ステージと、プロセッサ１の
処理によるレジスタバンクへのアクセスが行われるアク
セスステージと、処理後のセルデータをレジスタバンク
から回収する回収ステージとが必要となる。
チに到着するＡＴＭセルをセル到着間隔にほぼ等しいセ
ル処理時間（１セル時間）に処理して、セル位相のずれ
がどのような位置でも確実にデータの受け渡しが行われ
るようにするには、ＡＴＭスイッチへの到着セルをレジ
スタバンクへ展開する展開ステージと、プロセッサ１の
処理によるレジスタバンクへのアクセスが行われるアク
セスステージと、処理後のセルデータをレジスタバンク
から回収する回収ステージとが必要となる。
【００３８】そのため、本実施形態のセルバッファメモ
リ２では、上記の展開ステージとアクセスステージと回
収ステージとの３段階のパイプラインを構成し、レジス
タバンクもこの数だけバンク切り替え可能なセルバッフ
ァによって構成している。
リ２では、上記の展開ステージとアクセスステージと回
収ステージとの３段階のパイプラインを構成し、レジス
タバンクもこの数だけバンク切り替え可能なセルバッフ
ァによって構成している。
【００３９】それと共に、セルバッファ２Ａ，２Ｂ，２
Ｃによって構成される３枚のレジスタバンクは、ＵＴＯ
ＰＩＡ・Ｉ／Ｆで必要となるセルＦＩＦＯと共用されて
いる。すなわち、３枚のレジスタバンクで構成される本
実施形態のセルバッファメモリ２は、ＵＴＯＰＩＡ・Ｉ
／Ｆを介してＡＴＭスイッチへ到着するＡＴＭセルに対
して、ＵＴＯＰＩＡ・Ｉ／Ｆ上でのデータ転送速度とＡ
ＴＭスイッチ内部でのセル処理速度との差異を調整する
ためのＦＩＦＯの機能も有し、該セルバッファメモリ２
によってＡＴＭセルはスイッチ内部のプロセッサ１と結
合されている。
Ｃによって構成される３枚のレジスタバンクは、ＵＴＯ
ＰＩＡ・Ｉ／Ｆで必要となるセルＦＩＦＯと共用されて
いる。すなわち、３枚のレジスタバンクで構成される本
実施形態のセルバッファメモリ２は、ＵＴＯＰＩＡ・Ｉ
／Ｆを介してＡＴＭスイッチへ到着するＡＴＭセルに対
して、ＵＴＯＰＩＡ・Ｉ／Ｆ上でのデータ転送速度とＡ
ＴＭスイッチ内部でのセル処理速度との差異を調整する
ためのＦＩＦＯの機能も有し、該セルバッファメモリ２
によってＡＴＭセルはスイッチ内部のプロセッサ１と結
合されている。
【００４０】以上のように構成される本実施形態のＡＴ
Ｍスイッチによれば、ＵＴＯＰＩＡ・Ｉ／Ｆを介して到
着するＡＴＭセルは、その到着間隔より若干短く設定さ
れたスイッチ内部でのセル処理間隔との差異を調整する
ため、一旦セルデータを蓄積するためのセルバッファメ
モリ２のセルバッファ２Ｃに格納される。このセルバッ
ファ２Ｃへのデータ書き込みは、ＵＴＯＰＩＡ・Ｉ／Ｆ
の動作速度によって行われ、データ読み出しはスイッチ
内部のセル処理速度によって行われるため、このセルバ
ッファ２Ｃへのデータ書き込みと読み出しは非同期に行
われる。
Ｍスイッチによれば、ＵＴＯＰＩＡ・Ｉ／Ｆを介して到
着するＡＴＭセルは、その到着間隔より若干短く設定さ
れたスイッチ内部でのセル処理間隔との差異を調整する
ため、一旦セルデータを蓄積するためのセルバッファメ
モリ２のセルバッファ２Ｃに格納される。このセルバッ
ファ２Ｃへのデータ書き込みは、ＵＴＯＰＩＡ・Ｉ／Ｆ
の動作速度によって行われ、データ読み出しはスイッチ
内部のセル処理速度によって行われるため、このセルバ
ッファ２Ｃへのデータ書き込みと読み出しは非同期に行
われる。
【００４１】そして、プロセッサ１のアクセスステージ
を構成するセルバッファ２ＢへＡＴＭセルのデータが移
動した時点で、プロセッサ１はセルバッファメモリ２の
２つの読み出しポート（ｒ１，ｒ２）と１つの書き込み
ポート（ｗ）を用いて、セルデータに対してアクセス
し、処理結果の書き戻しを行う。
を構成するセルバッファ２ＢへＡＴＭセルのデータが移
動した時点で、プロセッサ１はセルバッファメモリ２の
２つの読み出しポート（ｒ１，ｒ２）と１つの書き込み
ポート（ｗ）を用いて、セルデータに対してアクセス
し、処理結果の書き戻しを行う。
【００４２】プロセッサ１によるセル処理は１セル時間
内に完了し、次のセル処理期間には、セルバッファメモ
リ２のセルバッファ２Ａから処理を終えたセルデータが
読み出される。
内に完了し、次のセル処理期間には、セルバッファメモ
リ２のセルバッファ２Ａから処理を終えたセルデータが
読み出される。
【００４３】図４は、本実施形態の動作タイミングチャ
ートであり、プロセッサ処理の処理サイクルが一定で隙
間無く処理される前提で、タイミングを規定したもので
ある。
ートであり、プロセッサ処理の処理サイクルが一定で隙
間無く処理される前提で、タイミングを規定したもので
ある。
【００４４】同図の例では、セルデータＢがプロセッサ
処理のサイクルにある間に、セルデータＡの回収（読み
出し）を行い、セルデータＣがプロセッサ処理のサイク
ルにある間に、次々々のセルデータの展開（書き込み）
を行う。各々、１セルサイクル時間をかけて処理を行
う。
処理のサイクルにある間に、セルデータＡの回収（読み
出し）を行い、セルデータＣがプロセッサ処理のサイク
ルにある間に、次々々のセルデータの展開（書き込み）
を行う。各々、１セルサイクル時間をかけて処理を行
う。
【００４５】また、ＵＴＯＰＩＡ・Ｉ／Ｆから入力され
る到着セル間隔が少なくともプロセッサによるセル処理
時間、及び処理後のセルデータを回収するセルバッファ
からのデータ読み出し時間よりも長い場合、すなわち、
セルの到着間隔が一定でないため、プロセッサ処理と回
収の処理サイクルにも隙間が生じている場合は、図５の
タイムチャートに示すように、セルデータの展開が完了
した時間からプロセッサ処理を開始する。そして、それ
が完了した時間からセルデータの回収を行えば、セルバ
ッファ２Ｃへのデータ展開を完了して次のセルバッファ
を準備する必要が発生するまでには、セルバッファ２Ａ
のデータ回収は完了し、バッファは解放されており、上
記のように少なくとも３枚のセルバッファがあれば、一
連のパイプライン処理が実現可能であることが分かる。
る到着セル間隔が少なくともプロセッサによるセル処理
時間、及び処理後のセルデータを回収するセルバッファ
からのデータ読み出し時間よりも長い場合、すなわち、
セルの到着間隔が一定でないため、プロセッサ処理と回
収の処理サイクルにも隙間が生じている場合は、図５の
タイムチャートに示すように、セルデータの展開が完了
した時間からプロセッサ処理を開始する。そして、それ
が完了した時間からセルデータの回収を行えば、セルバ
ッファ２Ｃへのデータ展開を完了して次のセルバッファ
を準備する必要が発生するまでには、セルバッファ２Ａ
のデータ回収は完了し、バッファは解放されており、上
記のように少なくとも３枚のセルバッファがあれば、一
連のパイプライン処理が実現可能であることが分かる。
【００４６】このように本実施形態では、上記パイプラ
インを構成するメモリ手段と、上記セルＦＩＦＯとをセ
ルバッファメモリ２によって共有化することができるた
め、メモリ量を削減することが可能となる。
インを構成するメモリ手段と、上記セルＦＩＦＯとをセ
ルバッファメモリ２によって共有化することができるた
め、メモリ量を削減することが可能となる。
【００４７】なお、上記第１実施形態におけるＡＴＭス
イッチでは、セルバッファメモリ２を３枚の切り替え可
能なレジスタバンク２Ａ，２Ｂ，２Ｃで構成し、前記の
展開ステージとアクセスステージと回収ステージとを独
立した形で並行して処理するようにしたが、図６に示す
ように、そのセルバッファメモリ２に代えて２枚のレジ
スタバンクつまりセルバッファ３Ａ，３Ｂで構成したセ
ルバッファメモリ３を設け、前記展開及び回収ステージ
をレジスタバンク３Ｂを用いて１セル処理サイクル中に
縦列（逐次）処理し、前記アクセスステージをレジスタ
バンク３Ａを用いて処理するようにしてもよい。この場
合の動作タイミングは、図７に示すように、セルデータ
Ｂがプロセッサ処理のサイクルにある間に、セルデータ
Ａの回収（読み出し）と、次々セルデータの展開（書き
込み）とを両方行う必要があるため、プロセッサ処理に
要する１セル時間を分割して動作する。
イッチでは、セルバッファメモリ２を３枚の切り替え可
能なレジスタバンク２Ａ，２Ｂ，２Ｃで構成し、前記の
展開ステージとアクセスステージと回収ステージとを独
立した形で並行して処理するようにしたが、図６に示す
ように、そのセルバッファメモリ２に代えて２枚のレジ
スタバンクつまりセルバッファ３Ａ，３Ｂで構成したセ
ルバッファメモリ３を設け、前記展開及び回収ステージ
をレジスタバンク３Ｂを用いて１セル処理サイクル中に
縦列（逐次）処理し、前記アクセスステージをレジスタ
バンク３Ａを用いて処理するようにしてもよい。この場
合の動作タイミングは、図７に示すように、セルデータ
Ｂがプロセッサ処理のサイクルにある間に、セルデータ
Ａの回収（読み出し）と、次々セルデータの展開（書き
込み）とを両方行う必要があるため、プロセッサ処理に
要する１セル時間を分割して動作する。
【００４８】図８は、本発明の第２実施形態に係るＡＴ
Ｍスイッチの要部構成を示すブロック図である。
Ｍスイッチの要部構成を示すブロック図である。
【００４９】本実施形態は、プロセッサ処理速度とレジ
スタバンクからのセルデータ読み出しの処理速度とが入
力セル間隔よりも若干速い一定間隔である場合に、４枚
のセルバッファ（レジスタバンク）４Ａ，４Ｂ，４Ｃ，
４Ｄ（４枚以上でもよい）を用いることによって、該Ｕ
ＴＯＰＩＡ・Ｉ／ＦのセルＦＩＦＯとしての速度調整機
能を持たせるようにしたものである。
スタバンクからのセルデータ読み出しの処理速度とが入
力セル間隔よりも若干速い一定間隔である場合に、４枚
のセルバッファ（レジスタバンク）４Ａ，４Ｂ，４Ｃ，
４Ｄ（４枚以上でもよい）を用いることによって、該Ｕ
ＴＯＰＩＡ・Ｉ／ＦのセルＦＩＦＯとしての速度調整機
能を持たせるようにしたものである。
【００５０】セルバッファメモリ４の入力側２段分、つ
まりセルバッファ４Ｄ，４Ｃがセルデータ展開用であ
り、３段目のセルバッファ４Ｂがプロセッサ処理用であ
り、そして最終段のセルバッファ４Ａは回収用である。
まりセルバッファ４Ｄ，４Ｃがセルデータ展開用であ
り、３段目のセルバッファ４Ｂがプロセッサ処理用であ
り、そして最終段のセルバッファ４Ａは回収用である。
【００５１】本実施形態では、図９のタイミングチャー
トに示すように、プロセッサ１による処理と、処理後の
セルデータをレジスタバンクから回収するセルバッファ
メモリ４からの読出し間隔とが一定で、且つセル処理サ
イクルの開始時点でレジスタバンク上へのセルデータの
展開が完了していない場合に（図中のＰ０時点）、その
セル処理サイクルでの処理を休止してしまうことが起こ
り得る（図中のβサイクル）。この場合は、該休止サイ
クルβによって展開、プロセッサ処理、及び回収の各処
理がずれるため、図中αで示すサイクルにおいてレジス
タバンクである４枚のセルバッファＡ，Ｂ，Ｃ，Ｄが占
有されてしまうことになる。そのため、セルバッファは
最低４枚必要となっている。
トに示すように、プロセッサ１による処理と、処理後の
セルデータをレジスタバンクから回収するセルバッファ
メモリ４からの読出し間隔とが一定で、且つセル処理サ
イクルの開始時点でレジスタバンク上へのセルデータの
展開が完了していない場合に（図中のＰ０時点）、その
セル処理サイクルでの処理を休止してしまうことが起こ
り得る（図中のβサイクル）。この場合は、該休止サイ
クルβによって展開、プロセッサ処理、及び回収の各処
理がずれるため、図中αで示すサイクルにおいてレジス
タバンクである４枚のセルバッファＡ，Ｂ，Ｃ，Ｄが占
有されてしまうことになる。そのため、セルバッファは
最低４枚必要となっている。
【００５２】この例でのセルバッファメモリ４は、ＵＴ
ＯＰＩＡ・Ｉ／Ｆから入力するセルの間隔とプロセッサ
１でのセル処理間隔との差を吸収するＦＩＦＯとしての
働きと、セル処理プロセッサ１がアクセスするレジスタ
を構成するためのパイプラインとしての働きの両方を実
現することができる。
ＯＰＩＡ・Ｉ／Ｆから入力するセルの間隔とプロセッサ
１でのセル処理間隔との差を吸収するＦＩＦＯとしての
働きと、セル処理プロセッサ１がアクセスするレジスタ
を構成するためのパイプラインとしての働きの両方を実
現することができる。
【００５３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、プロセッサから直接アクセス可能なレジスタ
群と、前記レジスタ群に対して、ＡＴＭ入力セルデータ
の一部または全部の書き込み／読み出しを行う書き込み
／読み出し手段とを設け、前記プロセッサは、書き込ま
れた前記レジスタ群上のＡＴＭ入力セルデータに対して
プロトコル処理を行うように構成にしたので、ＡＴＭス
イッチにおける複雑で現時点でなお流動的なプロトコル
規格に関するセル処理を柔軟に処理できるプロセッサ方
式を実現することができ、そのために必要となるセルデ
ータを展開するレジスタバンクのパイプラインを、セル
バッファメモリの増加を抑えながら実現することが可能
となる。
によれば、プロセッサから直接アクセス可能なレジスタ
群と、前記レジスタ群に対して、ＡＴＭ入力セルデータ
の一部または全部の書き込み／読み出しを行う書き込み
／読み出し手段とを設け、前記プロセッサは、書き込ま
れた前記レジスタ群上のＡＴＭ入力セルデータに対して
プロトコル処理を行うように構成にしたので、ＡＴＭス
イッチにおける複雑で現時点でなお流動的なプロトコル
規格に関するセル処理を柔軟に処理できるプロセッサ方
式を実現することができ、そのために必要となるセルデ
ータを展開するレジスタバンクのパイプラインを、セル
バッファメモリの増加を抑えながら実現することが可能
となる。
【００５４】第２の発明によれば、上記第１の発明にお
いて、前記レジスタ群を構成するメモリは、２つの読出
しポート及び１つの書き込みポートを有する３ポートメ
モリであり、前記プロセッサ内の演算器の２つの入力側
に前記２つの読出しポートをそれぞれ接続し、該演算器
の出力側に前記書き込みポートを接続したので、レジス
タ群上に展開された全てのセルデータに対して、１ステ
ップの命令で演算を行い、かつその結果をセルの任意の
位置に保存することが可能となる。
いて、前記レジスタ群を構成するメモリは、２つの読出
しポート及び１つの書き込みポートを有する３ポートメ
モリであり、前記プロセッサ内の演算器の２つの入力側
に前記２つの読出しポートをそれぞれ接続し、該演算器
の出力側に前記書き込みポートを接続したので、レジス
タ群上に展開された全てのセルデータに対して、１ステ
ップの命令で演算を行い、かつその結果をセルの任意の
位置に保存することが可能となる。
【００５５】第３の発明によれば、上記第１または第２
の発明において、前記レジスタ群を最低２枚以上の切り
替え可能なレジスタバンクによって構成し、前記セルデ
ータの読出し／書き込みと、前記プロセッサによる処理
とを並行して実行する構成にしたので、ＡＴＭ入力セル
データを展開するレジスタバンクのパイプラインを、よ
り少ないメモリ量で実現することができる。また、この
パイプラインの実現により、従来のプロセッサ方式のよ
うに処理サイクルが不足するといったことを防ぐことが
可能となる。
の発明において、前記レジスタ群を最低２枚以上の切り
替え可能なレジスタバンクによって構成し、前記セルデ
ータの読出し／書き込みと、前記プロセッサによる処理
とを並行して実行する構成にしたので、ＡＴＭ入力セル
データを展開するレジスタバンクのパイプラインを、よ
り少ないメモリ量で実現することができる。また、この
パイプラインの実現により、従来のプロセッサ方式のよ
うに処理サイクルが不足するといったことを防ぐことが
可能となる。
【００５６】第４の発明によれば、上記第１または第２
の発明において、前記レジスタ群を最低３枚以上の切り
替え可能なレジスタバンクによって構成し、前記書き込
み／読み出し手段によるＡＴＭ入力セルデータの書き込
みと、前記プロセッサによる処理と、前記書き込み／読
み出し手段によるＡＴＭ入力セルデータの読出しとを並
行して実行する構成にしたので、ＡＴＭ入力セルデータ
を展開するレジスタバンクのパイプラインを、より少な
いメモリ量で簡単且つ的確に実現することが可能とな
る。また、このパイプラインの実現により、従来のプロ
セッサ方式のように処理サイクルが不足するといったこ
とを防ぐことが可能となる。
の発明において、前記レジスタ群を最低３枚以上の切り
替え可能なレジスタバンクによって構成し、前記書き込
み／読み出し手段によるＡＴＭ入力セルデータの書き込
みと、前記プロセッサによる処理と、前記書き込み／読
み出し手段によるＡＴＭ入力セルデータの読出しとを並
行して実行する構成にしたので、ＡＴＭ入力セルデータ
を展開するレジスタバンクのパイプラインを、より少な
いメモリ量で簡単且つ的確に実現することが可能とな
る。また、このパイプラインの実現により、従来のプロ
セッサ方式のように処理サイクルが不足するといったこ
とを防ぐことが可能となる。
【００５７】第５の発明によれば、上記第４の発明にお
いて、前記ＡＴＭ入力セルデータを入力するセルインタ
ーフェース内に具備されるセルＦＩＦＯを、前記レジス
タバンクと共用する形で最低３枚以上のセルバッファに
よって構成したので、パイプラインを構成するメモリ手
段と、セルＦＩＦＯとをレジスタ群によって共有化する
ことが可能となる。
いて、前記ＡＴＭ入力セルデータを入力するセルインタ
ーフェース内に具備されるセルＦＩＦＯを、前記レジス
タバンクと共用する形で最低３枚以上のセルバッファに
よって構成したので、パイプラインを構成するメモリ手
段と、セルＦＩＦＯとをレジスタ群によって共有化する
ことが可能となる。
【００５８】第６の発明によれば、上記第５の発明にお
いて、前記レジスタバンクを最低４枚以上のセルバッフ
ァで構成し、前記プロセッサによる処理と前記レジスタ
群からのセルデータの読み出しとの処理速度がＡＴＭ入
力セルデータの間隔よりも速い一定間隔であるときは、
前記レジスタバンクに、前記セルインターフェースのセ
ルＦＩＦＯとしての速度調整機能を持たせるようにした
ので、レジスタバンクは、ＡＴＭ入力セルデータの入力
間隔とプロセッサでの処理間隔との差を吸収するＦＩＦ
Ｏとしての働きと、プロセッサがアクセスするレジスタ
を構成するためのパイプラインとしての働きとの両方を
実現することが可能となる。
いて、前記レジスタバンクを最低４枚以上のセルバッフ
ァで構成し、前記プロセッサによる処理と前記レジスタ
群からのセルデータの読み出しとの処理速度がＡＴＭ入
力セルデータの間隔よりも速い一定間隔であるときは、
前記レジスタバンクに、前記セルインターフェースのセ
ルＦＩＦＯとしての速度調整機能を持たせるようにした
ので、レジスタバンクは、ＡＴＭ入力セルデータの入力
間隔とプロセッサでの処理間隔との差を吸収するＦＩＦ
Ｏとしての働きと、プロセッサがアクセスするレジスタ
を構成するためのパイプラインとしての働きとの両方を
実現することが可能となる。
【図１】本発明の第１実施形態に係るＡＴＭスイッチの
要部構成を示すブロック図である。
要部構成を示すブロック図である。
【図２】第１実施形態に係るＡＴＭスイッチの詳細図で
ある。
ある。
【図３】第１実施形態に係るＡＴＭスイッチの詳細図で
ある。
ある。
【図４】第１実施形態の動作を示すタイムチャートであ
る。
る。
【図５】第１実施形態の動作を示すタイムチャートであ
る。
る。
【図６】第１実施形態の変形例に係るＡＴＭスイッチの
要部構成を示すブロック図である。
要部構成を示すブロック図である。
【図７】図６に示すＡＴＭスイッチの動作を示すタイム
チャートである。
チャートである。
【図８】本発明の第２実施形態に係るＡＴＭスイッチの
要部構成を示すブロック図である。
要部構成を示すブロック図である。
【図９】第２実施形態の動作を示すタイムチャートであ
る。
る。
【図１０】専用のセルデータ処理回路を備えた従来のＡ
ＴＭスイッチの概念図である。
ＴＭスイッチの概念図である。
【図１１】プロセッサを備えた従来のＡＴＭスイッチの
概念図である。
概念図である。
【図１２】プロセッサを備えた従来のＡＴＭスイッチの
概念図である。
概念図である。
１ セル処理専用プロセッサ １ａ 演算器 ２ セルバッファメモリ（レジスタ群） ２Ａ，２Ｂ，２Ｃ，４Ａ，４Ｂ，４Ｃ，４Ｄ セルバッ
ファ（レジスタバンク） ｒ１，ｒ２ 読み出しポート ｗ 書き込みポート
ファ（レジスタバンク） ｒ１，ｒ２ 読み出しポート ｗ 書き込みポート
Claims (6)
- 【請求項１】 ＡＴＭ入力セルデータに対するプロトコ
ル処理を行うプロセッサを備えたＡＴＭスイッチにおい
て、 前記プロセッサから直接アクセス可能なレジスタ群と、 前記レジスタ群に対して、前記ＡＴＭ入力セルデータの
一部または全部の書き込み／読み出しを行う書き込み／
読み出し手段とを設け、 前記プロセッサは、前記レジスタ群上に書き込まれたＡ
ＴＭ入力セルデータに対してプロトコル処理を行うよう
に構成にしたことを特徴とするＡＴＭスイッチ。 - 【請求項２】 前記レジスタ群を構成するメモリは、２
つの読出しポート及び１つの書き込みポートを有する３
ポートメモリであり、前記プロセッサ内の演算器の２つ
の入力側に前記２つの読出しポートをそれぞれ接続し、
該演算器の出力側に前記書き込みポートを接続したこと
を特徴とする請求項１記載のＡＴＭスイッチ。 - 【請求項３】 前記レジスタ群を最低２枚以上の切り替
え可能なレジスタバンクによって構成し、前記セルデー
タの読出し／書き込みと、前記プロセッサによる処理と
を並行して実行する構成にしたことを特徴とする請求項
１または請求項２記載のＡＴＭスイッチ。 - 【請求項４】 前記レジスタ群を最低３枚以上の切り替
え可能なレジスタバンクによって構成し、前記書き込み
／読み出し手段によるＡＴＭ入力セルデータの書き込み
と、前記プロセッサによる処理と、前記書き込み／読み
出し手段によるＡＴＭ入力セルデータの読出しとを並行
して実行する構成にしたことを特徴とする請求項１また
は請求項２記載のＡＴＭスイッチ。 - 【請求項５】 前記ＡＴＭ入力セルデータを入力するセ
ルインターフェース内に具備されるセルＦＩＦＯを、前
記レジスタバンクと共用する形で最低３枚以上のセルバ
ッファによって構成することを特徴とする請求項４記載
のＡＴＭスイッチ。 - 【請求項６】 前記レジスタバンクを最低４枚以上のセ
ルバッファで構成し、前記プロセッサによる処理と前記
レジスタ群からのセルデータの読み出しとの処理速度が
ＡＴＭ入力セルデータの間隔よりも速い一定間隔である
ときは、前記レジスタバンクに、前記セルインターフェ
ースのセルＦＩＦＯとしての速度調整機能を持たせるよ
うにしたことを特徴とする請求項５記載のＡＴＭスイッ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329696A JPH09238140A (ja) | 1996-02-29 | 1996-02-29 | Ａｔｍスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329696A JPH09238140A (ja) | 1996-02-29 | 1996-02-29 | Ａｔｍスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09238140A true JPH09238140A (ja) | 1997-09-09 |
Family
ID=12659833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4329696A Pending JPH09238140A (ja) | 1996-02-29 | 1996-02-29 | Ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09238140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987762B2 (en) | 2000-03-02 | 2006-01-17 | Nec Corporation | Packet exchange and router and input packet processing method thereof |
| US8090893B2 (en) * | 2003-08-12 | 2012-01-03 | Hitachi, Ltd. | Input output control apparatus with a plurality of ports and single protocol processing circuit |
-
1996
- 1996-02-29 JP JP4329696A patent/JPH09238140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987762B2 (en) | 2000-03-02 | 2006-01-17 | Nec Corporation | Packet exchange and router and input packet processing method thereof |
| US8090893B2 (en) * | 2003-08-12 | 2012-01-03 | Hitachi, Ltd. | Input output control apparatus with a plurality of ports and single protocol processing circuit |
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