JPH01290085A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリ上でのベクトル展開、図形の回転、移動、拡大、
縮小等の処理速度を向上させることができるメモリ制御
装置に関し、 簡単な周辺装置の追加でシステム全体の処理速度を向上
させることができるメモリ制御装置を提供することを目
的とし、 内部に記憶手段、続出手段、書込手段を備えた複数個の
能動手段と、これと同数のマルチプレクサとを備え、前
記メモリの各番地は前記能動手段数に応じて複数のグル
ープに分割され、各グループからのデータ読出ラインは
前記マルチプレクサを介して各能動手段の記憶手段の入
力に接続されると共に、各グループへのデータ書込ライ
ンはそれぞれ対応する能動手段の記憶手段の出力に接続
されており、メモリ内容の続出時には前記続出手段がメ
モリの同一内容をそれぞれの記憶手段に読み込むことが
でき、メモリに書き込む時は各能動手段が担当する番地
に、前記書込手段が独立して記憶手段の内容を書き込む
ことができるように構成する。

〔産業上の利用分野〕

本発明はメモリ制御装置に関し、特に、ビットマツプメ
モリ上でのベクトル展開、図形の回転、移動、拡大、縮
小等の処理速度を向上させることができるメモリ制御装
置に関する。

従来、表示器を備えたデータ処理装置等では、表示器の
画面に対応するビットマツプメモリと呼ばれるメモリを
備えている。そして、データ処理装置の画面上で表示図
形の回転、移動、拡大、縮小等の処理を行うと、ビット
マツプ上でもその処理に対応したメモリアクセスが行わ
れるが、このメモリアクセスの速度の向上が望まれてい
る。

〔従来の技術〕

データ処理装置の画面上で表示図形の回転、移動、拡大
、縮小等の処理を行うと、ビットマツプ上でもその処理
に対応したメモリアクセス、即ち、ビットマツプメモリ
上でのベクトル展開、図形の回転、移動、拡大、縮小等
の処理が行われる。このメモリアクセスは一般に、所定
のメモリ領域を備えたメモリ制御装置によって行われる
。例えば、ビットマツプメモリ上のあるメモリ領域から
他のメモリ領域へデータを移動させる場合についてみる
と、従来のメモリ制御装置では、移動するビットマツプ
メモリ上のデータを一旦１バイトまたは１ワ一ド単位に
制御装置のメモリ領域に格納し、その後に移動先のメモ
リの番地に移し変えるという処理を行う。また、回転処
理に対しては、回転する図形を同じように一旦制御装置
内のメモリ領域に格納した後、回転後の各データの移動
先を演算して求めて移動先のメモリの番地に移し変える
という処理を行っている。

〔発明が解決しようとする課題〕

ところが、従来の装置において、前述のようなメモリア
クセスの処理速度を早くするためには、メモリ素子およ
びその他の周辺素子そのものの処理速度を向上させる必
要があり、素子の開発に多大な時間と費用が必要になる
という課題がある。

本発明の目的は前記従来のビットマツプメモリに対する
メモリアクセスの処理速度の課題を解消し、メモリの制
御方法を工夫することによって僅かな周辺部品を追加す
るだけで、システム全体の処理速度を向上させることが
できるメモリ制御装置を提供することにある。

〔課題を解決するための手段〕

前記目的を達成する本発明のメモリ制御装置の構成が第
１図に示される。

第１図において、１はメモリ、３は内部に記憶手段２、
読出手段８、書込手段９を備えた複数個の能動手段、４
はこの能動手段３と同数のマルチプレクサを示している
。前記メモリ１の各番地は前記能動手段数に応じて複数
のグループに分割され、各グループからのデータ続出ラ
インは前記マルチプレクサ４を介して各能動手段３の記
憶手段２の入力に接続されると共に、各グループへのデ
ータ書込ラインはそれぞれ対応する能動手段３の記憶手
段２の出力に接続されている。この結果、メモリ内容の
読出時には前記読出手段８がメモリ１の同一内容をそれ
ぞれの記憶手段２に読み込むことができ、メモリ１に書
き込む時は各能動手段３が担当する番地に、前記書込手
段９が独立して記憶手段２の内容を書き込むことができ
る。

〔作　用〕

本発明のメモリ制御装置によれば、メモリアクセス時に
処理される領域のデータは、読み出されて複数個の能動
部内のメモリにそれぞれ格納され、制御装置により処理
された後に複数個の能動部が分担して受は持つ番地のデ
ータのみが元のメモリに出力される。よって、処理後の
データの元のメモリへの格納時間が能動部の個数分の１
に短縮さく６） れる。

〔実施例〕

以下図面を用いて本発明の実施例を詳細に説明する。

第２図は本発明のメモリ制御装置の一実施例の構成を示
すものである。この実施例ではデータ処理装置の画面に
対応したビットマツプメモリ１のデータを処理する制御
装置は、同一の制御機能を備えた２つの能動部３Ａ、　
３Ｂと２つのマルチプレクサ４Ａ、　４Ｂを備えており
、２つの能動部３Ａ、　３Ｂにはそれぞれ記憶手段であ
るレジスタ２Ａ、　２Ｂと、記憶したデータの番地を管
理するアドレス部２Ｂ、　２０が内蔵されている。従っ
て、この実施例ではビットマツプメモリ１の番地は、２
つの能動部３Ａ、　３Ｂに応じて偶数番地のグループで
あるメモリＡと、奇数番地のグループであるメモリＢと
に分けられている。なお、この図では説明のために偶数
番地のグループであるメモＩＪ　Ａと、奇数番地のグル
ープであるメモ’ＪＢとは分かれて描かれているが、実
際にはビットマツプメモリ１は１つであり、内部でこの
ように２つに分割されている訳ではない。

そして、ビットマツプメモリ１の偶数番地のデータは読
出ライン５Ａを通じて、奇数番地のデータは読出ライン
５Ｂを通じて共にマルチプレクサ４Ａ。

４Ｂに入力され、その後に能動部３八、　３Ｂの各レジ
スタ２八、　２Ｂにそれぞれ格納されるようになってい
る。

従って、レジスタ２Ａ、　２Ｂにはビットマツプメモリ
１の全ての番地のデータが格納され、ここで能動部３八
、　３Ｂにより拡大、縮小等の各種処理が施されること
になる。

一方、レジスタ２Ａ、　２Ｂのデータをビットマツプメ
モリ１に書き込む際には、レジスタ２人のデータは書込
ライン６Ａを通じてビットマツプメモリ１の偶数番地の
グループであるメモリ八にのみ書き込まれ、逆に、レジ
スタ２Ｂのデータは書込ライン６Ｂを通じてビットマツ
プメモリ１の奇数番地のグループであるメモＩＪ　Ｂに
のみ書き込まれるようになっている。なお、このレジス
タ２Ａ、　２ＢからメモリＡ、　Ｂにデータが書き込ま
れる時は、能動部３Ａ。

３Ｂのアドレス部２Ｂ、　２０に指定された番地に書き
込まれることになる。

次に、以上のように構成された本発明のメモリ制御装置
の動作を、データの移動を例にとり、第３図を用いて説
明する。第３図はビットマツプメモリ１の番地を示すも
のであり、例えばこの０番地から７番地までの内容を、
２Ｎ十〇番地〜２Ｎ＋７番地に移動するときについて説
明する。

ビットマツプメモリ１の０番地から７番地までのデータ
を移動する場合は、０．　２．　４．　６番地（偶数番
地）のデータが一番地毎に４回、読出ライン５Ａを通じ
てマルチプレクサ４Ａ、　４Ｂに入力され、これとは重
ならない異なるタイミングで１，３゜５．７番地（奇数
番地）のデータが一番地毎に４回、読出ライン５Ｂを通
じてマルチプレクサ４八、　４Ｂに入力される。奇数番
地、偶数番地からのそれぞれのデータはマルチプレクサ
４Ａ、　４Ｂにおいて番地順に出力されるので、能動部
３Ａ、　３Ｂのレジスタ２Ａ。

２Ｂには合計８回の一番地毎の書込によりビットマツプ
メモリ１の０番地から７番地までのデータがそのまま格
納される。

この状態で、能動部３八、　３Ｂのアドレス部２８．２
０において指定された移動先のアドレスが演算される、
即ち、レジスタ２八、　２Ｂに格納されたデータのビッ
トマツプメモリ１への書込先のアドレスが求められる。

このとき、０番地から７番地までのデータの移動先の番
地が２Ｎ十〇番地〜２Ｎ＋７番地であったとする。する
と、能動部３Ａのレジスタ２Ａからは、自分の受は持つ
偶数番地２Ｎ十〇；　２Ｎ＋２゜２Ｎ＋　４　、２Ｎ＋
　６に書き込まれるデータが書込ライン６Ａを通じて、
一番地毎に４回ビットマツプメモリ１に出力され、同時
に能動部３Ｂのレジスタ２Ｂからは、自分の受は持つ奇
数番地番地２Ｎ＋　１　、２Ｎ＋３．２Ｎ＋５．２Ｎ＋
７に書き込まれるデータが書込ライン６Ｂを通じて一番
地毎に４回ビットマツプメモリ１に出力される。

この結果、ビットマツプメモリ１の２Ｎ十〇〜２Ｎ＋７
番地の８つの番地には合計４回の一番地毎の書込で能動
部３Ａ、　３Ｂのレジスタ２Ａ、　２Ｂのデータが全て
書き込まれることになる。即ち、従来の装置（１ｔ’ｌ
） において同様の移動処理を実行すると、ビットマツプメ
モリ１からレジスタ２Ａ、　２Ｂへの読出サイクル時に
８サイクル、処理後のレジスタ２Ａ、　２Ｂからビット
マツプメモリ１への書込サイクル時に８サイクル必要で
、合計１６サイクルかかっていたものが、本発明の装置
では、ビットマツプメモリ１からレジスタ２Ａ、　２Ｂ
への読出サイクル時の８サイクルは変わらないが、処理
後のレジスタ２Ａ、　２Ｂからビットマツプメモリ１へ
の書込サイクル時に従来の半分の４サイクルで良く、合
計１２サイクルで良いことになる。このように、能動部
を２個使用することによってビットマツプメモリ１上の
移動処理の速度が３／４になる。

以上、データの移動を例にとって説明したが、その他の
メモリアクセスについても同様に処理速度が向上する。

また、前述の実施例では能動部を２個しか使用していな
いが、能動部の数を増やせばそれだけ処理速度を向上さ
せることができる。

第４図は本発明のメモリ制御装置の他の実施例を示すも
のである。この実施例の構成は第２図のメモリ制御装置
の構成と殆ど同じであり、第２図の実施例と異なるのは
、ビットマツプメモリ１のメモリＡとマルチプレクサ４
Ｂとを接続するデータ読出ライン５Ａと、ビットマツプ
メモリ１のメモリＢとマルチプレクサ４八とを接続する
データ読出ライン５Ｂの途中にバッファレジスタＩＯＡ
、　　ＩＯＢがそれぞれ設けられている点である。

第４図のように構成された本発明のメモリ制御装置の動
作を、これもデータの移動を例にとって説明するが、こ
の実施例の装置のレジスタ２Ａ、　２Ｂからビットマツ
プメモリ１への書込動作については第２図の実施例と同
じであるのでその説明を省略し、ビットマツプメモリ１
からデータが読み出されてレジスタ２Ａ、　２Ｂに格納
されるまでのみを第３図を用いて説明する。

第３図に示すビットマツプメモリ１の０番地から７番地
までの内容を、２Ｎ十〇番地〜２Ｎ＋７番地に移動する
ときは、この実施例ではまずビットマツプメモリ１の０
番地（偶数番地）のデータが読出ライン５Ａを通じて読
み出されると共に、１番地（奇数番地）のデータが読出
ライン５Ｂを通じて読み出される。ビットマツプメモリ
１の０番地のデータはマルチプレクサ４Ａを通じて能動
部３Ａのレジスタ２人に取り込まれると共に、バッファ
レジスタ１０Ａにも格納される。同様に、ビットマツプ
メモリ１の１番地のデータはマルチプレクサ４Ｂを通じ
て能動部３Ｂのレジスタ２Ｂに取り込まれると共に、バ
ッファレジスタＩＯＢにも格納される。そして、それぞ
れの能動部３八、　３Ｂが今取り込んだデータを処理し
た後、バッファレジスタ１０Ａ、　ＩＯＢに格納された
内容がそれぞれマルチプレクサ４Ｂ、　４Ａを通じてレ
ジスタ２Ｂ、　２Ａに取り込まれる。

この後、これと同じ動作がメモＩＪ　Ａの２，４゜６番
地、メモリＢの３．　５．　７番地についても行われ、
合計４回の動作でビットマツプメモリ１の０番地から７
番地のデータが能動部３Ａ、　３Ｂのレジスタ２Ａ、　
２Ｂにそのまま格納される。

従って、この実施例の装置ではビットマツプメモリ１か
らレジスタ２Ａ、　２Ｂへの読出サイクル時に４サイク
ル必要であり、処理後のレジスタからビットマソプメモ
リ１への書込サイクル時にも４サイクルかかることにな
り、合計８サイクルで良いことになる。よって、この実
施例の装置ではビットマツプメモリ１上の移動処理の速
度が１／２になる。

〔発明の効果〕

以上説明したように、本発明のメモリ制御装置によれば
、ビットマツプメモリ上のデータの移動、回転、縮小、
拡大あるいはベクトル展開等の処理速度を、僅かな周辺
部品を追加するだけで向上させることができるという効
果がある。

【図面の簡単な説明】 第１図は本発明のメモリ制御装置の原理ブロック図、第
２図は本発明のメモリ制御装置の一実施例の構成を示す
図、第３図はビットマツプメモリ内の所定領域の移動前
と移動後の番地を示す図、第４図は本発明のメモリ制御
装置の他の実施例の構成を示す図である。 １・・・ビットマツプメモリ、２・・・記憶手段、２Ａ
、　２Ｂ・　レジスタ、 ２Ｅ、　２０・・アドレス部、　　３・・・能動手段、
３Ａ、　３Ｂ・・能動部、 ４、４Ａ、　４Ｂ・・・マルチプレクサ、訃・・読出手
段、　　　　　　９・書込手段。

Claims (1)

1. 【特許請求の範囲】 画面上の図形処理に応じて画面に対応するメモリ（１）
   からデータを読み出し、読み出したデータに所定の処理
   を施して再びメモリに書き込むメモリ制御装置であって
   、 内部に記憶手段（２）、読出手段（８）、書込手段（９
   ）を備えた複数個の能動手段（３）と、これと同数のマ
   ルチプレクサ（４）とを備え、 前記メモリ（１）の各番地は前記能動手段数に応じて複
   数のグループに分割され、各グループからのデータ読出
   ラインは前記マルチプレクサ（４）を介して各能動手段
   （３）の記憶手段（２）の入力に接続されると共に、各
   グループへのデータ書込ラインはそれぞれ対応する能動
   手段（３）の記憶手段（２）の出力に接続されており、 メモリ内容の読出時には前記読出手段（８）がメモリ（
   １）の同一内容をそれぞれの記憶手段（２）に読み込む
   ことができ、メモリ（１）に書き込む時は各能動手段（
   ３）が担当する番地に、前記書込手段（９）が独立して
   記憶手段（２）の内容を書き込むことができることを特
   徴とするメモリ制御装置。