JP2001250372A - メモリ装置およびメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ挿入処理、データ削除処理を高速に実
行可能としたメモリ装置を提供する。 【解決手段】 データ挿入処理またはデータ削除処理を
指示する指示信号に基づいて、記憶手段内のエントリに
対してデータシフト信号を出力することにより隣接エン
トリ間のデータシフトを実行させて、データ挿入処理ま
たはデータ削除処理と、格納済みデータのエントリ変更
処理とを並列に実行する。データシフト信号は、隣接エ
ントリ相互間におけるデータの入出力方向を示す信号を
含み、データ挿入処理に伴って発生する複数データ格納
エントリの排除、データ削除処理に伴って発生するアド
レス順のデータ空白エントリの排除を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置および
メモリ制御方法に関し、特に、任意のアドレスへのデー
タ挿入、任意のアドレスからのデータの削除をアドレス
位置や格納データの量にかかわらず１つの処理サイクル
において実行可能として高速な制御を実現可能としたメ
モリ装置およびメモリ制御方法に関する。

【０００２】

【従来の技術】メモリに対するデータ格納時、あるいは
格納データに対するアクセスを行なうためのポートを２
つ構成したデュアルポートメモリが従来から使用されて
いる。デュアルポートメモリは、メモリをアクセスする
ためのポートを２つ有しており、それら２つのポートか
らデータのメモリに対する書き込み処理、あるいはデー
タのメモリからの読み出し処理を実行することを可能と
したものである。

【０００３】例えばＦＩＦＯ（First-in First-out）型
メモリとしてデュアルポートメモリを用いる場合、第1
ポート側にデュアルポートメモリに対するデータ書き込
みアドレスを生成するポインタを接続し、第２ポート側
にデュアルポートメモリからのデータ読み出しアドレス
を生成するポインタを接続することで、メモリに対する
データの書き込み処理と読み出し処理とを、それぞれ別
のアドレスを指定して同一のクロックサイクル内で実行
することが可能となる。

【０００４】ＦＩＦＯ型データ入出力装置およびＦＩＦ
Ｏ型データ入出力方法は、例えば通信速度の異なる２つ
の通信回路間でデータを転送する際に用いられる。通信
回路間にＦＩＦＯ型データ入出力システムを構成するこ
とで、入力側からのデータを順次ＦＩＦＯ型データ入出
力装置に蓄積し、蓄積したデータを入力側と異なる遅れ
たタイミングで入力順に順次取り出す構成が実現され
る。

【０００５】デュアルポートメモリは、任意のアドレス
に対するデータ書き込み、任意のアドレスからのデータ
読み出しが同一サイクルで並列に実行できる点で優れて
いる。しかしながら、任意のアドレスへのデータの挿
入、または削除を実行するためには、挿入、削除するデ
ータのアドレスに応じて、そのアドレスの前後のアドレ
スに格納されたデータのコピー動作が必要となる場合が
ある。一般にメモリは1つの処理サイクルについて、１
つのデータの読み書き処理を実行するように構成されて
いるため、このようなデータコピー処理を伴う場合は、
多大な時間を必要とすることになる。このような処理を
と実行している間は、外部からのメモリに対するアクセ
ス、すなわちデータの書き込み、読み出し、挿入、削除
要求に応答することができなくなってしまう。

【０００６】図を用いて、デュアルポートメモリに対す
るデータの挿入、削除処理について説明する。

【０００７】図１は、デュアルポートメモリの構成を示
すブロック図である。図１において、デュアルポートメ
モリ１００は、制御回路１０１からの各種の制御信号に
基づいて、データの書き込みおよび読み出し処理を実行
する。

【０００８】図１中に記載された信号、およびデータに
ついて説明する。［ＷＡＤＲＳ］は、データの書き込
み、挿入、削除を実行するメモリアドレスの指定信号。
［ＲＡＤＲＳ］は、データの読み出しを実行するメモリ
アドレスの指定信号。［ＷＤＡＴＡ］は、書き込みデー
タの入力、［ＲＤＡＴＡ］は、読み出しデータの出力で
ある。［ＷＲＩＴＥ］は、データの書き込みを実行する
ことを指示する指示信号。［ＩＮＳＥＲＴ］は、データ
の挿入処理を実行することを指示する指示信号。［ＤＥ
ＬＥＴＥ］は、データの削除処理を実行することを指示
する指示信号である。

【０００９】図１に示すデュアルポートメモリにおい
て、データの挿入、削除処理を実行する場合の処理シー
ケンスを図を用いて説明する。一例として、デュアルポ
ートメモリはアドレス０〜５でアクセスされる６ワード
のメモリから構成されているものとする。

【００１０】図２〜図１３は、クロック時刻に併せて順
次時系列的に進行するシーケンス順にデュアルポートメ
モリにおいて実行される処理を示したものである。

【００１１】図２は時刻１の状態を示している。この状
態は、制御回路に書き込み指示信号を出力し、アドレス
０を書き込みメモリアドレスとして指定してデータＡの
書き込み処理を実行した状態を示している。メモリのア
ドレス０位置にデータＡが格納される。

【００１２】図３は時刻２の状態を示している。この状
態は、制御回路に書き込み指示信号を出力し、アドレス
１を書き込みメモリアドレスとして指定してデータＢの
書き込み処理を実行した状態を示している。メモリのア
ドレス１位置にデータＢが格納される。

【００１３】図４は時刻３の状態を示している。この状
態は、制御回路に書き込み指示信号を出力し、アドレス
２を書き込みメモリアドレスとして指定してデータＣの
書き込み処理を実行した状態を示している。メモリのア
ドレス２位置にデータＣが格納される。

【００１４】図５は時刻４の状態を示している。この状
態は、制御回路に書き込み指示信号を出力し、アドレス
３を書き込みメモリアドレスとして指定してデータＤの
書き込み処理を実行した状態を示している。メモリのア
ドレス３位置にデータＡが格納される。

【００１５】図６〜図１０はデータＺをアドレス１に挿
入する処理である。図６は時刻５の状態を示している。
この状態は、制御回路に挿入指示信号を出力し、制御回
路１０１に対してアドレス１を挿入アドレスとして指定
し制御回路１０１が受信した図である。

【００１６】図７は、時刻６の状態を示している。アド
レス３に格納されたデータＤをアドレス４にコピーする
処理であり、制御回路１０１からアドレス３の読み出し
指示信号を出力し、デュアルポートメモリのデータ読み
出しポートからアドレス３に格納されたデータＤを読み
出して、さらに、制御回路１０１からアドレス４の書き
込み指示信号を出力し、デュアルポートメモリのデータ
書き込みポートからアドレス４にデータＤを書き込む処
理を実行した状態を示している。メモリのアドレス４位
置にデータＤが格納される。

【００１７】図８は、時刻７の状態を示している。アド
レス２に格納されたデータＣをアドレス３にコピーする
処理であり、制御回路１０１からアドレス２の読み出し
指示信号を出力し、デュアルポートメモリのデータ読み
出しポートからアドレス２に格納されたデータＣを読み
出して、さらに、制御回路１０１からアドレス３の書き
込み指示信号を出力し、デュアルポートメモリのデータ
書き込みポートからアドレス３にデータＣを書き込む処
理を実行した状態を示している。メモリのアドレス３位
置にデータＣが格納される。

【００１８】図９は、時刻８の状態を示している。アド
レス１に格納されたデータＢをアドレス２にコピーする
処理であり、制御回路１０１からアドレス１の読み出し
指示信号を出力し、デュアルポートメモリのデータ読み
出しポートからアドレス１に格納されたデータＢを読み
出して、さらに、制御回路１０１からアドレス２の書き
込み指示信号を出力し、デュアルポートメモリのデータ
書き込みポートからアドレス２にデータＢを書き込む処
理を実行した状態を示している。メモリのアドレス２位
置にデータＢが格納される。

【００１９】図１０は時刻９の状態を示している。この
状態は、アドレス１を書き込みメモリアドレスとして指
定してデータＺの書き込み処理を実行した状態を示して
いる。メモリのアドレス１位置にデータＺが格納され
る。

【００２０】図6〜図１０から理解されるようにデータ
の挿入処理には既存格納データのコピー処理を伴い、複
数の処理サイクルを必要とする。

【００２１】図１１〜図１３は、データの削除処理を示
している。図１１は、時刻１０の状態を示している。こ
の状態は、制御回路に削除指示信号を出力し、アドレス
２を削除アドレスとして指定し制御回路１０１が受信し
た図である。

【００２２】図１２は、時刻１１の状態を示している。
アドレス３に格納されたデータＣをアドレス２にコピー
する処理であり、制御回路１０１からアドレス３の読み
出し指示信号を出力し、デュアルポートメモリのデータ
読み出しポートからアドレス３に格納されたデータＣを
読み出して、さらに、制御回路１０１からアドレス２の
書き込み指示信号を出力し、デュアルポートメモリのデ
ータ書き込みポートからアドレス２にデータＣを書き込
む処理を実行した状態を示している。メモリのアドレス
２位置にデータＣが格納される。

【００２３】図１３は、時刻１２の状態を示している。
アドレス４に格納されたデータＤをアドレス３にコピー
する処理であり、制御回路１０１からアドレス４の読み
出し指示信号を出力し、デュアルポートメモリのデータ
読み出しポートからアドレス４に格納されたデータＤを
読み出して、さらに、制御回路１０１からアドレス３の
書き込み指示信号を出力し、デュアルポートメモリのデ
ータ書き込みポートからアドレス３にデータＤを書き込
む処理を実行した状態を示している。メモリのアドレス
３位置にデータＤが格納される。

【００２４】図１１〜図１３から理解されるようにデー
タの削除処理には既存格納データのコピー処理を伴い、
複数の処理サイクルを必要とする。

【００２５】

【発明が解決しようとする課題】上述したように、従来
のデュアルポートメモリを用いたデータの挿入、削除処
理を実行する場合、挿入、削除処理の実行対象となるメ
モリアドレスの前後のデータに関するコピー処理が必要
となる。

【００２６】データのコピー処理は、具体的には上述の
ように、指定アドレスの近接アドレスに格納済みのデー
タの読み出しと書き込み処理とを伴う処理となる場合が
あり、余分な処理サイクルを必要とする。この期間は、
外部からのメモリに対するアクセスが不可能となり、高
速処理の妨げとなる。

【００２７】本発明は、このような従来のメモリにおけ
るデータ挿入、削除処理に伴う煩雑なデータのコピー処
理に伴って発生する処理サイクルを省略して、同一サイ
クルにおいてデータ挿入、データ削除に伴う複数の処理
を実行することを可能としたメモリ装置およびメモリ制
御方法を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものであり、その第１の側面は、
データの格納領域として機能するエントリを複数有する
記憶手段と、前記記憶手段中のエントリに対して、デー
タ書き込み処理、データ挿入処理、データ削除処理を指
示する処理指示信号と、処理すべきエントリを指定する
アドレス信号とに基づく処理制御を実行する制御手段と
を有するメモリ装置において、前記制御手段は、データ
挿入処理またはデータ削除処理を指示する処理指示信号
に基づく処理制御において、前記記憶手段内のエントリ
に対してデータシフト信号を出力することにより隣接エ
ントリ間のデータシフトを実行させて、データ挿入処理
またはデータ削除処理と、格納済みデータのエントリ変
更処理とを並列に実行する構成を有することを特徴とす
るメモリ装置にある。

【００２９】さらに、本発明のメモリ装置の一実施態様
において、前記制御手段の出力するデータシフト信号
は、前記記憶手段を構成する隣接エントリ相互間におけ
るデータの入出力方向を示す信号を含むことを特徴とす
る。

【００３０】さらに、本発明のメモリ装置の一実施態様
において、前記制御手段の出力するデータシフト信号
は、データ挿入処理に伴って発生する複数データ格納エ
ントリの排除、またはデータ削除処理に伴って発生する
アドレス順のデータ空白エントリの排除を実現するため
にデータシフトが必要なエントリに対して出力される構
成であることを特徴とする。

【００３１】さらに、本発明のメモリ装置の一実施態様
において、前記制御手段の出力するデータシフト信号
は、前記記憶手段中の１つのエントリに異なる方向で隣
接する２つの隣接エントリのうちのいずれか一方のエン
トリ内のデータ出力を自エントリに入力する処理を実行
させる制御信号であることを特徴とする。

【００３２】さらに、本発明のメモリ装置の一実施態様
において、前記制御手段は、前記記憶手段のエントリに
対して、データをデータ入力ラインから入力して格納す
ることを指示するロード信号と、左隣接エントリのデー
タを自エントリに格納するシフトライト信号と、右隣接
エントリのデータを自エントリに格納するシフトレフト
信号のいずれかの制御信号を出力する構成であることを
特徴とする。

【００３３】さらに、本発明のメモリ装置の一実施態様
において、前記記憶手段を構成する各エントリは、複数
の４入力１出力マルチプレクサと、複数のフリップフロ
ップを有する構成であることを特徴とする。

【００３４】さらに、本発明の第２の側面は、データの
格納領域として機能するエントリを複数有する記憶手段
と、前記記憶手段中のエントリに対して、データ書き込
み処理、データ挿入処理、データ削除処理を指示する処
理指示信号と、処理すべきエントリを指定するアドレス
信号とに基づく処理制御を実行する制御手段とを有する
メモリ装置におけるデータ挿入処理またはデータ削除処
理を実行するメモリ制御方法において、前記記憶手段内
のエントリに対してデータシフト信号を出力することに
より隣接エントリ間のデータシフトを実行させて、デー
タ挿入処理またはデータ削除処理と、格納済みデータの
エントリ変更処理とを並列に実行することを特徴とする
メモリ制御方法にある。

【００３５】さらに、本発明のメモリ制御方法の一実施
態様において、前記データシフト信号は、前記記憶手段
を構成する隣接エントリ相互間におけるデータの入出力
方向を示す信号を含むことを特徴とする。

【００３６】さらに、本発明のメモリ制御方法の一実施
態様において、前記データシフト信号は、データ挿入処
理に伴って発生する複数データ格納エントリの排除、ま
たはデータ削除処理に伴って発生するアドレス順のデー
タ空白エントリの排除を実現するためにデータシフトが
必要なエントリに対して出力される構成であることを特
徴とする。

【００３７】さらに、本発明のメモリ制御方法の一実施
態様において、前記制御手段の出力するデータシフト信
号は、前記記憶手段中の１つのエントリに異なる方向で
隣接する２つの隣接エントリのうちのいずれか一方のエ
ントリ内のデータ出力を自エントリに入力する処理を実
行させる制御信号であることを特徴とする。

【００３８】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００３９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。

【００４０】

【実施例】図１４に本発明のメモリ装置の構成例を示
す。本発明のメモリ装置は、データ内容を保持するため
の記憶回路１４０１、および記憶回路１４０１に対して
データ格納位置制御信号を出力する制御回路１４０２を
主要構成要素とする。記憶回路１４０１は、データを保
持する複数のエントリを有する。なお、この実施例で
は、各エントリのアドレスは図１４左側から順に０，
１，２，３，４，５とする。

【００４１】図１４に示す記憶回路１４０１を構成する
各エントリは、隣接する左のエントリに対するデータ入
出力と、右側のエントリに対するデータ入出力が可能な
構成を持つ。

【００４２】本発明のメモリ装置における制御回路１４
０２は、各種の指示信号を入力して、指示信号に従った
処理制御を行なう。指示信号としては、［ＷＲＩＴ
Ｅ］、［ＩＮＳＥＲＴ］、［ＤＥＬＥＴＥ］がある。
［ＷＲＩＴＥ］は、データの書き込みを実行することを
指示する指示信号。［ＩＮＳＥＲＴ］は、データの挿入
処理を実行することを指示する指示信号。［ＤＥＬＥＴ
Ｅ］は、データの削除処理を実行することを指示する指
示信号である。

【００４３】制御回路１４０２は、さらに、データの書
き込み、挿入、削除を実行するメモリアドレス指定信号
として［ＷＡＤＲＳ］を入力する。制御回路１４０２
は、処理内容を示す［ＷＲＩＴＥ］、［ＩＮＳＥＲ
Ｔ］、［ＤＥＬＥＴＥ］のいずれかの指示信号と、処理
を実行するアドレスを示す［ＷＡＤＲＳ］を入力して、
指定アドレスに対する指定処理を実行する。

【００４４】記憶回路１４０１は、ここでは一例として
６つのエントリを有し、ここのエントリがデータを格納
する。制御回路１４０２は、記憶回路１４０１を構成す
る複数のエントリのいずれかに選択的にロード信号を出
力して、ロード信号を入力したエントリが入力ラインを
介したデータを格納する。

【００４５】データ出力は、出力側に設けたマルチプレ
クサ１４０３に対して入力される読み出しアドレスに従
って、アドレス位置のエントリの格納データを読み出す
ことによって実行される。

【００４６】図１５に本発明のメモリ装置を構成する記
憶回路１４０１の１エントリの詳細構成を示す。図１５
に示すように記憶回路１４０１の１エントリは、複数の
４入力１出力（４−ｔｏ−１）マルチプレクサ１５０
１、フリップフロップ（Ｄ−ＦＦ）１５０２を備えてお
り、各４入力１出力（４−ｔｏ−１）マルチプレクサに
対しては、（１）データ入力をエントリにラッチする指
示信号としてのロード信号、（２）左側のエントリの出
力（ＬｅｆｔＤａｔａ入力）を入力データとしてエント
リにラッチすることを指示するシフトライト（Ｓｈｉｆ
ｔＲｉｇｈｔ）信号、さらに、（３）右側のエントリの
出力（ＲｉｇｈｔＤａｔａ入力）を入力データとして、
エントリにラッチすることを指示するシフトレフト（Ｓ
ｈｉｆｔＬｅｆｔ）信号が制御信号として入力される構
成となっている。これらの制御信号は、図１４に示した
制御回路１４０２から各４入力１出力（４−ｔｏ−１）
マルチプレクサに入力される。

【００４７】記憶回路１４０１の各エントリ中の４入力
１出力（４−ｔｏ−１）マルチプレクサ１５０１は、さ
らに、データ入力ラインからのデータを入力するデータ
入力ライン、左側の隣接エントリからのデータ入力を受
けるレフトデータ入力（ＬｅｆｔＤａｔａ入力）ライ
ン、右側の隣接エントリからのデータ入力を受けるライ
トデータ入力（ＲｉｇｈｔＤａｔａ入力）ラインをデー
タ入力ラインとして有する。

【００４８】すなわち、図１４に示す記憶回路１４０１
を構成する各エントリは、隣接する左のエントリに対す
るデータ入出力と、右側のエントリに対するデータ入出
力が可能な構成である。

【００４９】制御回路１４０２は、記憶回路１４０１内
のエントリに対してデータシフト信号を出力することに
より隣接エントリ間のデータシフトを実行させて、デー
タ挿入処理またはデータ削除処理と、格納済みデータの
エントリ変更処理とを並列に実行させる制御を行なう。

【００５０】制御回路１４０２の出力するデータシフト
信号は、記憶回路１４０１を構成する隣接エントリ相互
間におけるデータの入出力方向を示す信号を含み、デー
タ挿入処理に伴って発生する複数データ格納エントリの
排除、またはデータ削除処理に伴って発生するアドレス
順エントリのデータ空白エントリの排除を実現するため
にデータシフトが必要なエントリに対して出力される。

【００５１】本発明のメモリ装置におけるデータ挿入、
データ削除処理における時系列的シーケンスを図１６〜
２１を用いて説明する。

【００５２】図１６〜２１は、それぞれクロックタイミ
ング時刻１〜６までの本発明のメモリ装置における記憶
回路１４０１におけるデータのデータの入出力状況、デ
ータ格納状況、および制御回路１４０２から出力される
制御信号を示している。

【００５３】まず、図１６は時刻１における記憶回路１
４０１の状態を示す。制御回路１４０２に対してデータ
書き込み指示信号［ＷＲＩＴＥ］が入力されるととも
に、アドレス指定信号として［アドレス０］が入力さ
れ、制御回路１４０２は、これらの処理指示信号および
アドレス指示信号に従って、記憶回路１４０１のアドレ
ス０のエントリに対してロード信号を出力し、データ入
力ライン上のデータＡをアドレス０のエントリにラッ
チ、すなわち格納する。

【００５４】図１７は時刻２における記憶回路１４０１
の状態を示す。制御回路１４０２に対してデータ書き込
み指示信号［ＷＲＩＴＥ］が入力されるとともに、アド
レス指定信号として［アドレス１］が入力され、制御回
路１４０２は、これらの処理指示信号およびアドレス指
示信号に従って、記憶回路１４０１のアドレス１のエン
トリに対してロード信号を出力し、データ入力ライン上
のデータＢをアドレス１のエントリにラッチ、すなわち
格納する。

【００５５】図１８は時刻３における記憶回路１４０１
の状態を示す。制御回路１４０２に対してデータ書き込
み指示信号［ＷＲＩＴＥ］が入力されるとともに、アド
レス指定信号として［アドレス２］が入力され、制御回
路１４０２は、これらの処理指示信号およびアドレス指
示信号に従って、記憶回路１４０１のアドレス２のエン
トリに対してロード信号を出力し、データ入力ライン上
のデータＣをアドレス２のエントリにラッチ、すなわち
格納する。

【００５６】図１９は時刻４における記憶回路１４０１
の状態を示す。制御回路１４０２に対してデータ書き込
み指示信号［ＷＲＩＴＥ］が入力されるとともに、アド
レス指定信号として［アドレス３］が入力され、制御回
路１４０２は、これらの処理指示信号およびアドレス指
示信号に従って、記憶回路１４０１のアドレス３のエン
トリに対してロード信号を出力し、データ入力ライン上
のデータＤをアドレス３のエントリにラッチ、すなわち
格納する。

【００５７】図２０は時刻５における記憶回路１４０１
の状態を示す。図２０は、データの挿入処理を示してい
る。制御回路１４０２に対してデータ挿入指示信号［Ｉ
ＮＳＥＲＴ］が入力されるとともに、アドレス指定信号
として［アドレス１］が入力され、制御回路１４０２
は、これらの処理指示信号およびアドレス指示信号に従
って、記憶回路１４０１のアドレス１のエントリに対し
てロード信号を出力するとともに、挿入処理によって影
響のあるデータの格納されたエントリにデータのエント
リ間でのシフト処理を指示するための信号として［シフ
トライト：ＳｈｉｆｔＲｉｇｈｔ］信号をアドレス２〜
４のエントリに出力する。

【００５８】［シフトライト：ＳｈｉｆｔＲｉｇｈｔ］
信号を受領した記憶回路１４０１のエントリ２〜４は、
左側の隣接エントリに格納されたデータを自エントリに
読み込む処理(入力)を実行するとともに、自エントリに
格納されていたデータを右側の隣接エントリに書き込む
処理(出力)を実行する。この処理により、各エントリに
格納されていたデータは、右側に１エントリ分シフトさ
れて格納されることになる。

【００５９】この例では、データＺを挿入するメモリア
ドレスは、アドレス１（図２０の記憶回路１４０１の左
から２番目のエントリ）であり、ロード信号がアドレス
１のエントリに出力されるとともに、データ挿入に伴っ
てデータのシフトが必要となるアドレス２，３，４の３
つのエントリにシフトライト信号が出力され、３エント
リにおいてシフト動作が実行される。

【００６０】これらのアドレス２〜４の３つのエントリ
におけるデータシフト動作と、アドレス１のデータロー
ド処理は並列に実行可能であり、１つの処理サイクルに
おいて実行される。従って、従来のメモリにおける別サ
イクルでのデータコピー処理を伴うデータ挿入処理に比
較して高速な処理が可能となる。

【００６１】図２１は時刻６における記憶回路１４０１
の状態を示す。図２１は、データの削除処理を示してい
る。制御回路１４０２に対してデータ削除指示信号［Ｄ
ＥＬＥＴＥ］が入力されるとともに、アドレス指定信号
として［アドレス２］が入力され、制御回路１４０２
は、これらの処理指示信号およびアドレス指示信号に従
って、記憶回路１４０１のアドレス２のエントリに対し
て［シフトレフト：ＳｈｉｆｔＬｅｆｔ］信号を出力す
るとともに、削除処理によって空きエントリに移動可能
なデータの格納されたエントリにも、同様の［シフトレ
フト：ＳｈｉｆｔＬｅｆｔ］信号を出力する。図２１に
示す例においては、［シフトレフト：ＳｈｉｆｔＬｅｆ
ｔ］信号をアドレス２とアドレス３のエントリに出力す
る。

【００６２】［シフトレフト：ＳｈｉｆｔＬｅｆｔ］信
号を受領した記憶回路１４０１のエントリ２〜３は、右
側の隣接エントリに格納されたデータを自エントリに読
み込む処理(入力)を実行するとともに、自エントリに格
納されていたデータを左側の隣接エントリに書き込む処
理(出力)を実行する。この処理により、各エントリに格
納されていたデータは、左側に１エントリ分シフトされ
て格納されることになる。

【００６３】この例では、データを削除するメモリアド
レスは、アドレス２（図２１の記憶回路１４０１の左か
ら３番目のエントリ）であり、［シフトレフト：Ｓｈｉ
ｆｔＬｅｆｔ］信号がアドレス２のエントリに出力され
るとともに、データ削除に伴ってデータのシフトが必要
となるアドレス３のエントリにもシフトレフト信号が出
力され、２つのエントリにおいてシフト動作が実行され
る。

【００６４】これらのアドレス２、３の２つのエントリ
におけるデータシフト動作は並列に実行可能であり、１
つの処理サイクルにおいて実行される。従って、従来の
メモリにおける別サイクルでのデータコピー処理を伴う
データ削除処理に比較して高速な処理が可能となる。

【００６５】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。

【００６６】

【発明の効果】上述したように、本発明のメモリ装置お
よびメモリ制御方法によれば、データ挿入処理およびデ
ータ削除処理において、データシフト命令をメモリの各
エントリに対して出力して、データシフト動作を実行さ
せる構成とするとともに、これらの処理を並列に実行す
るように構成したので、１つの処理サイクルにおいて、
データの挿入処理、またはデータの削除処理を実行する
ことができ、従来のメモリにおいて必要となっていたデ
ータ挿入またはデータ削除に伴う別サイクルでのデータ
コピー処理を必要としないため、高速処理が達成され、
メモリを搭載したシステムのパフォーマンスを向上させ
ることが可能となる。すなわち、任意のアドレスへのデ
ータ挿入、任意のアドレスからのデータの削除をアドレ
ス位置や格納データの量にかかわらず１つの処理サイク
ルにおいて実行可能として高速なメモリ制御を可能とす
るメモリ装置およびメモリ制御方法を実現した。

【図面の簡単な説明】

【図１】一般的なデュアルポートメモリ構成を示す図で
ある。

【図２】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻１）である。

【図３】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻２）である。

【図４】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻３）である。

【図５】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻４）である。

【図６】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻５）である。

【図７】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻６）である。

【図８】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻７）である。

【図９】従来のデュアルポートメモリの時系列的なデー
タ入出力処理を説明する図（時刻８）である。

【図１０】従来のデュアルポートメモリの時系列的なデ
ータ入出力処理を説明する図（時刻９）である。

【図１１】従来のデュアルポートメモリの時系列的なデ
ータ入出力処理を説明する図（時刻１０）である。

【図１２】従来のデュアルポートメモリの時系列的なデ
ータ入出力処理を説明する図（時刻１１）である。

【図１３】従来のデュアルポートメモリの時系列的なデ
ータ入出力処理を説明する図（時刻１２）である。

【図１４】本発明のメモリ装置の構成例を示すブロック
図である。

【図１５】本発明のメモリ装置の記憶回路を構成するエ
ントリの回路構成例を示す図である。

【図１６】本発明のメモリ装置の時系列的なデータ入出
力処理を説明する図（時刻１）である。

【図１７】本発明のメモリ装置の時系列的なデータ入出
力処理を説明する図（時刻２）である。

【図１８】本発明のメモリ装置の時系列的なデータ入出
力処理を説明する図（時刻３）である。

【図１９】本発明のメモリ装置の時系列的なデータ入出
力処理を説明する図（時刻４）である。

【図２０】本発明のメモリ装置の時系列的なデータ入出
力処理を説明する図（時刻５）である。

【図２１】本発明のメモリ装置の時系列的なデータ入出
力処理を説明する図（時刻６）である。

【符号の説明】

１００ デュアルポートメモリ １０１ 制御回路 １４０１ 記憶回路 １４０２ 制御回路 １４０３ マルチプレクサ １５０１ ４入力１出力（４−ｔｏ−１）マルチプレク
サ １５０２ フリップフロップ（Ｄ−ＦＦ）

Claims (10)

【特許請求の範囲】
1. 【請求項１】データの格納領域として機能するエントリ
   を複数有する記憶手段と、 前記記憶手段中のエントリに対して、データ書き込み処
   理、データ挿入処理、データ削除処理を指示する処理指
   示信号と、処理すべきエントリを指定するアドレス信号
   とに基づく処理制御を実行する制御手段とを有するメモ
   リ装置において、 前記制御手段は、 データ挿入処理またはデータ削除処理を指示する処理指
   示信号に基づく処理制御において、 前記記憶手段内のエントリに対してデータシフト信号を
   出力することにより隣接エントリ間のデータシフトを実
   行させて、データ挿入処理またはデータ削除処理と、格
   納済みデータのエントリ変更処理とを並列に実行する構
   成を有することを特徴とするメモリ装置。
2. 【請求項２】前記制御手段の出力するデータシフト信号
   は、前記記憶手段を構成する隣接エントリ相互間におけ
   るデータの入出力方向を示す信号を含むことを特徴とす
   る請求項１に記載のメモリ装置。
3. 【請求項３】前記制御手段の出力するデータシフト信号
   は、 データ挿入処理に伴って発生する複数データ格納エント
   リの排除、またはデータ削除処理に伴って発生するアド
   レス順のデータ空白エントリの排除を実現するためにデ
   ータシフトが必要なエントリに対して出力される構成で
   あることを特徴とする請求項１に記載のメモリ装置。
4. 【請求項４】前記制御手段の出力するデータシフト信号
   は、 前記記憶手段中の１つのエントリに異なる方向で隣接す
   る２つの隣接エントリのうちのいずれか一方のエントリ
   内のデータ出力を自エントリに入力する処理を実行させ
   る制御信号であることを特徴とする請求項１に記載のメ
   モリ装置。
5. 【請求項５】前記制御手段は、 前記記憶手段のエントリに対して、 データをデータ入力ラインから入力して格納することを
   指示するロード信号と、 左隣接エントリのデータを自エントリに格納するシフト
   ライト信号と、 右隣接エントリのデータを自エントリに格納するシフト
   レフト信号のいずれかの制御信号を出力する構成である
   ことを特徴とする請求項１に記載のメモリ装置。
6. 【請求項６】前記記憶手段を構成する各エントリは、複
   数の４入力１出力マルチプレクサと、複数のフリップフ
   ロップを有する構成であることを特徴とする請求項１に
   記載のメモリ装置。
7. 【請求項７】データの格納領域として機能するエントリ
   を複数有する記憶手段と、前記記憶手段中のエントリに
   対して、データ書き込み処理、データ挿入処理、データ
   削除処理を指示する処理指示信号と、処理すべきエント
   リを指定するアドレス信号とに基づく処理制御を実行す
   る制御手段とを有するメモリ装置におけるデータ挿入処
   理またはデータ削除処理を実行するメモリ制御方法にお
   いて、 前記記憶手段内のエントリに対してデータシフト信号を
   出力することにより隣接エントリ間のデータシフトを実
   行させて、データ挿入処理またはデータ削除処理と、格
   納済みデータのエントリ変更処理とを並列に実行するこ
   とを特徴とするメモリ制御方法。
8. 【請求項８】前記データシフト信号は、前記記憶手段を
   構成する隣接エントリ相互間におけるデータの入出力方
   向を示す信号を含むことを特徴とする請求項７に記載の
   メモリ制御方法。
9. 【請求項９】前記データシフト信号は、 データ挿入処理に伴って発生する複数データ格納エント
   リの排除、またはデータ削除処理に伴って発生するアド
   レス順のデータ空白エントリの排除を実現するためにデ
   ータシフトが必要なエントリに対して出力される構成で
   あることを特徴とする請求項７に記載のメモリ制御方
   法。
10. 【請求項１０】前記制御手段の出力するデータシフト信
    号は、 前記記憶手段中の１つのエントリに異なる方向で隣接す
    る２つの隣接エントリのうちのいずれか一方のエントリ
    内のデータ出力を自エントリに入力する処理を実行させ
    る制御信号であることを特徴とする請求項７に記載のメ
    モリ制御方法。