JPH0922785A - 蛍光管用スタータ装置および装置を実現する半導体コンポーネント - Google Patents
蛍光管用スタータ装置および装置を実現する半導体コンポーネントInfo
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- JPH0922785A JPH0922785A JP8123442A JP12344296A JPH0922785A JP H0922785 A JPH0922785 A JP H0922785A JP 8123442 A JP8123442 A JP 8123442A JP 12344296 A JP12344296 A JP 12344296A JP H0922785 A JPH0922785 A JP H0922785A
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Abstract
ポーネントの形のスタータ回路を提供する。 【解決手段】 蛍光管(FT)用のスタータ装置は、2
つの端子(A1,A2)間に並列にヘッドからテールに
接続された第1の主サイリスタ(Th1)および第2の
主サイリスタ(Th4)とツェナー保護ダイオード(Z
2)とを含む。第1のサイリスタのゲートは抵抗器(R
G)を介して端子の一方に接続され、かつツェナーダイ
オード(Z)と補助サイリスタ(Th2)との直列接続
を介して他方の端子に接続される。補助サイリスタのゲ
ートは集積回路(IC)の制御端子に接続される。補助
サイリスタのカソードは集積回路の供給端子と接続され
かつ蓄積キャパシタ(C1)に接続される。第2のサイ
リスタのゲートは集積回路の制御端子に接続される。
Description
そのモノリシックの実現化例に関する。
管(たとえばネオン管)用の従来のスタータ回路を表わ
す。蛍光管FTは、蛍光が生じ得るガスにより分離され
た2つの電極を含む。これら2つの電極は、それぞれ抵
抗フィラメントr1およびr2に対応する。フィラメン
トr1の第1の端子がインダクタンスLおよびターンオ
ンスイッチSWを介してa.c.電圧源S(一般にコン
セントからの電源)に接続される。フィラメントr2の
第1の端子が電源Sの第2の端子に接続される。フィラ
メントr1の第2の端子A1とフィラメントr2の第2
の端子A2とが整流ダイオードブリッジDBのa.c.
入力に接続される。整流ブリッジDBのd.c.端子が
スイッチに接続され、これは例示の実施例においてサイ
リスタThにより形成される。サイリスタThのゲート
が抵抗器Rを介してブリッジDBの正端子に接続され、
かつ集積回路ICを介してブリッジDBの負端子に接続
される。
スタThは、抵抗器Rを介して流れる電流により導通さ
れる。その結果、電流がフィラメントr1およびr2内
を流れかつそれらを加熱する。起動段階の間、集積回路
ICがサイリスタThのゲートおよびカソード端子を短
絡させるためサイリスタThが半周期の間においてオフ
になる。インダクタンスLはターンオフの瞬間に、蛍光
管FTに供給していた電流を維持しようとする。したが
って、端子A1およびA2の間の電圧が急速に増大し、
蛍光管はトリガされる。一旦トリガが得られると、サイ
リスタThはオフに保たれ、蛍光管は半周期ごとに再び
それ自体でトリガする。
1の欠点とは、固体スイッチング回路ICの電圧降下が
大きいことであり、なぜならそれが2つのダイオード電
圧降下に導通状態のサイリスタに掛かる電圧降下を加え
たものに対応するからである。
るために特定の供給源を設けなければならないというこ
とである。
蛍光管用スタータ装置を提供することである。
導体コンポーネントの形で達成され得る装置を提供する
ことである。
は、バラストインダクタンスに直列のA.C.供給源と
蛍光管の第1および第2のフィラメントとを含む負荷回
路に関連している。装置はフィラメントの第2の端子間
に接続され、第2の端子間に、ヘッドからテールに接続
された第1および第2の主サイリスタと、ダイオードに
直列のツェナー保護ダイオードと制御集積回路とを含
む。第1のサイリスタのゲートが、抵抗器を介して第2
の端子の一方と、補助サイリスタとツェナーダイオード
との直列接続を介して第2の端子の他方とに接続され
る。補助サイリスタのゲートが、集積回路の制御端子
と、抵抗器を介して第2の端子の他方とに接続される。
補助サイリスタのカソードが集積回路の供給端子と接続
され、かつ蓄積キャパシタを介して第2の端子の上記一
方に接続される。アノードゲート主サイリスタのゲート
が集積回路の制御端子に接続される。
現する半導体コンポーネントにおいて、第1のサイリス
タおよび補助サイリスタは、垂直サイリスタであってそ
れらのカソードゲート領域が、より低くドープされたP
型ウェル内で配置されたP型ウェルにより形成されたも
のであり、第2のサイリスタは、アノードゲート垂直サ
イリスタであってそのアノードが第1のサイリスタおよ
び補助サイリスタのゲートウェルと同じ型のおよび同じ
ドープレベルの層により形成されたものであり、上記ア
ノード層は、より低いドープレベルを有するアノードと
同じ導電型を有するガードリングにより囲まれている。
徴、局面および利点は、添付図面と関連されるとこの発
明の以下の詳細な説明から明らかになるであろう。
例に従った回路を表わす。図2において、フィラメント
r1の第2の端子A1がサイリスタTh1のアノードと
サイリスタTh4のカソードとに接続される。フィラメ
ントr2の第2の端子A2がサイリスタTh1のカソー
ドとサイリスタTh4のアノードとに接続される。サイ
リスタTh1のゲートが抵抗器RGを介して端子A2
と、サイリスタTh2およびツェナーダイオードZの直
列接続を介して端子A1とに接続される。サイリスタT
h2のゲートが抵抗器15を介してそのアノードに接続
され、制御集積回路ICの端子Gに対応する。サイリス
タTh2のカソードが端子2に接続され、これは集積回
路ICの端子とキャパシタC1の第1の端子とに対応
し、キャパシタC1は端子2および端子A2の間で接続
される。サイリスタTh4が正電流によりそのアノード
で制御される。集積回路ICの端子4がサイリスタTh
4のゲートを制御する。図2は、サイリスタTh1の主
端子とサイリスタTh4の主端子との間に結合された直
接ダイオードD2に直列の保護ツェナーダイオードZ2
も表わす。
0 V rms)に対応する実用的な応用において、以
下のパラメータを用いることができる。
てよく理解される。ここでは、時間t10前に経過した
時間間隔がフィラメントの初期の加熱に対応し、時間t
10に続く時間間隔が蛍光管の起動とその後の動作とに
対応している。
でのサイリスタTh2の初期導通に続いて時間t2でサ
イリスタTh1が導通し、このときダイオードZの端子
間にかかる電圧がダイオードZのアバランシェ電圧を越
える。図7の曲線VC1により表わされるように、キャ
パシタC1はt1からt2の期間に充電される。次い
で、サイリスタTh2の導通期間において、キャパシタ
C1は極わずかに放電して集積回路ICに供給する。図
8に表わされるように、この期間において蛍光管に掛か
る電圧VFTは実質的に一定のままであり、サイリスタ
Th1に掛かる電圧降下に対応している。
高保持電流IH1を有し得る。したがって、電源電圧V
Sを無視できない時間t3で、サイリスタTh1は阻止
され、サイリスタTh2は再び導通する。半周期の終わ
りに対応する時間t3および時間t4の間に、キャパシ
タC1は再び充電される。したがって、キャパシタC1
の非常に規則的な充電が得られ、これは各半周期の終わ
りと始まりとで実質的にバランスが保たれている。
うにサイリスタTh4を制御する。その結果、サイリス
タTh4は(おそらくは図6の曲線ITh4に表わされ
るわずかな遅延を有して)導通する。この導通は電流が
0に近い時間t6でストップし、このサイリスタは低保
持電流IH4を有する。注目されるのは、正であるゲー
ト電流が、再びちょうど充電されたキャパシタC1から
集積回路により、サイリスタTh4のアノードゲートに
与えられるということである。
びt2の間と同じである。 時間t10でフィラメント
は十分に加熱され、蛍光管をトリガすることが所望され
る。サイリスタTh1がオフになる時間である時間t1
1で、集積回路ICは端子GおよびA2を短絡させる。
サイリスタTh2はそのゲートでキャパシタC1の逆電
圧を受取り、オフになる。バラストインダクタンスL
は、そこを通って流れる電流を維持しようとする。端子
A1およびA2の間の電圧はダイオードZ2のアバラン
シェ電圧まで急速に増大する(図8に図示)。したがっ
て、蛍光管FTが点灯し得るのであり、その端子間の電
圧は、インダクタンスLにより課された電流により固定
される。インダクタンスLは電流発生器として作用し、
蛍光管FTに掛かる電圧はほぼ100ボルトまで降下す
る。このような電圧は再び点灯回路をトリガするのに不
十分であり、これは待機状態のままである。もし蛍光管
がトリガされなけば、ダイオードZ2が保護要素の役割
をし、ダイオードZ2のアバランシェ電圧に達すると、
ダイオードZ2は導通する。次いで、上で説明した現象
は、蛍光管がトリガするまで、正の半周期の終わりごと
に繰返される。
る半導体コンポーネントを製作するために、サイリスタ
Th1およびTh2は、ツェナーダイオードZ2のアバ
ランシェ電圧よりも高いような高い順方向電圧に耐える
ように適合され、サイリスタTh1およびTh2はコン
セントからの電源の逆電圧に耐えるように適合されるだ
ろうことが注目される。同様に、サイリスタTh4は、
逆モードではダイオードZ2のアバランシェ電圧よりも
高い電圧に耐えかつ順方向モードではコンセントからの
電源電圧よりも高い電圧に耐えるように適合されなけれ
ばならない。
耐えるように適合された回路の概略的な断面図および上
面図である。半導体コンポーネントを表現する分野にお
いてよくあるように、図9は非常に概略的であるという
ことがわかるだろう。さらに、図10の上面図は図9の
断面図に厳密に対応していない。当業者はさまざまな層
および領域の配置および表面を調整して、コンポーネン
トの特徴、より特定的には起こり得る電流の流れおよび
ツェナー電圧を最適化することができる。
コンポーネントはN基板で形成される。コンポーネント
の底表面が底表面のメタライゼーションAで被覆された
P型層23を含み、これはサイリスタTh2およびサイ
リスタTh1のアノードに対応する。サイリスタTh1
は垂直方向に配置され、上面から、エミッタ短絡を含み
P型ウェル25内に形成されたカソード層24と、基板
21内に形成された上記P型ウェル25とを含む。ウェ
ル25の一部にN型領域26が形成され、これはウェル
25とともに、ダイオードZに対応するツェナー接合を
形成する。N型領域29を含む第2のP型ウェル28が
垂直サイリスタTh2を形成する。サイリスタTh2は
領域29、28、21および23を含む。サイリスタT
h2のカソード29はメタライゼーション30を介して
ツェナーダイオードZのカソード26に接続される。
2に対応する。ウェル28はゲートメタライゼーション
Gで被覆される。抵抗器RGはカソード層24の下の領
域25の抵抗により形成される。
る。下表面側では、ゲート領域28の少なくとも一部と
ウェル51との下に、N型領域52が形成される。領域
51,21,23および52はサイリスタTh4を形成
する。ウェル51を被覆するメタライゼーションが、領
域24を覆いかつ主電極A2を形成するメタライゼーシ
ョンに接続される。
ーション4と接続されるP領域64が形成される。N領
域65が領域64内に形成されかつメタライゼーション
を介してサイリスタTh4のアノード51に接続され
る。端子A2に対し正の電圧がゲート4に与えられる
と、電流が領域64から領域65の方へ向かって流れ
る。もしそのとき端子A1が端子A2に対し負であるな
らば、サイリスタTh4は順方向にバイアスされ、トリ
ガされるだろう。
改善をこの構造にもたらすことは可能である。たとえ
ば、Pウェル58が構造の周囲で示された。
ざまなコンポーネントの降伏電圧を改善するためにP-
拡散で形成される。したがって、ウェル25はP- ウェ
ル61内に配置され、ウェル28はP- ウェル62内に
配置され、および領域64はP- ウェル63′内に配置
される。サイリスタTh4のアノード51はP- リング
63により囲まれる。層51および基板21の間の接合
が、同じドープレベルを有するさまざまな層61、62
および63と基板21との間の接合よりも低い電圧で壊
れるように、P- リングは層51に対し十分に低くドー
プされる。層51と基板21との間のこの接合がツェナ
ーダイオードZ2を構成する。ツェナーダイオードZ2
は、インダクタンス内に蓄積されたハイエネルギを引出
すように適合される。なぜなら、バルク内で破壊が生じ
るからである。ダイオードZ2の電流の流れ容量もその
表面を増大させることにより増大させることができる。
したがって、層51は、サイリスタTh4のアノードと
ツェナーダイオードZ2のアノード(そのカソードは基
板21である)とを形成し、ダイオードD2はP層23
とN基板21との間に配置される。
を形成するN領域24および52は、従来のエミッタ短
絡を有し得る。これらの短絡は特にサイリスタTh1の
保持電流IH1を調整するのに用いられる。サイリスタ
Th4の短絡ホールの濃度は、その感度を過度に低減さ
せないためにより低い。
ない、図9のコンポーネントの実施例の概略的な上面図
である。図10の各々の層には図9と対応の符号が付さ
れる。
例示の実施例を説明したが、さまざまな代替、修正およ
び改善が当業者には容易に生じるであろう。そのような
代替、修正および改善はこの発明の精神および範囲内に
意図されたものである。したがって、前述の説明は例と
して示されるだけであり限定を意図するものではない。
この発明は前掲の特許請求の範囲およびその均等物にお
いて規定されるように限定されるだけである。
る。
路を表わす図である。
を示す曲線を示す図である。
曲線を示す図である。
曲線を示す図である。
曲線を示す図である。
線を示す図である。
線を示す図である。
ためのモノリシックの半導体コンポーネントの概略的な
断面図である。
るためのモノリシックの半導体コンポーネントの概略的
な上面図である。
Claims (2)
- 【請求項1】 バラストインダクタンス(L)に直列の
A.C.供給源(S)と蛍光管(FT)の第1および第
2のフィラメント(r1,r2)とを含む負荷回路に関
連した蛍光管用スタータ装置であって、前記装置は前記
フィラメントの第2の端子(A1,A2)間に接続さ
れ、さらに、 前記第2の端子(A1,A2)間にヘッドからテールに
接続された第1および第2の主サイリスタ(Th1,T
h4)、ならびにダイオード(D2)に直列のツェナー
保護ダイオード(Z2)と、 制御集積回路(IC)とを含み、 前記第1のサイリスタ(Th1)のゲートは抵抗器(R
G)を介して前記第2の端子の一方(A2)に接続さ
れ、かつツェナーダイオード(Z)と補助サイリスタ
(Th2)との直列接続を介して前記第2の端子の他方
(A1)に接続され、前記補助サイリスタのゲートは前
記集積回路の制御端子に接続され、かつ抵抗器(15)
を介して前記第2の端子の前記他方に接続され、前記補
助サイリスタのカソードは前記集積回路の供給端子と接
続され、かつ蓄積キャパシタ(C1)を介して前記第2
の端子の前記一方に接続され、アノードゲート主サイリ
スタのゲートは前記集積回路の制御端子に接続される、
蛍光管用スタータ装置。 - 【請求項2】 前記第1のサイリスタ(Th1)および
前記補助サイリスタ(Th2)は垂直サイリスタであっ
て、それらのカソードゲート領域は、より低くドープさ
れたP- 型ウェル(61,62)内に配置されたP型ウ
ェル(25,28)により形成され、 前記第2のサイリスタ(Th4)はアノードゲート垂直
サイリスタであって、そのアノードは、前記第1のサイ
リスタおよび前記補助サイリスタのゲートウェル(2
5,28)と同じ型でかつ同じドープレベルの層(5
1)により形成され、前記アノード層(51)は、より
低いドープレベルを有する前記アノードと同じ導通型を
有するガードリング(63)により囲まれる、請求項1
の装置を実現する半導体コンポーネント。
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