JPS6055993B2 - ゲートターンオフ形サイリスタ - Google Patents
ゲートターンオフ形サイリスタInfo
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- JPS6055993B2 JPS6055993B2 JP51092261A JP9226176A JPS6055993B2 JP S6055993 B2 JPS6055993 B2 JP S6055993B2 JP 51092261 A JP51092261 A JP 51092261A JP 9226176 A JP9226176 A JP 9226176A JP S6055993 B2 JPS6055993 B2 JP S6055993B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
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Description
【発明の詳細な説明】
本発明は、それぞれエミッタ領域、制御ベース領域、主
ベース領域および対抗エミッタ領域を有する主サイリス
タおよび補助サイリスタが設けられており、これらサイ
リスタのアノードが互いに接続されており、その際主サ
イリスタのアノードとカソードが負荷電流端子に接続さ
れており、一方主サイリスタの制御電極が、補助サイリ
スタのカソードに接続されており、かつサイリスタの投
入およびしや断が、補助サイリスタの制御電極に供給さ
れる制御電流によつて行われる。
ベース領域および対抗エミッタ領域を有する主サイリス
タおよび補助サイリスタが設けられており、これらサイ
リスタのアノードが互いに接続されており、その際主サ
イリスタのアノードとカソードが負荷電流端子に接続さ
れており、一方主サイリスタの制御電極が、補助サイリ
スタのカソードに接続されており、かつサイリスタの投
入およびしや断が、補助サイリスタの制御電極に供給さ
れる制御電流によつて行われる。
ゲートターンオフ形サイリスタに関する。サイリスタは
、負荷電流を比較的小さな制御電流を用いてターンオン
することを可能にする半導体スイッチである。
、負荷電流を比較的小さな制御電流を用いてターンオン
することを可能にする半導体スイッチである。
普通のサイリスタにおいてターンオフは負荷電流を極小
値、所謂保持電流より低くすることによつて行なわれる
。しかしターンオフがターンオンと全く同様に制御電流
により行なわれる所謂ゲートターンオフ形サイリスタも
公知である。その際ターンオフのために制御電流はサイ
リスタのターンオンの際とは反対の電流方向を有する。
ターンオフ特性はゲートターンオフ利得によつて表わさ
れそのゲートターンオフ利得は、必要な負の制御電流に
対するアノード電流の比として定義されている。現在公
知の実施形態においてターンオフのためには比較的大き
な制御電流が必要であり、その制御電流は典型的な場合
導通状態において流れる負荷電流の１０〜３０％に達す
る。例えばゲートターンオフ利得が非常に大きい際、例
えばゲートターンオフ利得が非常に大きい際、著しい順
電圧降下が生じ、それはほぼ１０Ａ／Ｃｌｔの電流負荷
の際２〜３Ｖに達する。更にこの種のサイリスタの際保
持電流も非常に大きくなる。サイリスタは通常交互に反
対の導電形の４つの領域から成る。更にサイリスタの個
々の領域のために次のような名称が使用される。即し少
なくとも１つのゲート端子を備えている導電形の領域を
制御ベース領域、その内側に隣接した領域を主ベース領
域、制御ベース領域に隣接した外側の領域をエミッタ領
域、主ベース領域に隣接する外側の領域を対抗エミッタ
領域と称する。本発明の基礎となる課題は、良好なスイ
ッチ特性を有するゲートターンオフ形サイリスタを提供
し、その際保持電流を小さくすることである。
値、所謂保持電流より低くすることによつて行なわれる
。しかしターンオフがターンオンと全く同様に制御電流
により行なわれる所謂ゲートターンオフ形サイリスタも
公知である。その際ターンオフのために制御電流はサイ
リスタのターンオンの際とは反対の電流方向を有する。
ターンオフ特性はゲートターンオフ利得によつて表わさ
れそのゲートターンオフ利得は、必要な負の制御電流に
対するアノード電流の比として定義されている。現在公
知の実施形態においてターンオフのためには比較的大き
な制御電流が必要であり、その制御電流は典型的な場合
導通状態において流れる負荷電流の１０〜３０％に達す
る。例えばゲートターンオフ利得が非常に大きい際、例
えばゲートターンオフ利得が非常に大きい際、著しい順
電圧降下が生じ、それはほぼ１０Ａ／Ｃｌｔの電流負荷
の際２〜３Ｖに達する。更にこの種のサイリスタの際保
持電流も非常に大きくなる。サイリスタは通常交互に反
対の導電形の４つの領域から成る。更にサイリスタの個
々の領域のために次のような名称が使用される。即し少
なくとも１つのゲート端子を備えている導電形の領域を
制御ベース領域、その内側に隣接した領域を主ベース領
域、制御ベース領域に隣接した外側の領域をエミッタ領
域、主ベース領域に隣接する外側の領域を対抗エミッタ
領域と称する。本発明の基礎となる課題は、良好なスイ
ッチ特性を有するゲートターンオフ形サイリスタを提供
し、その際保持電流を小さくすることである。
また同時に順方向特性も改善することである。この課題
は本発明により、冒頭に述べた形成のサイリスタにおい
て次のようにして解決される。即ち補助サイリスタにお
けるエミッタ領域と制御ベース領域との間に形成される
Ｐｎ接合の降状電圧が主サイリスタにおけるより小さく
かつ補助サ易イリスタの対抗エミッタのエミッタ効率が
主サイリスタのエミッタ効率より小さく、その結果主サ
イリスタのターンオフ利得は補助サイリスタのターンオ
ブ利得より大きくかつ補助サイリスタの保持電流は主サ
イリスタの保持電流より小さいようにする。補助サイリ
スタの保持電流を少くとも主サイリスタの保持電流の１
１２より小さくし主サイリスタのゲートターンオフ利得
を５より大きくすると有利である。
は本発明により、冒頭に述べた形成のサイリスタにおい
て次のようにして解決される。即ち補助サイリスタにお
けるエミッタ領域と制御ベース領域との間に形成される
Ｐｎ接合の降状電圧が主サイリスタにおけるより小さく
かつ補助サ易イリスタの対抗エミッタのエミッタ効率が
主サイリスタのエミッタ効率より小さく、その結果主サ
イリスタのターンオフ利得は補助サイリスタのターンオ
ブ利得より大きくかつ補助サイリスタの保持電流は主サ
イリスタの保持電流より小さいようにする。補助サイリ
スタの保持電流を少くとも主サイリスタの保持電流の１
１２より小さくし主サイリスタのゲートターンオフ利得
を５より大きくすると有利である。
本発明によるサイリスタでは保持電流が低い際にも大き
なゲートターンオフ利得が得られ、それによつて僅かな
負荷電流の場合でもサイリスタは良好に安定に動作する
。
なゲートターンオフ利得が得られ、それによつて僅かな
負荷電流の場合でもサイリスタは良好に安定に動作する
。
本発明によるゲートターンオフ形サイリスタによれば制
御電流が補助サイリスタのゲート電極に供給され、一方
で補助サイリスタの負荷電流は制御電流として主サイリ
スタのゲート電極へ供給される。
御電流が補助サイリスタのゲート電極に供給され、一方
で補助サイリスタの負荷電流は制御電流として主サイリ
スタのゲート電極へ供給される。
ターンオフのために補助サイリスタに負の制御電流が供
給され、その制御電流は遅くとも補助サイリスタがター
ンオフされた後にそのゲ−トーカソード間を介して主サ
イリスタに達し主サイリスタがターンオフする。この過
程は補助サイリスタのエミッタ領域と制御ベース領域と
の間に形成されたＰｎ接合の降状電圧を主サイリスタに
おけるそれよりも小さくすることによつて可能になる。
本発明の実施例によれば補助サイリスタの対抗エミッタ
領域が主サイリスタの対抗エミッタ領域より強くドーピ
ングされているか高い最大のドーピング濃度を有する。
給され、その制御電流は遅くとも補助サイリスタがター
ンオフされた後にそのゲ−トーカソード間を介して主サ
イリスタに達し主サイリスタがターンオフする。この過
程は補助サイリスタのエミッタ領域と制御ベース領域と
の間に形成されたＰｎ接合の降状電圧を主サイリスタに
おけるそれよりも小さくすることによつて可能になる。
本発明の実施例によれば補助サイリスタの対抗エミッタ
領域が主サイリスタの対抗エミッタ領域より強くドーピ
ングされているか高い最大のドーピング濃度を有する。
また本発明の別の実施例によれば、補助サイリスタの対
抗エミッタ領域が主サイリスタの対抗エミッタ領域より
も急峻なドーピング濃度勾配を有する。両実施例の場合
とも、補助サイリスタの対抗エミッタのエミッタ効率が
主サイリスタの相応するエミッタ効率より小さくなるよ
うにするために有利な構成を示している。
抗エミッタ領域が主サイリスタの対抗エミッタ領域より
も急峻なドーピング濃度勾配を有する。両実施例の場合
とも、補助サイリスタの対抗エミッタのエミッタ効率が
主サイリスタの相応するエミッタ効率より小さくなるよ
うにするために有利な構成を示している。
次に図面を用いて本発明を詳細に説明する。
第１図の動作原理図に示すように本発明によるゲートタ
ーンオフ形サイリスタ１は主サイリスタ２および補助サ
イリスタ３から成る。２つのサイリスタのアノード端子
４および５は相互に接続され、第１の負荷電流端子６に
接続されている。
ーンオフ形サイリスタ１は主サイリスタ２および補助サ
イリスタ３から成る。２つのサイリスタのアノード端子
４および５は相互に接続され、第１の負荷電流端子６に
接続されている。
第２の負荷電流端子７は同時に主サイリスタ２のカソー
ド端子てある。補助サイリスタのカソード端子８は主サ
イリスタのゲート電極９と接続されている。実際の制御
電流は補助サイリスタのゲート電極１０を介して供給さ
れる。第２図に示す本発明によるサイリスタの概略的な
軸対称な構造において、半導体は交互に反対の導電形の
４つの領域即ち対抗エミッタ領域１４、主ベース領域１
５、制御ベース領域１６、主サイリスタ２のエミッタ領
域１７、補助サイリスタ３のエミッタ領域１８を有する
。
ド端子てある。補助サイリスタのカソード端子８は主サ
イリスタのゲート電極９と接続されている。実際の制御
電流は補助サイリスタのゲート電極１０を介して供給さ
れる。第２図に示す本発明によるサイリスタの概略的な
軸対称な構造において、半導体は交互に反対の導電形の
４つの領域即ち対抗エミッタ領域１４、主ベース領域１
５、制御ベース領域１６、主サイリスタ２のエミッタ領
域１７、補助サイリスタ３のエミッタ領域１８を有する
。
破線はサイリスタの主サイリスタ２および補助サイリス
タ３への分割を示す。主サイリスタおよび補助サイリス
タの制御ベース、主ベースおよび対抗エミッタ領域は、
サイリスタの貫通領域である一方、エミッタ領域１７お
よび１８は分離して制御ベース領域１６中に配置されて
いる。対抗エミッタ領域は共通接触接続部１９によつて
接触接続されており、主サイリスタのエミッタ領域１７
は接触部２０と接触接続されており、補助サイリスタの
エミッタ領域１８は接触接続部２１と接触接続されてい
る。補助サイリスタ３のためにゲート接触接続部２２が
設けられ、主サイリスタ用にゲート接触接続部２３が設
けられている。この場合２つのサイリスタのエミッタ領
域１７および１８並びに主サイリスタの２つの部分構成
のゲート電極２３は円環状に形成されており、補助サイ
リスタの円形に形成されたゲート電極２２の中心に回転
対称に設けられている。主サイリスタと補助サイリスタ
の関係、即ち主サイリスタのゲートターンオフ利得が補
助サイリスタのそれよりも大きく、主サイリスタの保持
電流が補助サイリスタのそれよりも大きくするために補
助サイリスタの対抗エミッタのエミッタ効率を主サイリ
スタの相応するエミッタ効率より小さくするのである。
タ３への分割を示す。主サイリスタおよび補助サイリス
タの制御ベース、主ベースおよび対抗エミッタ領域は、
サイリスタの貫通領域である一方、エミッタ領域１７お
よび１８は分離して制御ベース領域１６中に配置されて
いる。対抗エミッタ領域は共通接触接続部１９によつて
接触接続されており、主サイリスタのエミッタ領域１７
は接触部２０と接触接続されており、補助サイリスタの
エミッタ領域１８は接触接続部２１と接触接続されてい
る。補助サイリスタ３のためにゲート接触接続部２２が
設けられ、主サイリスタ用にゲート接触接続部２３が設
けられている。この場合２つのサイリスタのエミッタ領
域１７および１８並びに主サイリスタの２つの部分構成
のゲート電極２３は円環状に形成されており、補助サイ
リスタの円形に形成されたゲート電極２２の中心に回転
対称に設けられている。主サイリスタと補助サイリスタ
の関係、即ち主サイリスタのゲートターンオフ利得が補
助サイリスタのそれよりも大きく、主サイリスタの保持
電流が補助サイリスタのそれよりも大きくするために補
助サイリスタの対抗エミッタのエミッタ効率を主サイリ
スタの相応するエミッタ効率より小さくするのである。
この関係は次のようにして調整される。即ち例えばマス
キング技術のような公知の技術を使用において、対抗エ
ミッタ領域を比較的強力にドーピングするか、比較的急
峻なドーピング勾配とすることである。再結合中心の濃
度を主サイリスタにおいて特にその主ベース領域におい
て、補助サイリスタにおけるよりも大きく選ぶことによ
つても同じ関係が得られる。そのために再結合中心とし
てキャリヤ寿命を短縮するために金またはプラチナが用
いられる。２つの部分サイリスタのエミッタ効率を異な
るようにすることは再結合中心のドーピング濃度を種々
組合わせることもできる。
キング技術のような公知の技術を使用において、対抗エ
ミッタ領域を比較的強力にドーピングするか、比較的急
峻なドーピング勾配とすることである。再結合中心の濃
度を主サイリスタにおいて特にその主ベース領域におい
て、補助サイリスタにおけるよりも大きく選ぶことによ
つても同じ関係が得られる。そのために再結合中心とし
てキャリヤ寿命を短縮するために金またはプラチナが用
いられる。２つの部分サイリスタのエミッタ効率を異な
るようにすることは再結合中心のドーピング濃度を種々
組合わせることもできる。
サイリスタのターンオフ特性は、公知な方法によつても
改善でき、その方法は、主サイリスタおよび補助サイリ
スタに対しても適用できる。
改善でき、その方法は、主サイリスタおよび補助サイリ
スタに対しても適用できる。
そこで制御ベース領域の横方向伝導度を充分に大きく選
ぶと有利である。更に、公知の方法で箱形構造を主サイ
リスタおよび補助サイリスタに適用するとき、エミッタ
面の下でのターンオフ過程に好都合である。この種の構
造が必要であるという点では、第２図は勿論単に本発明
によるサイリスタの概略的な構成を示すものに過ぎない
。補助サイリスタ３を点弧すると、そのカソード電流は
主サイリスタ２に供給され、従つて主サイリスタは同様
に導通状態へ移行する。
ぶと有利である。更に、公知の方法で箱形構造を主サイ
リスタおよび補助サイリスタに適用するとき、エミッタ
面の下でのターンオフ過程に好都合である。この種の構
造が必要であるという点では、第２図は勿論単に本発明
によるサイリスタの概略的な構成を示すものに過ぎない
。補助サイリスタ３を点弧すると、そのカソード電流は
主サイリスタ２に供給され、従つて主サイリスタは同様
に導通状態へ移行する。
主サイリスタの通常比較的高い順電圧降下は、補助サイ
リスタを点弧したままにして全導通相の間主サイリスタ
に制御電流を供給することにより著しく低減できる。付
加的に回路素子を挿入接続することにより本発明による
サイリスタのスイッチ特性は一層改善することができる
。
リスタを点弧したままにして全導通相の間主サイリスタ
に制御電流を供給することにより著しく低減できる。付
加的に回路素子を挿入接続することにより本発明による
サイリスタのスイッチ特性は一層改善することができる
。
補助サイリスタのカソード端子と主サイリスタのゲート
電極との間に接続された抵抗１１により負荷電流を比較
的好都合に分配調整することができる。抵抗１１に並列
に接続されたダイオード１２は、ターンオフ電流が主サ
イリスタのゲート電極に弱められずに供給されるよノう
な極性に接続されている。抵抗１３が補助サイリスタの
カソードとゲート端子との間に接続されている。この低
抗はターンオフ電流の流れを改善し、全体の回路を不所
望な障害点弧に対して応動しないように安定にしている
。付加的な回路素子はサイリスタの外部の配線として設
けられるかまたは半導体中に集積することができる。第
２図に示すような装置は、１例として次のような特性お
よびデータを有する。
電極との間に接続された抵抗１１により負荷電流を比較
的好都合に分配調整することができる。抵抗１１に並列
に接続されたダイオード１２は、ターンオフ電流が主サ
イリスタのゲート電極に弱められずに供給されるよノう
な極性に接続されている。抵抗１３が補助サイリスタの
カソードとゲート端子との間に接続されている。この低
抗はターンオフ電流の流れを改善し、全体の回路を不所
望な障害点弧に対して応動しないように安定にしている
。付加的な回路素子はサイリスタの外部の配線として設
けられるかまたは半導体中に集積することができる。第
２図に示すような装置は、１例として次のような特性お
よびデータを有する。
エミッタ領域１７と１８の厚さは１０μｍである。
この領域のｎ＋！′−ピングは、りんの拡散によつて行
われる。表面のドーピング濃度は１σ００一３の範囲に
ある。制御ベースはｐ形（９０μｍの深さの標準的なガ
リウム拡散による）であり、このベースの厚さは、ラッ
ピングおよびエッチングによつてエミッタ領域１７の下
で羽μｍになるまで、またエミッタ領域１８の下で４０
μｍになるまで減少させられる。主ベース１５はｎ形で
あり、１０１４ａｎ−３のドーピング濃度および１５０
μｍの厚さを有する。対抗エミッタ１４はｐ形であり、
厚さは３０μｍであるが、範囲（ａ）と（ｂ）において
異つたドーピング濃度を有する。範囲（ａ）においてド
ーピングは、比較的偏平なガリウム拡散パターンになつ
ており、このパターンは、ラッピングおよびエッチング
によつてほぼ９０μｍからほぼ−３０μｍの厚さまで減
少し（その結果ほぼ４００Ω／ｄのエミッタ面積抵抗に
なる）、しかし範囲（ｂ）においては付加的にマスクし
たｐ形拡散（ほう素）は、ドーピング濃度こう配および
表面ドーピング濃度を増加する（面積抵抗をほぼ８０！
Ω／Ｃｌｉにする）。
ャ３種々の再結合中心濃度は、局所的に配置した金の
拡散によつて得られ、キャリヤの寿命は、領域１５ａに
おいて０．４μｓ（平均値）であり、かつ領域１５ｂに
おいて０．５ないし１μＳであり、これは１５ａにおけ
るほぼ１０１４ｃ７Ｒ−３および１５ｂにおけるほぼ５
刈０１３ｃｍ−３（平均値）の置換金濃度に相当する。
両方のサイリスタ２，３のモノリシック集積のため、補
助サイリスタの制御ベース電極（第１図・の端子１０ま
たは接点金属層２２）と主サイリスタの制御ベース電極
（電極９または接点金属層２３）の間にオーミック接続
があり、この接続は、装置を電気的に接続した後に、オ
ーミック分路として第３図１３におけるように作用する
。
われる。表面のドーピング濃度は１σ００一３の範囲に
ある。制御ベースはｐ形（９０μｍの深さの標準的なガ
リウム拡散による）であり、このベースの厚さは、ラッ
ピングおよびエッチングによつてエミッタ領域１７の下
で羽μｍになるまで、またエミッタ領域１８の下で４０
μｍになるまで減少させられる。主ベース１５はｎ形で
あり、１０１４ａｎ−３のドーピング濃度および１５０
μｍの厚さを有する。対抗エミッタ１４はｐ形であり、
厚さは３０μｍであるが、範囲（ａ）と（ｂ）において
異つたドーピング濃度を有する。範囲（ａ）においてド
ーピングは、比較的偏平なガリウム拡散パターンになつ
ており、このパターンは、ラッピングおよびエッチング
によつてほぼ９０μｍからほぼ−３０μｍの厚さまで減
少し（その結果ほぼ４００Ω／ｄのエミッタ面積抵抗に
なる）、しかし範囲（ｂ）においては付加的にマスクし
たｐ形拡散（ほう素）は、ドーピング濃度こう配および
表面ドーピング濃度を増加する（面積抵抗をほぼ８０！
Ω／Ｃｌｉにする）。
ャ３種々の再結合中心濃度は、局所的に配置した金の
拡散によつて得られ、キャリヤの寿命は、領域１５ａに
おいて０．４μｓ（平均値）であり、かつ領域１５ｂに
おいて０．５ないし１μＳであり、これは１５ａにおけ
るほぼ１０１４ｃ７Ｒ−３および１５ｂにおけるほぼ５
刈０１３ｃｍ−３（平均値）の置換金濃度に相当する。
両方のサイリスタ２，３のモノリシック集積のため、補
助サイリスタの制御ベース電極（第１図・の端子１０ま
たは接点金属層２２）と主サイリスタの制御ベース電極
（電極９または接点金属層２３）の間にオーミック接続
があり、この接続は、装置を電気的に接続した後に、オ
ーミック分路として第３図１３におけるように作用する
。
領域１６は、両電極間の内部抵抗の低下を防ぐため、両
サイリスタ領域の間の空間２４において（エッチングに
よつて）薄くすることができる。かなりのエッチング（
１５ないし２０μｍ）を行つた後に内部抵抗は、大幅に
増加し（１００Ω以上）、かつ外部抵抗１３にの例では
４０Ωである）は考慮するだけでよい。補助サイリスタ
のエミッタは４ｉのエミッタ範囲を有する。主サイリス
タのエミッタは、８Ｔ１ｒｍの内径および８．６ＴＩ０
ｎの外形を有するリングてある。第３図に示すように外
部抵抗１３（４０Ω）、外部抵抗１１（５Ω）およびダ
イオードによつて、装置は次のような特性を有する。ー
ンオフ時間１０μＳＯ
サイリスタ領域の間の空間２４において（エッチングに
よつて）薄くすることができる。かなりのエッチング（
１５ないし２０μｍ）を行つた後に内部抵抗は、大幅に
増加し（１００Ω以上）、かつ外部抵抗１３にの例では
４０Ωである）は考慮するだけでよい。補助サイリスタ
のエミッタは４ｉのエミッタ範囲を有する。主サイリス
タのエミッタは、８Ｔ１ｒｍの内径および８．６ＴＩ０
ｎの外形を有するリングてある。第３図に示すように外
部抵抗１３（４０Ω）、外部抵抗１１（５Ω）およびダ
イオードによつて、装置は次のような特性を有する。ー
ンオフ時間１０μＳＯ
第１図は、本発明による２つのサイリスタから成るゲー
トターンオフ形サイリスタの原理図、第２図は本発明に
よるサイリスタの構造を示す断面略図第３図は本発明に
よるゲートターンオフ形サイリスタの２つの部分サイリ
スタの有利な接続回路を示す。 ２・・・・・・主サイリスタ、３・・・・・・補助サイ
リスタ、１４・・・・・・対抗エミッタ領域、１５・・
・・・・主ベース領域、１６・・・・・・制御ベース領
域、１７・・・・・・主サイリスタのエミッタ領域、１
８・・・・・・補助サイリスタのエミッタ領域。
トターンオフ形サイリスタの原理図、第２図は本発明に
よるサイリスタの構造を示す断面略図第３図は本発明に
よるゲートターンオフ形サイリスタの２つの部分サイリ
スタの有利な接続回路を示す。 ２・・・・・・主サイリスタ、３・・・・・・補助サイ
リスタ、１４・・・・・・対抗エミッタ領域、１５・・
・・・・主ベース領域、１６・・・・・・制御ベース領
域、１７・・・・・・主サイリスタのエミッタ領域、１
８・・・・・・補助サイリスタのエミッタ領域。
Claims (1)
- 【特許請求の範囲】 １ それぞれエミッタ領域、制御ベース領域、主ベース
領域および対抗エミッタ領域を有する主サイリスタおよ
び補助サイリスタが設けられており、これらサイリスタ
のアノードが互いに接続されており、その際主サイリス
タのアノードとカソードが負荷電流端子に接続されてお
り、一方主サイリスタの制御電極が、補助サイリスタの
カソードに接続されており、かつサイリスタの投入およ
びしや断が、補助サイリスタの制御電極に供給される制
御電流によつて行われる、ゲートターンオフ形サイリス
タにおいて、補助サイリスタにおけるエミッタ領域と制
御ベース領域との間に形成されるＰｎ接合の降伏電圧が
主サイリスタにおけるより小さくかつ補助サイリスタの
対抗エミッタのエミッタ効率が主サイリスタの相応する
エミッタ効率より小さくして、主サイリスタのターンオ
フ利得は補助サイリスタのターンオフ利得より大きくか
つ補助サイリスタの保持電流は主サイリスタの保持電流
より小さいことを特徴とするゲートターンオフ形サイリ
スタ。 ２ 補助サイリスタの制御ベース領域のドーピング濃度
がそのベース領域とエミッタ領域との間に形成されるＰ
ｎ接合の近傍において、主サイリスタにおけるドーピン
グ濃度よりも高い特許請求の範囲第１項記載のゲートタ
ーンオフ形サイリスタ。 ３ 補助サイリスタの対抗エミッタ領域が主サイリスタ
の対抗エミッタ領域より強くドーピングされているか高
い最大のドーピング濃度を有する特許請求の範囲第１項
または第２項記載のゲートターンオフ形サイリスタ。 ４ 補助サイリスタの対抗エミッタ領域が主サイリスタ
の対抗エミッタ領域よりも急峻なドーピング濃度勾配を
有する特許請求の範囲第２項または第３項記載のゲート
ターンオフ形サイリスタ。 ５ 主サイリスタにおけるキャリヤ寿命を高めるための
再結合中心の濃度が補助サイリスタにおけるよりも大き
い特許請求の範囲第１項から第４項までのいずれか１項
記載のゲートターンオフ形サイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2534703A DE2534703C3 (de) | 1975-08-04 | 1975-08-04 | Abschaltbarer Thyristor |
| DE2534703.9 | 1975-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5219980A JPS5219980A (en) | 1977-02-15 |
| JPS6055993B2 true JPS6055993B2 (ja) | 1985-12-07 |
Family
ID=5953150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51092261A Expired JPS6055993B2 (ja) | 1975-08-04 | 1976-08-02 | ゲートターンオフ形サイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4195306A (ja) |
| JP (1) | JPS6055993B2 (ja) |
| DE (1) | DE2534703C3 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109373A (en) * | 1980-12-25 | 1982-07-07 | Mitsubishi Electric Corp | Semiconductor device |
| DE3112940A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit anschaltbarer innerer stromverstaerkerung und verfahren zu seinem betrieb |
| JPS58154239A (ja) * | 1982-03-09 | 1983-09-13 | Mitsubishi Electric Corp | 半導体装置 |
| US4563698A (en) * | 1982-08-12 | 1986-01-07 | International Rectifier Corporation | SCR Having multiple gates and phosphorus gettering exteriorly of a ring gate |
| FR2542148B1 (fr) * | 1983-03-01 | 1986-12-05 | Telemecanique Electrique | Circuit de commande d'un dispositif a semi-conducteur sensible du type thyristor ou triac, avec impedance d'assistance a l'auto-allumage et son application a la realisation d'un montage commutateur associant un thyristor sensible a un thyristor moins sensible |
| DE3927899A1 (de) * | 1989-08-24 | 1991-02-28 | Eupec Gmbh & Co Kg | Thyristor und verfahren zu seiner herstellung |
| FR2727571A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Thyristor a sensibilite en retournement controlee |
| US5883403A (en) * | 1995-10-03 | 1999-03-16 | Hitachi, Ltd. | Power semiconductor device |
| DE19947028A1 (de) | 1999-09-30 | 2001-04-12 | Siemens Ag | Thyristor mit Spannungsstoßbelastbarkeit in der Freiwerdezeit |
| DE19947036C1 (de) * | 1999-09-30 | 2001-05-17 | Siemens Ag | Thyristoranordnung mit Freiwerdeschutz |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3590346A (en) * | 1969-11-10 | 1971-06-29 | Westinghouse Electric Corp | High d/d, fast turn-on darlington controlled semiconductor switch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1112301A (en) * | 1964-07-27 | 1968-05-01 | Gen Electric | Controlled rectifier with improved turn-on and turn-off characteristics |
| DE2141627C3 (de) * | 1971-08-19 | 1979-06-13 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Thyristor |
| US3896476A (en) * | 1973-05-02 | 1975-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5718347B2 (ja) * | 1974-01-07 | 1982-04-16 | ||
| US4040170A (en) * | 1975-05-27 | 1977-08-09 | Westinghouse Electric Corporation | Integrated gate assisted turn-off, amplifying gate thyristor, and a method for making the same |
-
1975
- 1975-08-04 DE DE2534703A patent/DE2534703C3/de not_active Expired
-
1976
- 1976-08-02 JP JP51092261A patent/JPS6055993B2/ja not_active Expired
- 1976-08-04 US US05/711,690 patent/US4195306A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3590346A (en) * | 1969-11-10 | 1971-06-29 | Westinghouse Electric Corp | High d/d, fast turn-on darlington controlled semiconductor switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5219980A (en) | 1977-02-15 |
| DE2534703A1 (de) | 1977-02-10 |
| DE2534703C3 (de) | 1980-03-06 |
| US4195306A (en) | 1980-03-25 |
| DE2534703B2 (de) | 1979-06-28 |
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