JP4033927B2 - モノリシック半導体コンポーネント - Google Patents

Description

【０００１】
【発明の分野】
本発明は固体スイッチに関し、より特定的には動作が集積回路によって制御可能な固体スイッチに関する。
【０００２】
【関連技術】
制御可能なスイッチは、回路において電流が調整されることとなる負荷と直列に接続するよう設計されているだろう。そのような配列の実際的な問題は、制御集積回路が特定低電圧供給（いくつかの例では５から１５ボルト）を与えられなければならないことである。このため、集積回路のために各々がスイッチおよび電源を含む装置を形成することが所望されるだろう。このことは、これらのスイッチおよびそれらの制御集積回路の取付を大いに簡単にする。
【０００３】
図１は、スイッチング装置１と直列に配置される負荷Ｌに電源を供給する電圧源Ｓを含む回路を例示する。スイッチング装置１は集積回路ＩＣによって制御され、端子Ａ１とＡ２との間に接続されるスイッチＳＷならびに集積回路に電源を供給するための出力端子２および３を含む。このような配列から生じる特定の問題は、スイッチＳＷが入れられたとき、スイッチＳＷの端子の間の電圧が低いかまたは０であり、このため端子２および３にかかる電圧が低すぎて集積回路ＩＣに電力を提供できないかもしれないことである。この欠点を避けるために、端子２と３との間に蓄積キャパシタを接続することが案出されている。
【０００４】
このような装置は十分に作動するが、スイッチＳＷを長くつけたままにしておくために、高い値のキャパシタＣを必要とする。実際に、もし供給源Ｓがコンセントの交流電圧または整流されたコンセントからの電圧に対応するならば、コンセントからの電圧のいくらかの期間中、スイッチの制御がそれを閉じる場合を考慮に入れなければならない。
【０００５】
この問題を解決するために、スイッチは、スイッチを入れる命令がスイッチに送られたとき、スイッチにかかる電圧が所望されるスレッショルド供給電圧に達していない限りこの命令が禁止されるように設計された低電圧の供給回路に関連づけられてきた。このため、蓄積キャパシタは、印加された電圧の各半周期の始めで再び充電され得、したがって小サイズのキャパシタでよい。
【０００６】
このような回路は、フランス特許第２２２２８０１号に開示されている。しかし、このような回路の実施は多数のコンポーネントの使用および接続を示唆する。
【０００７】
【発明の概要】
本発明の目的は、スイッチ機能および供給機能を有する装置であってモノリシック半導体コンポーネントの形で達成され得るものを提供することである。
【０００８】
この目的を達成するために、本発明の実施例は、ゲート、アノードおよびカソードを有する第１のサイリスタを含み、ゲートが第１の抵抗器を通ってカソードに、かつツェナーダイオードおよび第２のサイリスタの直列接続を通ってアノードに接続されている、モノリシック半導体コンポーネントを提供する。サイリスタは縦型であり、ツェナーダイオードは横型であり、ツェナーダイオードのカソードは出力端子を形成するメタライゼーションを通って第２のサイリスタのカソードに接続される。
【０００９】
発明の実施例によれば、ツェナーダイオードは第１のトランジスタのゲートウェルに形成されている。
【００１０】
発明の実施例によれば、メタライゼーションと第１のサイリスタのゲートウェルとの間にコンタクトが形成されており、それにより、抵抗器は並列に形成される。
【００１１】
発明の実施例によれば、ダイオードはコンポーネントの上表面のウェルに形成されており、ツェナーダイオードおよび第２のサイリスタの接合点と前記出力端子との間に接続されている。
【００１２】
発明の実施例によれば、横型の第３のサイリスタは、第１のサイリスタのカソードゲートウェルに形成されたカソードを有し、ツェナーダイオードのカソードは第３のサイリスタのアノードに接続され、ツェナーダイオードのアノードは、第３のサイリスタのゲートに接続されている。
【００１３】
発明の実施例によれば、第１のサイリスタに相補的な縦型の第４のサイリスタは、それとともにトライアックを形成する。
【００１４】
【詳細な説明】
図２は、図１の装置１の機能を確実にする回路の例を表わす。この回路は、図１に示されるように、端子Ａ１およびＡ２によって、負荷および供給源の端子に接続されるように設計されている。説明を簡単にするために、端子Ａ２は接地端子であると仮定する。
【００１５】
スイッチＳＷは主サイリスタＴｈ１に対応する。サイリスタＴｈ１のゲートは抵抗器ＲＧを通ってサイリスタＴｈ１のカソードに接続される。サイリスタＴｈ１のゲートは、ツェナーダイオードＺのアノードにさらに接続され、ダイオードＺのカソードは補助サイリスタＴｈ２のカソードに接続される。サイリスタＴｈ２のアノードは、サイリスタＴｈ１のアノードに接続される。サイリスタＴｈ２とツェナーダイオードＺの接合点は図１の端子２に対応する。端子Ａ２または接地端子は、図１の端子３に対応する。たとえば、集積回路ＩＣに供給し得る供給電圧は、これらの端子２と端子３との間で使用可能である。蓄積キャパシタＣ１は端子２と端子３との間に配置される。サイリスタＴｈ２のゲート端子Ｇは、端子２と端子３を通って与えられる集積回路からの制御信号を受けるように設計されている。たとえば押ボタンスイッチ１６と直列の抵抗器１５によって構成されるトリガ回路１４が、ゲートとサイリスタＴｈ２のアノードとの間に設けられる。
【００１６】
負荷Ｌにおいて電流の調整制御を起動することが所望されるとき、押ボタン１６を押す。これはサイリスタＴｈ２を導通させる。導通の第１の期間中、キャパシタＣ１にかかる電圧がツェナーダイオードＺのスレッショルド電圧に到達するまで、サイリスタＴｈ２はキャパシタＣ１を充電する。したがって、キャパシタＣ１は、サイリスタのゲート端子Ｇで制御信号を提供する集積回路ＩＣに供給するよう十分に充電される。それから押ボタン１６は解放され、その制御集積回路ＩＣによって統制されたモードでシステムが動作することを可能にする。ゲート信号がサイリスタＴｈ２に与えられるたびに、第１の期間中、キャパシタＣ１は再び充電され、その後、サイリスタＴｈ１のゲートを電流が流れ、これが導通する。
【００１７】
図４は定常状態におけるこの回路の動作を例示する。電源Ｓは、コンセント（たとえば、ピーク電圧が約３００Ｖであるコンセント）の整流された電圧に対応すると仮定される。もし、時間ｔ１において、制御信号が端子Ｇに与えられると、サイリスタＴｈ２は導通し、第１の期間中、時間ｔ１とｔ２との間でキャパシタが充電される。キャパシタＣ１にかかる電圧がツェナーダイオードＺのアバランシェ電圧ＶＺに到達すると、サイリスタＴｈ１は導通する。これは半周期ごとに起こる。整流していない交流供給源の場合にも類似の現象が起こるだろう。すなわち、この場合においては、正の半周期中にのみ制御が起こるだろう。
【００１８】
事実上、時間間隔ｔ１−ｔ２は典型的に非常に短い。これは、上述されたように、供給信号のピーク電圧が普通の応用において約３００Ｖであるのに対し、電圧ＶＺが約１０Ｖであるためである。
【００１９】
本発明の実施例は、少なくともコンポーネントＴｈ２、Ｚ、ＲＧおよびＴｈ１については図２の回路をＮ型の半導体基板２１からモノリシックの形で実現することを目的とする。
【００２０】
図３はそのような実現例を示す。コンポーネントの底面は、サイリスタＴｈ１およびＴｈ２のアノードに対応する底面のメタライゼーションＡで被覆されたＰ型の層２３を含む。サイリスタＴｈ１は縦に配置され、上表面から、エミック短絡を有するカソード層２４を含み、これはＰ型のウェル２５に形成されており、さらにこれは基板２１に形成されている。ウェル２５の一部分に、Ｎ型の領域２６が形成されており、これは、ウェル２５とともに、ダイオードＺに対応するツェナー接合点を形成する。Ｎ型の領域２９を含む第２のＰ型のウェル２８は縦のサイリスタＴｈ２を形成する。サイリスタＴｈ２は領域２９、２８、２１、および２３を含む。サイリスタＴｈ２のカソード２９はメタライゼーション３０を通ってツェナーダイオードＺのカソード２６に接続される。
【００２１】
メタライゼーション３０は図２の供給端子２に対応する。ウェル２８はゲートメタライゼーションＧで被覆されている。抵抗器ＲＧはカソード層２４の下にある領域２５の抵抗によって形成される。
【００２２】
図３は、半導体コンポーネントの断面図を表わすすべての添付された図と同様に、半導体コンポーネントを表わす分野においてよくある通り、非常に概略的であることが注目されるだろう。
【００２３】
当業者は、さまざまな層および領域の、面および配置を調整してコンポーネントの特徴ならびに、より特定的には、起こり得る電流およびツェナー電圧を最も効果的にすることができるだろう。
【００２４】
当業者に明らかなように、図２の回路およびそのモノリシック実現例にはさまざまな修正がなされ得、いくつかの変形が以下に述べられる。
【００２５】
この回路の第１の変形は図５に描かれ、モノリシックコンポーネントの形をとったその実現例が図６に例示される。
【００２６】
図５は起動回路１４以外は図２と同じである要素を表わす。さらに、図５の回路はダイオードＤおよび抵抗器ＲＺを含む。ダイオードＤはツェナーダイオードＺおよびサイリスタＴｈ１の接合点と端子２との間に配置される。抵抗器ＲＺはツェナーダイオード（Ｚ）と並列に配置される。この構成は、端子Ａ２の接地に対してゲートＧの制御電圧が普通の値の範囲内であり、一方図２の回路の場合には普通の値よりＶＺだけこの電圧が高くなければならない点で先の構成より有益であるかもしれない。図２の回路において、集積回路ＩＣの供給電圧がツェナーダイオードＺの電圧に厳密に対応するように、信号Ｇを生成する集積回路ＩＣに電圧ブースタを設けてもよい。
【００２７】
図５の回路のモノリシック実現例は図６に例示される。このモノリシックコンポーネントは図３に示されたのと同じコンポーネントと、Ｎ型の領域３２を有する追加的なＰ型のウェル３１を含む。ウェル３１はメタライゼーションによって被覆されこれは図２に描かれたメタライゼーション３０に接続される。すなわち、これらのメタライゼーションはもはや外部端子に接続されていない。領域３２はメタライゼーションで被覆され、これはキャパシタＣ１に接続されるよう設計された端子２に接続される。領域３１と３２との間の接合点はダイオードＤを形成する。さらに、領域２６に近いメタライゼーション３０は領域２６およびＰ型のウェル２５の一部の両方に接触してダイオードＺと並列に抵抗器ＲＺを形成する。
【００２８】
図２の回路の第２の代案が図７に例示される。図７において図５の抵抗器ＲＺはアノードがツェナーダイオードＺのカソードに接続され、カソードが抵抗器ＲＺに接続され、ゲートがダイオードＤのアノードに接続されているサイリスタＴｈ３によって置換えられている。さらに、抵抗器ＲＧ３はゲートとサイリスタＴｈ３との間に配置される。この配列は、サイリスタＴｈ１のためのゲート電流増幅システムを構成し、スプリアスのトリガに少ししか感知せず、高電流が流れ得るサイリスタＴｈ１の使用を可能にする。
【００２９】
図８は図７の回路を実現する構成を表わす。図８の右部分は、領域２４、２５、２１、および２３によって形成された縦のサイリスタＴｈ１を表わす。サイリスタＴｈ３は横に配置されている。サイリスタＴｈ３のカソードは、サイリスタＴｈ３のゲート領域を形成するウェル２５に形成されたＮ型の領域４１によって構成される。サイリスタＴｈ３のアノードは、ウェル２５の近くに形成されたＰ型の領域４４によって構成される。サイリスタＴｈ３は、そのアノードからそのカソードまでに領域４４、２１、２５および４１を含む。カソード領域４１はメタライゼーション４２によって被覆され、これはまた、ウェル２５の表面の一部分に接触し、サイリスタＴｈ３のカソードとサイリスタＴｈ１のゲートとの間の接合点を形成する。サイリスタＴｈ３のゲートもまた形成するウェル２５の一部分は、メタライゼーション４３によって被覆されこれはツェナーダイオードＺのアノードを形成するウェル４６の上部表面に形成されるメタライゼーション４５に結合される。拡散領域４７はツェナーダイオードＺのカソードを形成し、ウェル２８に形成されるＮ型の領域２９に、メタライゼーション４８を通って接続され、これはそれぞれ縦のサイリスタＴｈ２のカソードおよびゲート領域に対応する。ゲートメタライゼーションＧはウェル２８の部分に接触する。図８の左部分は再び、図５および図６のダイオードＤに対応するＮ型の領域３２およびウェル３１を表わす。ダイオードＤのカソード３２はメタライゼーションによって被覆され端子２に接続される。ダイオードのアノードは上述されたメタライゼーション４８に結合されたメタライゼーションと接触する。
【００３０】
図５および図７の実施例は、ダイオードＤと並列に抵抗器を提供することによって組合せられる。これは、図６において、メタライゼーション３０とウェル２５の一部分との間のコンタクトが提供されているのと同じやり方で、メタライゼーション４８とウェル４６の部分との間にコンタクトを提供することによって、図８の構成を修正することになる。
【００３１】
図２の回路の第４の代案（これは起動回路１４を含まない）が、図９に示され、ここではサイリスタＴｈ１がトライアックＴＲ１に置換えられている。トライアックＴＲ１のゲートは、負の半周期の間トライアックを導通させる制御集積回路に接続されるよう設計された端子４にさらに接続される。
【００３２】
図１０はこの回路の実現例を表わす。図１０の右部分は、図３と同じ層、ウェル、および領域を表わす。さらに、Ｐ型のウェル５１が基板の上部に形成され、下表面側には、ウェル５１および少なくともゲート領域２８の一部分の下に、短絡の穴を有するＮ型の領域５２が形成される。領域５１、２１、２３、および５２はこのようにトライアックの第２のサイリスタを形成する。ウェル５１を被覆するメタライゼーションは、領域２６に接続し、上方にＫと表示されている主トライアック電極を形成するメタライゼーションに接続される。メタライゼーション５５はウェル２５の高度にドープされたＰ型の領域５６に接触し、ゲート端子４を形成するよう設計されている。
【００３３】
もちろん、図５および図６ならびに図７および図８に関係して述べられたさまざまな改善および代案がこの構成になされ得る。
【００３４】
図１０がＰ型のウェル５８によって囲まれたトライアックを表わすことに留意すべきである。これは、図３、図６および図８に概略的に例示されたコンポーネントにもまた適用できる構成の実際的な例である。
【００３５】
したがって、本発明の少なくとも１つの例示的な実施例を説明したが、さまざまな代替、修正および改善が当業者には容易に生ずるであろう。このような代替、修正および改善は、本発明の精神および範囲内に意図されるものである。したがって、前述の説明は例としてされるだけであり、限定を意図するものではない。本発明は前掲の請求の範囲およびその均等物において規定されるように限定されるだけである。
【図面の簡単な説明】
【図１】先行技術に従ったスイッチおよび供給装置を含む回路を表わす図である。
【図２】スイッチおよび供給装置を表わす図である。
【図３】本発明の実施例に従った図２の回路のモノリシックの実現例を表わす図である。
【図４】図２の回路の動作を例示する時間の関数としての電圧の曲線を表わす図である。
【図５】スイッチおよび供給装置の回路の別の例を表わす図である。
【図６】本発明に従った図５の回路のモノリシックの実現例を表わす図である。
【図７】スイッチおよび供給装置の回路のさらに別の例を表わす図である。
【図８】本発明に従った図７の回路のモノリシックの実現例を表わす図である。
【図９】スイッチおよび供給装置の回路のさらに別のもう１つの例を表わす図である。
【図１０】本発明に従った図９の回路のモノリシックの実施を表わす図である。
【符号の説明】
Ｔｈ１ 第１のサイリスタ
ＲＺ 第１の抵抗器
Ｔｈ２ 第２のサイリスタ
Ｚ ツェナーダイオード
３０ メタライゼーション

Claims (6)

1. モノリシック半導体コンポーネントであって、
   ゲート、アノード、およびカソードを有する第１のサイリスタ（Ｔｈ１）と、
   ゲート、アノード、およびカソードを有する第２のサイリスタ（Ｔｈ２）と、
   第１の抵抗器（ＲＧ）と、
   アノード、およびカソードを有するツェナーダイオード（Ｚ）と、
   メタライゼーション（３０）とを含み、
   前記第１のサイリスタ（Ｔｈ１）の前記ゲートは前記第１の抵抗器（ＲＧ）を通って前記第１のサイリスタ（Ｔｈ１）の前記カソードに、かつ前記ツェナーダイオード（Ｚ）および前記第２のサイリスタ（Ｔｈ２）の直列接続を通って前記第１のサイリスタ（Ｔｈ１）の前記アノードに接続され、
   前記第１および第２のサイリスタ（Ｔｈ１、Ｔｈ２）は縦型であり、
   前記ツェナーダイオード（Ｚ）は横型であり、
   前記ツェナーダイオード（Ｚ）の前記カソードは、出力端子（２）を形成する前記メタライゼーション（３０）を通って前記第２のサイリスタ（Ｔｈ２）の前記カソードに接続される、モノリシック半導体コンポーネント。
2. 前記ツェナーダイオード（Ｚ）が第１のサイリスタ（Ｔｈ１）のゲートウェル内に形成され、
   前記第１のサイリスタ（Ｔｈ１）のゲートウェルの一部分に形成された、前記ゲートウェルの導電型と反対の導電型の領域が、前記ツェナーダイオード（Ｚ）のカソード層である、請求項１に記載のコンポーネント。
3. 前記メタライゼーション（３０）と前記第１のサイリスタ（Ｔｈ１）のゲートウェルとの間に配置されたコンタクトをさらに含み、それによって抵抗器（ＲＺ）が前記ツェナーダイオード（Ｚ）と並列に形成される、請求項１に記載のコンポーネント。
4. 前記コンポーネントは、前記コンポーネントの表面に形成された別のウェル内に形成されたダイオード（Ｄ）をさらに含み、
   前記ダイオード（Ｄ）のカソード層が、前記別のウェルの一部分に形成された、前記別のウェルの導電型と反対の導電型の領域であり、
   前記ダイオード（Ｄ）のアノードは、前記ツェナーダイオード（Ｚ）および前記第２のサイリスタ（Ｔｈ２）の接合点に接続され、
   前記ダイオード（Ｄ）のカソードは、前記出力端子（２）に接続される、請求項３に記載のコンポーネント。
5. モノリシック半導体コンポーネントであって、
   ゲート、アノード、およびカソードを有する第１のサイリスタ（Ｔｈ１）と、
   ゲート、アノード、およびカソードを有する第２のサイリスタ（Ｔｈ２）と、
   第１の抵抗器（ＲＧ）と、
   第２の抵抗器（ＲＧ３）と、
   アノード、およびカソードを有するツェナーダイオード（Ｚ）と、
   メタライゼーション（３０）とを含み、
   前記第１のサイリスタ（Ｔｈ１）の前記ゲートは前記第１の抵抗器（ＲＧ）を通って前記第１のサイリスタ（Ｔｈ１）の前記カソードに、かつ前記第２の抵抗器（ＲＧ３）、前記ツェナーダイオード（Ｚ）および前記第２のサイリスタ（Ｔｈ２）の直列接続を通って前記第１のサイリスタ（Ｔｈ１）の前記アノードに接続され、
   前記第１および第２のサイリスタ（Ｔｈ１、Ｔｈ２）は縦型であり、
   前記ツェナーダイオード（Ｚ）は横型であり、
   前記ツェナーダイオード（Ｚ）の前記カソードは、出力端子（２）を形成する前記メタライゼーション（３０）を通って前記第２のサイリスタ（Ｔｈ２）の前記カソードに接続され、
   前記コンポーネントは、
   前記コンポーネントの表面に形成された別のウェル内に形成されたダイオード（Ｄ）をさらに含み、
   前記ダイオード（Ｄ）のカソード層が、前記別のウェルの一部分に形成された、前記別のウェルの導電型と反対の導電型の領域であり、
   前記ダイオード（Ｄ）のアノードは、前記ツェナーダイオード（Ｚ）および前記第２のサイリスタ（Ｔｈ２）の接合点に接続され、
   前記ダイオード（Ｄ）のカソードは、前記出力端子（２）に接続され、
   前記コンポーネントは、
   前記第１のサイリスタ（Ｔｈ１）のカソードゲートウェルに形成されたカソード（４１）を有する横型の第３のサイリスタ（Ｔｈ３）をさらに含み、
   前記ツェナーダイオード（Ｚ）の前記カソードは前記第３のサイリスタ（Ｔｈ３）のアノードに接続され、
   前記ツェナーダイオード（Ｚ）のアノードは前記第３のサイリスタ（Ｔｈ３）のゲートに接続されている、モノリシック半導体コンポーネント。
6. 前記第１のサイリスタ（Ｔｈ１）に逆並列に接続された縦型の第４のサイリスタ（５１、２１、２３、５２）をさらに含み、それとともにトライアックを形成する、請求項１に記載のコンポーネント。

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