JP3781851B2 - ソリッドステートリレー - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、入力と出力の間を絶縁したサイリスタを光によりオン、オフ制御して出力を制御するソリッドステートリレーに関する。
【０００２】
【従来の技術】
入力と出力の間を絶縁したサイリスタを光によりオン、オフ制御することにより出力を制御する従来のソリッドステートリレーとしては、例えば図１８に示すようにサイリスタ１を有する構成のものと、図１９に示すように２つのサイリスタ１ａ、１ｂを端子１９ａ、１９ｂ間に逆並列に接続した、いわゆるトライアック構成のものが知られている。
【０００３】
サイリスタ１、１ａ、１ｂはＰＮＰＮ接合により構成され、ＰＮＰトランジスタ５、５ａ、５ｂと、ＮＰＮトランジスタ６、６ａ、６ｂと抵抗１１、１１ａ、１１ｂを図１８、図１９に示すように接続した等価回路で表すことができる。ＰＮＰトランジスタ５、５ａ、５ｂのエミッタ側がサイリスタ１、１ａ、１ｂのアノードＡ側、ＮＰＮトランジスタ６、６ａ、６ｂのエミッタ側がサイリスタ１、１ａ、１ｂのカソードＣ側である。
【０００４】
このような構成において、入力側の発光ダイオード等の発光素子４、４ａに入力信号ＩＦを供給すると、発光素子４、４ａから光１０が照射されてＮＰＮトランジスタ６、６ａ、６ｂのベース電流としてサイリスタ１、１ａ、１ｂのゲート電流が流れ、ＮＰＮトランジスタ６、６ａ、６ｂがオンになり、ＮＰＮトランジスタ６、６ａ、６ｂのコレクタ電流がＰＮＰトランジスタ５、５ａ、５ｂのベース電流として流れ、サイリスタがＯＮして図２０に示すように出力電流Ｉが流れる。そして、入力側の信号ＩＦがオフし、光１０の照射が無くなってもサイリスタ１としてオンを継続する。また、このオン状態でサイリスタ１、１ａ、１ｂのアノードＡとカソードＣの間の電流が保持電流以下になるとサイリスタ１、１ａ、１ｂがオフになる。
【０００５】
【発明が解決しようとする課題】
前述のようにサイリスタを光により制御して出力制御を行うソリッドステートリレーは、光照射によってサイリスタがオンし、光照射がなくなってもオンを継続し、アノードＡとカソードＣの間の電流が保持電流以下にならないとオフにならず、一般的には交流負荷制御用に使用され、直流負荷制御用に不向きであるという問題点がある。ここで、直流負荷制御用には一般にパワートランジスタ等が用いられているが、高電圧、高電流の制御用のソリッドステートリレーには一般にサイリスタの方が適している。
【０００６】
さらに、ノーマリオン型ソリッドステートリレーとしてサイリスタを用いるためには、ノーマリオン型になるようにソリッドステートリレーの入力側にノーマリオン回路を構成する必要があるという問題点があり、このため、交流負荷制御用に使用され、直流負荷制御用に不向きである上に構成が複雑になるという問題点がある。
【０００７】
本発明は、上記従来技術の問題点に鑑みてなされたもので、交流負荷制御用と直流負荷制御用の両方に使用することができるノーマリオフ型、ノーマリオン型のソリッドステートリレーを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明においては、ＰＮＰＮ接合により構成されるサイリスタと、ノーマリオン型ＭＯＳＦＥＴ、ノーマリオフ型ＭＯＳＦＥＴ、及び発光素子からの光を受光した出力によってこれらのＭＯＳＦＥＴを制御する受光素子を適切に接続することにより前記目的を達成する。
【０００９】
すなわち、本発明によるノーマリオフ型ソリッドステートリレーは、ＰＮＰＮ接合により構成されるサイリスタと、前記サイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのコレクタとの接続点と前記ＮＰＮトランジスタのエミッタとの間に接続された第１のノーマリオフ型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのエミッタと前記サイリスタのカソードとの間に接続された第２のノーマリオフ型ＭＯＳＦＥＴと、発光素子と、前記発光素子からの光の受光信号により前記第１及び第２のノーマリオフ型ＭＯＳＦＥＴを制御する受光素子とを備えることを特徴とする。
【００１０】
上記構成により、受光素子が光を受光すると第１及び第２のノーマリオフ型ＭＯＳＦＥＴがオンになり、サイリスタがオンになり、サイリスタのアノード−カソード間が導通する。そして、受光素子が光を受光しなくなると第１のノーマリオフ型ＭＯＳＦＥＴがオフになり、サイリスタと第２のノーマリオフ型ＭＯＳＦＥＴが共にオフになってサイリスタのアノード−カソード間が非導通状態になる。したがって、直流負荷制御用に使用して好適なノーマリオフ型のソリッドステートリレーを実現することができる。
【００１１】
また、本発明によるノーマリオン型ソリッドステートリレーは、ＰＮＰＮ接合により構成されるサイリスタと、前記サイリスタのＰＮＰトランジスタのベースと前記サイリスタのカソードとの間に接続されたノーマリオン型ＭＯＳＦＥＴと、前記サイリスタのＮＰＮトランジスタのベースと前記サイリスタのカソードとの間に接続されたノーマリオフ型ＭＯＳＦＥＴと、発光素子と、前記発光素子からの光の受光信号により前記ＭＯＳＦＥＴを制御する受光素子とを備えることを特徴とする。
【００１２】
上記構成により、受光素子が光を受光しない状態ではノーマリオン型ＭＯＳＦＥＴがオン、ノーマリオフ型ＭＯＳＦＥＴがオフであり、サイリスタのアノード−カソード間が導通状態になる。受光素子が光を受光するとノーマリオン型ＭＯＳＦＥＴがオフ、ノーマリオフ型ＭＯＳＦＥＴがオンとなり、サイリスタのアノード−カソード間が非導通状態となる。したがって、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００１３】
また、本発明によるノーマリオン型ソリッドステートリレーは、ＰＮＰＮ接合により構成されるサイリスタと、前記サイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのコレクタとの接続点と前記ＮＰＮトランジスタのエミッタとの間に接続された第１のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのエミッタと前記サイリスタのカソードとの間に接続された第２のノーマリオン型ＭＯＳＦＥＴと、発光素子と、前記発光素子からの光の受光信号により前記第１及び第２のノーマリオン型ＭＯＳＦＥＴを制御する受光素子とを備えることを特徴とする。
【００１４】
上記構成により、受光素子が光を受光しない状態では第１、第２のノーマリオン型ＭＯＳＦＥＴがオンであり、サイリスタのアノード−カソード間が導通状態になる。受光素子が光を受光すると第１、第２のノーマリオン型ＭＯＳＦＥＴがオフとなり、サイリスタのアノード−カソード間が非導通状態となる。したがって、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００１５】
また、本発明によるノーマリオフ型ソリッドステートリレー又はノーマリオン型ソリッドステートリレーは、前記サイリスタ及び第１、第２のノーマリオフ型ＭＯＳＦＥＴより成る系統、前記サイリスタ、ノーマリオン型ＭＯＳＦＥＴ及びノーマリオフ型ＭＯＳＦＥＴよりなる系統、又は前記サイリスタ及び第１、第２のノーマリオン型ＭＯＳＦＥＴより成る系統を逆並列に接続して、いわゆるトライアック構成としたことを特徴とする。
上記構成によると、交流負荷制御用と直流負荷制御用の両用が可能であり、いずれに使用しても好適なソリッドステートリレーを実現することができる。
【００１６】
発光素子としては、例えば赤外線発光ダイオードを使用することができる。受光素子としては、例えばフォトトランジスタあるいはフォトダイオードを使用することができる。また、受光素子として太陽電池等の光起電力素子を用いることもできる。トライアック構成とした場合、発光素子は、各系統毎に設けることも、２系統の発光素子を１つの系統の発光素子で共用する構成とすることもできる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は本発明によるソリッドステートリレーの一例を示す等価回路図、図２は図１のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャートである。
【００１８】
図１は、ノーマリオフ型のソリッドステートリレーの等価回路を示している。サイリスタ１はＰＮＰＮ接合により構成され、ＰＮＰトランジスタ５のベースがＮＰＮトランジスタ６のコレクタに接続され、ＰＮＰトランジスタ５のコレクタがＮＰＮトランジスタ６のベースと抵抗１１の一端に接続された等価回路で表すことができる。
【００１９】
そして、この例では更に、ＰＮＰトランジスタ５のベースがフォトトランジスタ２のコレクタとノーマリオフ型ＭＯＳＦＥＴ９のドレインに接続され、フォトトランジスタ２のエミッタがノーマリオフ型ＭＯＳＦＥＴ９、９’のゲートに共通に接続されている。また、ＭＯＳＦＥＴ９のソースとＮＰＮトランジスタ６のエミッタがＭＯＳＦＥＴ９’のドレインに接続され、ＭＯＳＦＥＴ９’のソースと抵抗１１の他端が端子８に接続されている。ＰＮＰトランジスタ５のエミッタ側の端子７（アノードＡ）と端子８（カソードＣ側）の間には常時、電流が印加される。
【００２０】
このような構成において、赤外線発光ダイオード等の発光素子４からの光１０が照射されてフォトトランジスタ２がオンになると、ノーマリオフ型ＭＯＳＦＥＴ９、９’がオンになってサイリスタ１がオンになり、ソリッドステートリレーがオンになる。このオン状態で光１０の照射が無くなると、フォトトランジスタ２がオフになってＭＯＳＦＥＴ９、９’がオフになり、ＭＯＳＦＥＴ９がオフになるとサイリスタ１がオフになり、端子７、８間が非導通状態になる。したがって、図２に示すように、発光素子４の入力信号ＩＦがオン、オフすると同時に出力信号Ｉがオン、オフするノーマリオフ型のソリッドステートリレーを実現することができる。このソリッドステートリレーは直流負荷制御用に好適に使用することができる。
【００２１】
図３は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１においてフォトトランジスタ２の代わりにフォトダイオード３を用いた以外、図１と同じ構成を有する。この場合にも同様に入力信号がオンになり、発光素子４の光１０が照射されてフォトダイオード３がオンになると、ノーマリオフ型ＭＯＳＦＥＴ９、９’がオンになってサイリスタ１がオンになる。このオン状態で光１０の照射が無くなると、フォトダイオード３がオフになってＭＯＳＦＥＴ９、９’がオフになり、ＭＯＳＦＥＴ９がオフになるとサイリスタ１がオフになり、端子７、８間が非導通状態になる。
【００２２】
図４は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。この例では、図１に示す構成を２組（１ａ、１ｂ）用い、それらを端子１９ａ、１９ｂ間に逆並列に接続している。
【００２３】
すなわち、端子１９ａがＰＮＰトランジスタ５ａのエミッタに接続され、ＰＮＰトランジスタ５ａのベースがＮＰＮトランジスタ６ａのコレクタに接続され、ＰＮＰトランジスタ５ａのコレクタがＮＰＮトランジスタ６ａのベースと抵抗１１ａの一端に接続されている。また、ＰＮＰトランジスタ５ａのベースがフォトトランジスタ２ａのコレクタとノーマリオフ型ＭＯＳＦＥＴ９ａのドレインに接続され、フォトトランジスタ２ａのエミッタがノーマリオフ型ＭＯＳＦＥＴ９ａ、９ａ’のゲートに共通に接続されている。ＭＯＳＦＥＴ９ａのソースとＮＰＮトランジスタ６ａのエミッタがＭＯＳＦＥＴ９ａ’のドレインに接続され、ＭＯＳＦＥＴ９ａのソースと抵抗１１ａの他端が端子１９ｂに接続されている。
【００２４】
そして更に、端子１９ｂがＰＮＰトランジスタ５ｂのエミッタに接続され、ＰＮＰトランジスタ５ｂのベースがＮＰＮトランジスタ６ｂのコレクタに接続され、ＰＮＰトランジスタ５ｂのコレクタがＮＰＮトランジスタ６ｂのベースと抵抗１１ｂの一端に接続されている。また、ＰＮＰトランジスタ５ｂのベースがフォトトランジスタ２ｂのコレクタとノーマリオフ型ＭＯＳＦＥＴ９ｂのドレインに接続され、フォトトランジスタ２ｂのエミッタがノーマリオフ型ＭＯＳＦＥＴ９ｂ、９ｂ’のゲートに共通に接続されている。また、ＭＯＳＦＥＴ９ｂのソースとＮＰＮトランジスタ６ｂのエミッタがＭＯＳＦＥＴ９ｂ’のドレインに接続され、ＭＯＳＦＥＴ９ｂ’のソースと抵抗１１ｂの他端が端子１９ａに接続されている。発光素子４からの光１０はフォトトランジスタ２ａ及び２ｂに同時に入射する。
【００２５】
図４に示したソリッドステートリレーは、入力信号により発光素子４が発光し、発光素子４からの光１０によりフォトトランジスタ２ａ、２ｂがオン、オフすると、それに合わせて出力信号がオン、オフするノーマリオフ型のソリッドステートリレーである。このソリッドステートリレーは、交流負荷制御用と直流負荷制御用の両方に使用して好適である。
【００２６】
図５は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図４におけるフォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用いた以外、図４と同様の構成を有する。このソリッドステートリレーも、交流負荷制御用と直流負荷制御用の両方に使用して好適である。
【００２７】
図６は本発明によるソリッドステートリレーの他の例を示す等価回路図であり、図７は図６のソリッドステートリレーにおける入力信号と出力信号の関係を示すタイミングチャートである。この例は、ノーマリオン型のソリッドステートリレーを示している。
【００２８】
端子（アノードＡ）７はサイリスタ１を構成するＰＮＰトランジスタ５のエミッタに接続され、ＰＮＰトランジスタ５のベースはＮＰＮトランジスタ６のコレクタに接続されている。ＰＮＰトランジスタ５のコレクタはＮＰＮトランジスタ６のベースと抵抗１１の一端に接続され、ＮＰＮトランジスタ６のエミッタと抵抗１１の他端は共に端子８（カソードＣ）に接続されている。また、端子７、８の間には常時、電流が印加されている。
【００２９】
そして、この例では更に、ＰＮＰトランジスタ５のベースがノーマリオン型ＭＯＳＦＥＴ１２のドレインとフォトトランジスタ２ａ、２ｂの各コレクタに接続されている。フォトトランジスタ２ａのエミッタはノーマリオン型ＭＯＳＦＥＴ１２のゲートに、フォトトランジスタ２ｂのエミッタはノーマリオフ型ＭＯＳＦＥＴ９のゲートにそれぞれ接続され、ＭＯＳＦＥＴ１２、９の各ソースは共に端子８（カソードＣ）に接続されている。また、フォトトランジスタ２ａ、２ｂにはそれぞれ赤外線発光ダイオード等の発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されるように構成されている。
【００３０】
このような構成によれば、発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されていない場合（図７の入力１、入力２がオフのとき）には、フォトトランジスタ２ａ、２ｂがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフとなり、端子７、８間が導通して図７に示すようにサイリスタ１がオン状態となる。このオン状態で、発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されると（図７の入力１、入力２がオンとなると）フォトトランジスタ２ａ、２ｂがオンになるので、ノーマリオン型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ９はオンになり、端子７、８間が非導通となってサイリスタ１がオフになる。
【００３１】
したがって、図６に示した回路構成により、図７に示すように発光素子４ａ、４ｂの入力信号がオン、オフすると逆にオフ、オンするノーマリオン型のソリッドステートリレーを実現することができ、このソリッドステートリレーは直流負荷制御用に使用して好適である。
【００３２】
図８は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図６におけるフォトトランジスタ２ｂと発光素子４ｂを省略し、代わりにフォトトランジスタ２ａのエミッタをノーマリオフ型ＭＯＳＦＥＴ９のゲートに接続したものに相当する。なお、フォトトランジスタ２ａと発光素子４ａがエリア１４上に形成され、他の部材はエリア１３上に形成されている。図９は、図８のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャートである。
【００３３】
この場合にも同様に、発光素子４ａの光１０ａが照射されていない場合には、フォトトランジスタ２ａがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフとなり、端子７、８間が導通してサイリスタ１がオン状態になり、図９に示すようにソリッドステートリレーはオン状態である。このオン状態で、光１０ａが照射されるとフォトトランジスタ２ａがオンになるので、ノーマリオン型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ９はオンになり、端子７、８間が非導通となって図９に示すようにソリッドステートリレーがオフになる。
【００３４】
図１０は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。この例に示したソリッドステートリレーは、図６におけるフォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを設けたものに相当する。すなわち、図６に示す場合と同様に、サイリスタ１を構成するＰＮＰトランジスタ５のベースとカソードＣ間にノーマリオン型ＭＯＳＦＥＴ１２が接続されると共にＮＰＮトランジスタ６のベースとカソードＣ間にノーマリオフ型ＭＯＳＦＥＴ９が接続され、更に例では、ノーマリオン型ＭＯＳＦＥＴ１２とノーマリオフ型ＭＯＳＦＥＴ９の各ゲート−ソース間にそれぞれ、フォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂが接続されている。
【００３５】
この場合の動作も同様に、入力信号がオフで発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されていない場合には、フォトダイオード３ａ、３ｂがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフであり、端子７、８間が導通してサイリスタ１がオン状態となり、図７に示すようにソリッドステートリレーはオン状態である。このオン状態で、入力信号がオンとなり発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されると、フォトダイオード３ａ、３ｂがオンになるので、ノーマリオン型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ９はオンになり、端子７、８間が非導通となってサイリスタ１がオフになり、図７に示すようにソリッドステートリレーはオフになる。
【００３６】
図１１は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１０においてフォトダイオード３ｂと４ｂを省略し、代わりにフォトダイオード３ａのカソードをノーマリオフ型ＭＯＳＦＥＴ９のゲートに接続したものに相当する。したがって、この構成も同様にノーマリオン型となる。
【００３７】
図１２は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。図１２に示したソリッドステートリレーは、図８に示すフォトトランジスタ２を用いた構成を２系統逆並列に接続してトライアック構成にしたものに相当する。
【００３８】
図１３は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。図１３に示したソリッドステートリレーは、図１１に示すフォトダイオード３を用いた構成を２系統逆並列に接続してトライアック構成にしたものに相当する。 図１２あるいは図１３に示したソリッドステートリレーは、交流負荷制御用と直流負荷制御用のいずれにも好適に使用することができる。
【００３９】
図１４は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。図１４に示したソリッドステートリレーは、図１におけるノーマリオフ型ＭＯＳＦＥＴ９、９’の代わりにノーマリオン型ＭＯＳＦＥＴ１２、１２’を接続することにより、ノーマリオン型ソリッドステートリレーを構成したものである。
【００４０】
図１４に示す構成では、入力信号がオフでフォトトランジスタ２が光を受光しない状態ではノーマリオン型ＭＯＳＦＥＴ１２、１２’がオンであり、サイリスタ１のアノード−カソード間が導通状態になる。また、入力信号がオンになって発光素子４が発光し、フォトトランジスタ２が光を受光すると、ノーマリオン型ＭＯＳＦＥＴ１２、１２’がオフとなり、サイリスタ１のアノード−カソード間が非導通状態となる。したがって、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００４１】
図１５は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１４においてフォトトランジスタ２の代わりにフォトダイオード３を用いたものに相当する。この回路構成によっても、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００４２】
図１６は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１４に示した構成を２組用いて逆並列に接続することによりトライアック構成のノーマリオン型ソリッドステートリレーとしたものである。発光素子４からの光はフォトダイオード２ａ及び２ｂで同時に受光される。この回路構成によると、交流負荷制御用と直流負荷制御用の両用を可能とするノーマリオン型のソリッドステートリレーを実現することができる。
【００４３】
図１７は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１６においてフォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用いたものに相当する。この回路構成によっても、交流負荷制御用と直流負荷制御用の両用を可能とするノーマリオン型のソリッドステートリレーを実現することができる。
【００４４】
【発明の効果】
以上説明したように本発明によれば、ノーマリオフ型のソリッドステートリレー及びノーマリオン型のソリッドステートリレーを実現することができる。また、交流負荷制御用と直流負荷制御用の両方に使用することができるノーマリオン型のソリッドステートリレー及びノーマリオフ型のソリッドステートリレーを実現することができる。
【図面の簡単な説明】
【図１】本発明によるソリッドステートリレーの一例を示す等価回路図。
【図２】図１のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【図３】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図４】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図５】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図６】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図７】図６のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【図８】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図９】図８のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【図１０】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１１】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１２】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１３】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１４】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１５】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１６】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１７】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１８】従来のソリッドステートリレーを示す等価回路図。
【図１９】従来のソリッドステートリレーの他の例を示す等価回路図。
【図２０】図１８、図１９のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【符号の説明】
１、１ａ、１ｂ…サイリスタ
２、２ａ、２ｂ…フォトトランジスタ
３、３ａ、３ｂ…フォトダイオード
４、４ａ、４ｂ…発光素子
５、５ａ、５ｂ…ＰＮＰトランジスタ
６、６ａ、６ｂ…ＮＰＮトランジスタ
７…端子（アノード）
８…端子（カソード）
９、９’、９ａ、９ａ’、９ｂ、９ｂ’…ノーマリオフ型ＭＯＳＦＥＴ
１２、１２’、１２ａ、１２ａ’、１２ｂ、１２ｂ’…ノーマリオン型ＭＯＳＦＥＴ
【発明の属する技術分野】
本発明は、入力と出力の間を絶縁したサイリスタを光によりオン、オフ制御して出力を制御するソリッドステートリレーに関する。
【０００２】
【従来の技術】
入力と出力の間を絶縁したサイリスタを光によりオン、オフ制御することにより出力を制御する従来のソリッドステートリレーとしては、例えば図１８に示すようにサイリスタ１を有する構成のものと、図１９に示すように２つのサイリスタ１ａ、１ｂを端子１９ａ、１９ｂ間に逆並列に接続した、いわゆるトライアック構成のものが知られている。
【０００３】
サイリスタ１、１ａ、１ｂはＰＮＰＮ接合により構成され、ＰＮＰトランジスタ５、５ａ、５ｂと、ＮＰＮトランジスタ６、６ａ、６ｂと抵抗１１、１１ａ、１１ｂを図１８、図１９に示すように接続した等価回路で表すことができる。ＰＮＰトランジスタ５、５ａ、５ｂのエミッタ側がサイリスタ１、１ａ、１ｂのアノードＡ側、ＮＰＮトランジスタ６、６ａ、６ｂのエミッタ側がサイリスタ１、１ａ、１ｂのカソードＣ側である。
【０００４】
このような構成において、入力側の発光ダイオード等の発光素子４、４ａに入力信号ＩＦを供給すると、発光素子４、４ａから光１０が照射されてＮＰＮトランジスタ６、６ａ、６ｂのベース電流としてサイリスタ１、１ａ、１ｂのゲート電流が流れ、ＮＰＮトランジスタ６、６ａ、６ｂがオンになり、ＮＰＮトランジスタ６、６ａ、６ｂのコレクタ電流がＰＮＰトランジスタ５、５ａ、５ｂのベース電流として流れ、サイリスタがＯＮして図２０に示すように出力電流Ｉが流れる。そして、入力側の信号ＩＦがオフし、光１０の照射が無くなってもサイリスタ１としてオンを継続する。また、このオン状態でサイリスタ１、１ａ、１ｂのアノードＡとカソードＣの間の電流が保持電流以下になるとサイリスタ１、１ａ、１ｂがオフになる。
【０００５】
【発明が解決しようとする課題】
前述のようにサイリスタを光により制御して出力制御を行うソリッドステートリレーは、光照射によってサイリスタがオンし、光照射がなくなってもオンを継続し、アノードＡとカソードＣの間の電流が保持電流以下にならないとオフにならず、一般的には交流負荷制御用に使用され、直流負荷制御用に不向きであるという問題点がある。ここで、直流負荷制御用には一般にパワートランジスタ等が用いられているが、高電圧、高電流の制御用のソリッドステートリレーには一般にサイリスタの方が適している。
【０００６】
さらに、ノーマリオン型ソリッドステートリレーとしてサイリスタを用いるためには、ノーマリオン型になるようにソリッドステートリレーの入力側にノーマリオン回路を構成する必要があるという問題点があり、このため、交流負荷制御用に使用され、直流負荷制御用に不向きである上に構成が複雑になるという問題点がある。
【０００７】
本発明は、上記従来技術の問題点に鑑みてなされたもので、交流負荷制御用と直流負荷制御用の両方に使用することができるノーマリオフ型、ノーマリオン型のソリッドステートリレーを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明においては、ＰＮＰＮ接合により構成されるサイリスタと、ノーマリオン型ＭＯＳＦＥＴ、ノーマリオフ型ＭＯＳＦＥＴ、及び発光素子からの光を受光した出力によってこれらのＭＯＳＦＥＴを制御する受光素子を適切に接続することにより前記目的を達成する。
【０００９】
すなわち、本発明によるノーマリオフ型ソリッドステートリレーは、ＰＮＰＮ接合により構成されるサイリスタと、前記サイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのコレクタとの接続点と前記ＮＰＮトランジスタのエミッタとの間に接続された第１のノーマリオフ型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのエミッタと前記サイリスタのカソードとの間に接続された第２のノーマリオフ型ＭＯＳＦＥＴと、発光素子と、前記発光素子からの光の受光信号により前記第１及び第２のノーマリオフ型ＭＯＳＦＥＴを制御する受光素子とを備えることを特徴とする。
【００１０】
上記構成により、受光素子が光を受光すると第１及び第２のノーマリオフ型ＭＯＳＦＥＴがオンになり、サイリスタがオンになり、サイリスタのアノード−カソード間が導通する。そして、受光素子が光を受光しなくなると第１のノーマリオフ型ＭＯＳＦＥＴがオフになり、サイリスタと第２のノーマリオフ型ＭＯＳＦＥＴが共にオフになってサイリスタのアノード−カソード間が非導通状態になる。したがって、直流負荷制御用に使用して好適なノーマリオフ型のソリッドステートリレーを実現することができる。
【００１１】
また、本発明によるノーマリオン型ソリッドステートリレーは、ＰＮＰＮ接合により構成されるサイリスタと、前記サイリスタのＰＮＰトランジスタのベースと前記サイリスタのカソードとの間に接続されたノーマリオン型ＭＯＳＦＥＴと、前記サイリスタのＮＰＮトランジスタのベースと前記サイリスタのカソードとの間に接続されたノーマリオフ型ＭＯＳＦＥＴと、発光素子と、前記発光素子からの光の受光信号により前記ＭＯＳＦＥＴを制御する受光素子とを備えることを特徴とする。
【００１２】
上記構成により、受光素子が光を受光しない状態ではノーマリオン型ＭＯＳＦＥＴがオン、ノーマリオフ型ＭＯＳＦＥＴがオフであり、サイリスタのアノード−カソード間が導通状態になる。受光素子が光を受光するとノーマリオン型ＭＯＳＦＥＴがオフ、ノーマリオフ型ＭＯＳＦＥＴがオンとなり、サイリスタのアノード−カソード間が非導通状態となる。したがって、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００１３】
また、本発明によるノーマリオン型ソリッドステートリレーは、ＰＮＰＮ接合により構成されるサイリスタと、前記サイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのコレクタとの接続点と前記ＮＰＮトランジスタのエミッタとの間に接続された第１のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのエミッタと前記サイリスタのカソードとの間に接続された第２のノーマリオン型ＭＯＳＦＥＴと、発光素子と、前記発光素子からの光の受光信号により前記第１及び第２のノーマリオン型ＭＯＳＦＥＴを制御する受光素子とを備えることを特徴とする。
【００１４】
上記構成により、受光素子が光を受光しない状態では第１、第２のノーマリオン型ＭＯＳＦＥＴがオンであり、サイリスタのアノード−カソード間が導通状態になる。受光素子が光を受光すると第１、第２のノーマリオン型ＭＯＳＦＥＴがオフとなり、サイリスタのアノード−カソード間が非導通状態となる。したがって、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００１５】
また、本発明によるノーマリオフ型ソリッドステートリレー又はノーマリオン型ソリッドステートリレーは、前記サイリスタ及び第１、第２のノーマリオフ型ＭＯＳＦＥＴより成る系統、前記サイリスタ、ノーマリオン型ＭＯＳＦＥＴ及びノーマリオフ型ＭＯＳＦＥＴよりなる系統、又は前記サイリスタ及び第１、第２のノーマリオン型ＭＯＳＦＥＴより成る系統を逆並列に接続して、いわゆるトライアック構成としたことを特徴とする。
上記構成によると、交流負荷制御用と直流負荷制御用の両用が可能であり、いずれに使用しても好適なソリッドステートリレーを実現することができる。
【００１６】
発光素子としては、例えば赤外線発光ダイオードを使用することができる。受光素子としては、例えばフォトトランジスタあるいはフォトダイオードを使用することができる。また、受光素子として太陽電池等の光起電力素子を用いることもできる。トライアック構成とした場合、発光素子は、各系統毎に設けることも、２系統の発光素子を１つの系統の発光素子で共用する構成とすることもできる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は本発明によるソリッドステートリレーの一例を示す等価回路図、図２は図１のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャートである。
【００１８】
図１は、ノーマリオフ型のソリッドステートリレーの等価回路を示している。サイリスタ１はＰＮＰＮ接合により構成され、ＰＮＰトランジスタ５のベースがＮＰＮトランジスタ６のコレクタに接続され、ＰＮＰトランジスタ５のコレクタがＮＰＮトランジスタ６のベースと抵抗１１の一端に接続された等価回路で表すことができる。
【００１９】
そして、この例では更に、ＰＮＰトランジスタ５のベースがフォトトランジスタ２のコレクタとノーマリオフ型ＭＯＳＦＥＴ９のドレインに接続され、フォトトランジスタ２のエミッタがノーマリオフ型ＭＯＳＦＥＴ９、９’のゲートに共通に接続されている。また、ＭＯＳＦＥＴ９のソースとＮＰＮトランジスタ６のエミッタがＭＯＳＦＥＴ９’のドレインに接続され、ＭＯＳＦＥＴ９’のソースと抵抗１１の他端が端子８に接続されている。ＰＮＰトランジスタ５のエミッタ側の端子７（アノードＡ）と端子８（カソードＣ側）の間には常時、電流が印加される。
【００２０】
このような構成において、赤外線発光ダイオード等の発光素子４からの光１０が照射されてフォトトランジスタ２がオンになると、ノーマリオフ型ＭＯＳＦＥＴ９、９’がオンになってサイリスタ１がオンになり、ソリッドステートリレーがオンになる。このオン状態で光１０の照射が無くなると、フォトトランジスタ２がオフになってＭＯＳＦＥＴ９、９’がオフになり、ＭＯＳＦＥＴ９がオフになるとサイリスタ１がオフになり、端子７、８間が非導通状態になる。したがって、図２に示すように、発光素子４の入力信号ＩＦがオン、オフすると同時に出力信号Ｉがオン、オフするノーマリオフ型のソリッドステートリレーを実現することができる。このソリッドステートリレーは直流負荷制御用に好適に使用することができる。
【００２１】
図３は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１においてフォトトランジスタ２の代わりにフォトダイオード３を用いた以外、図１と同じ構成を有する。この場合にも同様に入力信号がオンになり、発光素子４の光１０が照射されてフォトダイオード３がオンになると、ノーマリオフ型ＭＯＳＦＥＴ９、９’がオンになってサイリスタ１がオンになる。このオン状態で光１０の照射が無くなると、フォトダイオード３がオフになってＭＯＳＦＥＴ９、９’がオフになり、ＭＯＳＦＥＴ９がオフになるとサイリスタ１がオフになり、端子７、８間が非導通状態になる。
【００２２】
図４は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。この例では、図１に示す構成を２組（１ａ、１ｂ）用い、それらを端子１９ａ、１９ｂ間に逆並列に接続している。
【００２３】
すなわち、端子１９ａがＰＮＰトランジスタ５ａのエミッタに接続され、ＰＮＰトランジスタ５ａのベースがＮＰＮトランジスタ６ａのコレクタに接続され、ＰＮＰトランジスタ５ａのコレクタがＮＰＮトランジスタ６ａのベースと抵抗１１ａの一端に接続されている。また、ＰＮＰトランジスタ５ａのベースがフォトトランジスタ２ａのコレクタとノーマリオフ型ＭＯＳＦＥＴ９ａのドレインに接続され、フォトトランジスタ２ａのエミッタがノーマリオフ型ＭＯＳＦＥＴ９ａ、９ａ’のゲートに共通に接続されている。ＭＯＳＦＥＴ９ａのソースとＮＰＮトランジスタ６ａのエミッタがＭＯＳＦＥＴ９ａ’のドレインに接続され、ＭＯＳＦＥＴ９ａのソースと抵抗１１ａの他端が端子１９ｂに接続されている。
【００２４】
そして更に、端子１９ｂがＰＮＰトランジスタ５ｂのエミッタに接続され、ＰＮＰトランジスタ５ｂのベースがＮＰＮトランジスタ６ｂのコレクタに接続され、ＰＮＰトランジスタ５ｂのコレクタがＮＰＮトランジスタ６ｂのベースと抵抗１１ｂの一端に接続されている。また、ＰＮＰトランジスタ５ｂのベースがフォトトランジスタ２ｂのコレクタとノーマリオフ型ＭＯＳＦＥＴ９ｂのドレインに接続され、フォトトランジスタ２ｂのエミッタがノーマリオフ型ＭＯＳＦＥＴ９ｂ、９ｂ’のゲートに共通に接続されている。また、ＭＯＳＦＥＴ９ｂのソースとＮＰＮトランジスタ６ｂのエミッタがＭＯＳＦＥＴ９ｂ’のドレインに接続され、ＭＯＳＦＥＴ９ｂ’のソースと抵抗１１ｂの他端が端子１９ａに接続されている。発光素子４からの光１０はフォトトランジスタ２ａ及び２ｂに同時に入射する。
【００２５】
図４に示したソリッドステートリレーは、入力信号により発光素子４が発光し、発光素子４からの光１０によりフォトトランジスタ２ａ、２ｂがオン、オフすると、それに合わせて出力信号がオン、オフするノーマリオフ型のソリッドステートリレーである。このソリッドステートリレーは、交流負荷制御用と直流負荷制御用の両方に使用して好適である。
【００２６】
図５は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図４におけるフォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用いた以外、図４と同様の構成を有する。このソリッドステートリレーも、交流負荷制御用と直流負荷制御用の両方に使用して好適である。
【００２７】
図６は本発明によるソリッドステートリレーの他の例を示す等価回路図であり、図７は図６のソリッドステートリレーにおける入力信号と出力信号の関係を示すタイミングチャートである。この例は、ノーマリオン型のソリッドステートリレーを示している。
【００２８】
端子（アノードＡ）７はサイリスタ１を構成するＰＮＰトランジスタ５のエミッタに接続され、ＰＮＰトランジスタ５のベースはＮＰＮトランジスタ６のコレクタに接続されている。ＰＮＰトランジスタ５のコレクタはＮＰＮトランジスタ６のベースと抵抗１１の一端に接続され、ＮＰＮトランジスタ６のエミッタと抵抗１１の他端は共に端子８（カソードＣ）に接続されている。また、端子７、８の間には常時、電流が印加されている。
【００２９】
そして、この例では更に、ＰＮＰトランジスタ５のベースがノーマリオン型ＭＯＳＦＥＴ１２のドレインとフォトトランジスタ２ａ、２ｂの各コレクタに接続されている。フォトトランジスタ２ａのエミッタはノーマリオン型ＭＯＳＦＥＴ１２のゲートに、フォトトランジスタ２ｂのエミッタはノーマリオフ型ＭＯＳＦＥＴ９のゲートにそれぞれ接続され、ＭＯＳＦＥＴ１２、９の各ソースは共に端子８（カソードＣ）に接続されている。また、フォトトランジスタ２ａ、２ｂにはそれぞれ赤外線発光ダイオード等の発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されるように構成されている。
【００３０】
このような構成によれば、発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されていない場合（図７の入力１、入力２がオフのとき）には、フォトトランジスタ２ａ、２ｂがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフとなり、端子７、８間が導通して図７に示すようにサイリスタ１がオン状態となる。このオン状態で、発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されると（図７の入力１、入力２がオンとなると）フォトトランジスタ２ａ、２ｂがオンになるので、ノーマリオン型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ９はオンになり、端子７、８間が非導通となってサイリスタ１がオフになる。
【００３１】
したがって、図６に示した回路構成により、図７に示すように発光素子４ａ、４ｂの入力信号がオン、オフすると逆にオフ、オンするノーマリオン型のソリッドステートリレーを実現することができ、このソリッドステートリレーは直流負荷制御用に使用して好適である。
【００３２】
図８は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図６におけるフォトトランジスタ２ｂと発光素子４ｂを省略し、代わりにフォトトランジスタ２ａのエミッタをノーマリオフ型ＭＯＳＦＥＴ９のゲートに接続したものに相当する。なお、フォトトランジスタ２ａと発光素子４ａがエリア１４上に形成され、他の部材はエリア１３上に形成されている。図９は、図８のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャートである。
【００３３】
この場合にも同様に、発光素子４ａの光１０ａが照射されていない場合には、フォトトランジスタ２ａがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフとなり、端子７、８間が導通してサイリスタ１がオン状態になり、図９に示すようにソリッドステートリレーはオン状態である。このオン状態で、光１０ａが照射されるとフォトトランジスタ２ａがオンになるので、ノーマリオン型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ９はオンになり、端子７、８間が非導通となって図９に示すようにソリッドステートリレーがオフになる。
【００３４】
図１０は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。この例に示したソリッドステートリレーは、図６におけるフォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを設けたものに相当する。すなわち、図６に示す場合と同様に、サイリスタ１を構成するＰＮＰトランジスタ５のベースとカソードＣ間にノーマリオン型ＭＯＳＦＥＴ１２が接続されると共にＮＰＮトランジスタ６のベースとカソードＣ間にノーマリオフ型ＭＯＳＦＥＴ９が接続され、更に例では、ノーマリオン型ＭＯＳＦＥＴ１２とノーマリオフ型ＭＯＳＦＥＴ９の各ゲート−ソース間にそれぞれ、フォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂが接続されている。
【００３５】
この場合の動作も同様に、入力信号がオフで発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されていない場合には、フォトダイオード３ａ、３ｂがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフであり、端子７、８間が導通してサイリスタ１がオン状態となり、図７に示すようにソリッドステートリレーはオン状態である。このオン状態で、入力信号がオンとなり発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射されると、フォトダイオード３ａ、３ｂがオンになるので、ノーマリオン型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ９はオンになり、端子７、８間が非導通となってサイリスタ１がオフになり、図７に示すようにソリッドステートリレーはオフになる。
【００３６】
図１１は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１０においてフォトダイオード３ｂと４ｂを省略し、代わりにフォトダイオード３ａのカソードをノーマリオフ型ＭＯＳＦＥＴ９のゲートに接続したものに相当する。したがって、この構成も同様にノーマリオン型となる。
【００３７】
図１２は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。図１２に示したソリッドステートリレーは、図８に示すフォトトランジスタ２を用いた構成を２系統逆並列に接続してトライアック構成にしたものに相当する。
【００３８】
図１３は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。図１３に示したソリッドステートリレーは、図１１に示すフォトダイオード３を用いた構成を２系統逆並列に接続してトライアック構成にしたものに相当する。 図１２あるいは図１３に示したソリッドステートリレーは、交流負荷制御用と直流負荷制御用のいずれにも好適に使用することができる。
【００３９】
図１４は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。図１４に示したソリッドステートリレーは、図１におけるノーマリオフ型ＭＯＳＦＥＴ９、９’の代わりにノーマリオン型ＭＯＳＦＥＴ１２、１２’を接続することにより、ノーマリオン型ソリッドステートリレーを構成したものである。
【００４０】
図１４に示す構成では、入力信号がオフでフォトトランジスタ２が光を受光しない状態ではノーマリオン型ＭＯＳＦＥＴ１２、１２’がオンであり、サイリスタ１のアノード−カソード間が導通状態になる。また、入力信号がオンになって発光素子４が発光し、フォトトランジスタ２が光を受光すると、ノーマリオン型ＭＯＳＦＥＴ１２、１２’がオフとなり、サイリスタ１のアノード−カソード間が非導通状態となる。したがって、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００４１】
図１５は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１４においてフォトトランジスタ２の代わりにフォトダイオード３を用いたものに相当する。この回路構成によっても、直流負荷制御用に使用して好適なノーマリオン型のソリッドステートリレーを実現することができる。
【００４２】
図１６は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１４に示した構成を２組用いて逆並列に接続することによりトライアック構成のノーマリオン型ソリッドステートリレーとしたものである。発光素子４からの光はフォトダイオード２ａ及び２ｂで同時に受光される。この回路構成によると、交流負荷制御用と直流負荷制御用の両用を可能とするノーマリオン型のソリッドステートリレーを実現することができる。
【００４３】
図１７は、本発明によるソリッドステートリレーの他の例を示す等価回路図である。このソリッドステートリレーは、図１６においてフォトトランジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用いたものに相当する。この回路構成によっても、交流負荷制御用と直流負荷制御用の両用を可能とするノーマリオン型のソリッドステートリレーを実現することができる。
【００４４】
【発明の効果】
以上説明したように本発明によれば、ノーマリオフ型のソリッドステートリレー及びノーマリオン型のソリッドステートリレーを実現することができる。また、交流負荷制御用と直流負荷制御用の両方に使用することができるノーマリオン型のソリッドステートリレー及びノーマリオフ型のソリッドステートリレーを実現することができる。
【図面の簡単な説明】
【図１】本発明によるソリッドステートリレーの一例を示す等価回路図。
【図２】図１のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【図３】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図４】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図５】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図６】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図７】図６のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【図８】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図９】図８のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【図１０】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１１】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１２】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１３】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１４】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１５】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１６】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１７】本発明によるソリッドステートリレーの他の例を示す等価回路図。
【図１８】従来のソリッドステートリレーを示す等価回路図。
【図１９】従来のソリッドステートリレーの他の例を示す等価回路図。
【図２０】図１８、図１９のソリッドステートリレーの入力信号と出力信号の関係を示すタイミングチャート。
【符号の説明】
１、１ａ、１ｂ…サイリスタ
２、２ａ、２ｂ…フォトトランジスタ
３、３ａ、３ｂ…フォトダイオード
４、４ａ、４ｂ…発光素子
５、５ａ、５ｂ…ＰＮＰトランジスタ
６、６ａ、６ｂ…ＮＰＮトランジスタ
７…端子（アノード）
８…端子（カソード）
９、９’、９ａ、９ａ’、９ｂ、９ｂ’…ノーマリオフ型ＭＯＳＦＥＴ
１２、１２’、１２ａ、１２ａ’、１２ｂ、１２ｂ’…ノーマリオン型ＭＯＳＦＥＴ
Claims (2)
- ＰＮＰＮ接合により構成される第１のサイリスタと、前記第１のサイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのカソードの間に接続された第１のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのベースと前記サイリスタのカソードとの間に接続された第１のノーマリオフ型ＭＯＳＦＥＴと、光の受光信号により前記第１のノーマリオン型ＭＯＳＦＥＴ及び前記第１のノーマリオフ型ＭＯＳＦＥＴを制御する受光素子と、を有する第１のノーマリオン型ソリッドステートリレー部と、
ＰＮＰＮ接合により構成される第２のサイリスタと、前記第２のサイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのカソードの間に接続された第２のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのベースと前記サイリスタのカソードとの間に接続された第２のノーマリオフ型ＭＯＳＦＥＴと、光の受光信号により前記第２のノーマリオン型ＭＯＳＦＥＴ及び前記第２のノーマリオフ型ＭＯＳＦＥＴを制御する受光素子と、を有する第２のノーマリオン型ソリッドステートリレー部と、
発光素子と、
を有し、前記第１のノーマリオン型ソリッドステートリレー部と前記第２のノーマリオン型ソリッドステートリレー部は逆並列に接続されていることを特徴とするソリッドステートリレー。 - ＰＮＰＮ接合により構成される第１のサイリスタと、前記第１のサイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのコレクタとの接続点と前記ＮＰＮトランジスタのエミッタとの間に接続された第１のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのエミッタと前記サイリスタのカソードとの間に接続された第２のノーマリオン型ＭＯＳＦＥＴと、光の受光信号により前記第１及び第２のノーマリオン型ＭＯＳＦＥＴを制御する受光素子と、を有する第１のノーマリオン型ソリッドステートリレー部と、
ＰＮＰＮ接合により構成される第２のサイリスタと、前記第２のサイリスタのＰＮＰトランジスタのベースとＮＰＮトランジスタのコレクタとの接続点と前記ＮＰＮトランジスタのエミッタとの間に接続された第３のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジスタのエミッタと前記サイリスタのカソードとの間に接続された第４のノーマリオン型ＭＯＳＦＥＴと、光の受光信号により前記第３及び第４のノーマリオン型ＭＯＳＦＥＴを制御する受光素子と、を有する第２のノーマリオン型ソリッドステートリレー部と、
発光素子と、
を有し、前記第１のノーマリオン型ソリッドステートリレー部と前記第２のノーマリオン型ソリッドステートリレー部は逆並列に接続されていることを特徴とするソリッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02869397A JP3781851B2 (ja) | 1997-02-13 | 1997-02-13 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02869397A JP3781851B2 (ja) | 1997-02-13 | 1997-02-13 | ソリッドステートリレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229334A JPH10229334A (ja) | 1998-08-25 |
| JP3781851B2 true JP3781851B2 (ja) | 2006-05-31 |
Family
ID=12255568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02869397A Expired - Fee Related JP3781851B2 (ja) | 1997-02-13 | 1997-02-13 | ソリッドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3781851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101867359A (zh) * | 2010-06-12 | 2010-10-20 | 陕西群力电工有限责任公司 | 小型大功率密封直流固体继电器 |
-
1997
- 1997-02-13 JP JP02869397A patent/JP3781851B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10229334A (ja) | 1998-08-25 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120317 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20130317 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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