JPH10229334A - ソリッドステートリレー - Google Patents
ソリッドステートリレーInfo
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- JPH10229334A JPH10229334A JP9028693A JP2869397A JPH10229334A JP H10229334 A JPH10229334 A JP H10229334A JP 9028693 A JP9028693 A JP 9028693A JP 2869397 A JP2869397 A JP 2869397A JP H10229334 A JPH10229334 A JP H10229334A
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Abstract
(57)【要約】
【課題】 ノーマリオフ型又はノーマリオン型のソリッ
ドステートリレーを提供する。 【解決手段】 発光素子４の光１０が照射されてフォト
トランジスタ２がオンになると、ノーマリオフ型ＭＯＳ
ＦＥＴ９、９’がオンになってサイリスタ１がオンにな
る。オン状態で光１０の照射が無くなると、フォトトラ
ンジスタ２がオフになってＭＯＳＦＥＴ９がオフにな
り、ＭＯＳＦＥＴ９がオフになると、サイリスタ１とＭ
ＯＳＦＥＴ９’が共にオフになり、端子７、８間が非導
通状態になる。
ドステートリレーを提供する。 【解決手段】 発光素子４の光１０が照射されてフォト
トランジスタ２がオンになると、ノーマリオフ型ＭＯＳ
ＦＥＴ９、９’がオンになってサイリスタ１がオンにな
る。オン状態で光１０の照射が無くなると、フォトトラ
ンジスタ２がオフになってＭＯＳＦＥＴ９がオフにな
り、ＭＯＳＦＥＴ９がオフになると、サイリスタ１とＭ
ＯＳＦＥＴ９’が共にオフになり、端子７、８間が非導
通状態になる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力と出力の間を
絶縁したサイリスタを光によりオン、オフ制御して出力
を制御するソリッドステートリレーに関する。
絶縁したサイリスタを光によりオン、オフ制御して出力
を制御するソリッドステートリレーに関する。
【０００２】
【従来の技術】入力と出力の間を絶縁したサイリスタを
光によりオン、オフ制御することにより出力を制御する
従来のソリッドステートリレーとしては、例えば図１８
に示すようにサイリスタ１を有する構成のものと、図１
９に示すように２つのサイリスタ１ａ、１ｂを端子１９
ａ、１９ｂ間に逆並列に接続した、いわゆるトライアッ
ク構成のものが知られている。
光によりオン、オフ制御することにより出力を制御する
従来のソリッドステートリレーとしては、例えば図１８
に示すようにサイリスタ１を有する構成のものと、図１
９に示すように２つのサイリスタ１ａ、１ｂを端子１９
ａ、１９ｂ間に逆並列に接続した、いわゆるトライアッ
ク構成のものが知られている。
【０００３】サイリスタ１、１ａ、１ｂはＰＮＰＮ接合
により構成され、ＰＮＰトランジスタ５、５ａ、５ｂ
と、ＮＰＮトランジスタ６、６ａ、６ｂと抵抗１１、１
１ａ、１１ｂを図１８、図１９に示すように接続した等
価回路で表すことができる。ＰＮＰトランジスタ５、５
ａ、５ｂのエミッタ側がサイリスタ１、１ａ、１ｂのア
ノードＡ側、ＮＰＮトランジスタ６、６ａ、６ｂのエミ
ッタ側がサイリスタ１、１ａ、１ｂのカソードＣ側であ
る。
により構成され、ＰＮＰトランジスタ５、５ａ、５ｂ
と、ＮＰＮトランジスタ６、６ａ、６ｂと抵抗１１、１
１ａ、１１ｂを図１８、図１９に示すように接続した等
価回路で表すことができる。ＰＮＰトランジスタ５、５
ａ、５ｂのエミッタ側がサイリスタ１、１ａ、１ｂのア
ノードＡ側、ＮＰＮトランジスタ６、６ａ、６ｂのエミ
ッタ側がサイリスタ１、１ａ、１ｂのカソードＣ側であ
る。
【０００４】このような構成において、入力側の発光ダ
イオード等の発光素子４、４ａに入力信号ＩＦを供給す
ると、発光素子４、４ａから光１０が照射されてＮＰＮ
トランジスタ６、６ａ、６ｂのベース電流としてサイリ
スタ１、１ａ、１ｂのゲート電流が流れ、ＮＰＮトラン
ジスタ６、６ａ、６ｂがオンになり、ＮＰＮトランジス
タ６、６ａ、６ｂのコレクタ電流がＰＮＰトランジスタ
５、５ａ、５ｂのベース電流として流れ、サイリスタが
ＯＮして図２０に示すように出力電流Ｉが流れる。そし
て、入力側の信号ＩＦがオフし、光１０の照射が無くな
ってもサイリスタ１としてオンを継続する。また、この
オン状態でサイリスタ１、１ａ、１ｂのアノードＡとカ
ソードＣの間の電流が保持電流以下になるとサイリスタ
１、１ａ、１ｂがオフになる。
イオード等の発光素子４、４ａに入力信号ＩＦを供給す
ると、発光素子４、４ａから光１０が照射されてＮＰＮ
トランジスタ６、６ａ、６ｂのベース電流としてサイリ
スタ１、１ａ、１ｂのゲート電流が流れ、ＮＰＮトラン
ジスタ６、６ａ、６ｂがオンになり、ＮＰＮトランジス
タ６、６ａ、６ｂのコレクタ電流がＰＮＰトランジスタ
５、５ａ、５ｂのベース電流として流れ、サイリスタが
ＯＮして図２０に示すように出力電流Ｉが流れる。そし
て、入力側の信号ＩＦがオフし、光１０の照射が無くな
ってもサイリスタ１としてオンを継続する。また、この
オン状態でサイリスタ１、１ａ、１ｂのアノードＡとカ
ソードＣの間の電流が保持電流以下になるとサイリスタ
１、１ａ、１ｂがオフになる。
【０００５】
【発明が解決しようとする課題】前述のようにサイリス
タを光により制御して出力制御を行うソリッドステート
リレーは、光照射によってサイリスタがオンし、光照射
がなくなってもオンを継続し、アノードＡとカソードＣ
の間の電流が保持電流以下にならないとオフにならず、
一般的には交流負荷制御用に使用され、直流負荷制御用
に不向きであるという問題点がある。ここで、直流負荷
制御用には一般にパワートランジスタ等が用いられてい
るが、高電圧、高電流の制御用のソリッドステートリレ
ーには一般にサイリスタの方が適している。
タを光により制御して出力制御を行うソリッドステート
リレーは、光照射によってサイリスタがオンし、光照射
がなくなってもオンを継続し、アノードＡとカソードＣ
の間の電流が保持電流以下にならないとオフにならず、
一般的には交流負荷制御用に使用され、直流負荷制御用
に不向きであるという問題点がある。ここで、直流負荷
制御用には一般にパワートランジスタ等が用いられてい
るが、高電圧、高電流の制御用のソリッドステートリレ
ーには一般にサイリスタの方が適している。
【０００６】さらに、ノーマリオン型ソリッドステート
リレーとしてサイリスタを用いるためには、ノーマリオ
ン型になるようにソリッドステートリレーの入力側にノ
ーマリオン回路を構成する必要があるという問題点があ
り、このため、交流負荷制御用に使用され、直流負荷制
御用に不向きである上に構成が複雑になるという問題点
がある。
リレーとしてサイリスタを用いるためには、ノーマリオ
ン型になるようにソリッドステートリレーの入力側にノ
ーマリオン回路を構成する必要があるという問題点があ
り、このため、交流負荷制御用に使用され、直流負荷制
御用に不向きである上に構成が複雑になるという問題点
がある。
【０００７】本発明は、上記従来技術の問題点に鑑みて
なされたもので、交流負荷制御用と直流負荷制御用の両
方に使用することができるノーマリオフ型、ノーマリオ
ン型のソリッドステートリレーを提供することを目的と
する。
なされたもので、交流負荷制御用と直流負荷制御用の両
方に使用することができるノーマリオフ型、ノーマリオ
ン型のソリッドステートリレーを提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明においては、ＰＮ
ＰＮ接合により構成されるサイリスタと、ノーマリオン
型ＭＯＳＦＥＴ、ノーマリオフ型ＭＯＳＦＥＴ、及び発
光素子からの光を受光した出力によってこれらのＭＯＳ
ＦＥＴを制御する受光素子を適切に接続することにより
前記目的を達成する。
ＰＮ接合により構成されるサイリスタと、ノーマリオン
型ＭＯＳＦＥＴ、ノーマリオフ型ＭＯＳＦＥＴ、及び発
光素子からの光を受光した出力によってこれらのＭＯＳ
ＦＥＴを制御する受光素子を適切に接続することにより
前記目的を達成する。
【０００９】すなわち、本発明によるノーマリオフ型ソ
リッドステートリレーは、ＰＮＰＮ接合により構成され
るサイリスタと、前記サイリスタのＰＮＰトランジスタ
のベースとＮＰＮトランジスタのコレクタとの接続点と
前記ＮＰＮトランジスタのエミッタとの間に接続された
第１のノーマリオフ型ＭＯＳＦＥＴと、前記ＮＰＮトラ
ンジスタのエミッタと前記サイリスタのカソードとの間
に接続された第２のノーマリオフ型ＭＯＳＦＥＴと、発
光素子と、前記発光素子からの光の受光信号により前記
第１及び第２のノーマリオフ型ＭＯＳＦＥＴを制御する
受光素子とを備えることを特徴とする。
リッドステートリレーは、ＰＮＰＮ接合により構成され
るサイリスタと、前記サイリスタのＰＮＰトランジスタ
のベースとＮＰＮトランジスタのコレクタとの接続点と
前記ＮＰＮトランジスタのエミッタとの間に接続された
第１のノーマリオフ型ＭＯＳＦＥＴと、前記ＮＰＮトラ
ンジスタのエミッタと前記サイリスタのカソードとの間
に接続された第２のノーマリオフ型ＭＯＳＦＥＴと、発
光素子と、前記発光素子からの光の受光信号により前記
第１及び第２のノーマリオフ型ＭＯＳＦＥＴを制御する
受光素子とを備えることを特徴とする。
【００１０】上記構成により、受光素子が光を受光する
と第１及び第２のノーマリオフ型ＭＯＳＦＥＴがオンに
なり、サイリスタがオンになり、サイリスタのアノード
−カソード間が導通する。そして、受光素子が光を受光
しなくなると第１のノーマリオフ型ＭＯＳＦＥＴがオフ
になり、サイリスタと第２のノーマリオフ型ＭＯＳＦＥ
Ｔが共にオフになってサイリスタのアノード−カソード
間が非導通状態になる。したがって、直流負荷制御用に
使用して好適なノーマリオフ型のソリッドステートリレ
ーを実現することができる。
と第１及び第２のノーマリオフ型ＭＯＳＦＥＴがオンに
なり、サイリスタがオンになり、サイリスタのアノード
−カソード間が導通する。そして、受光素子が光を受光
しなくなると第１のノーマリオフ型ＭＯＳＦＥＴがオフ
になり、サイリスタと第２のノーマリオフ型ＭＯＳＦＥ
Ｔが共にオフになってサイリスタのアノード−カソード
間が非導通状態になる。したがって、直流負荷制御用に
使用して好適なノーマリオフ型のソリッドステートリレ
ーを実現することができる。
【００１１】また、本発明によるノーマリオン型ソリッ
ドステートリレーは、ＰＮＰＮ接合により構成されるサ
イリスタと、前記サイリスタのＰＮＰトランジスタのベ
ースと前記サイリスタのカソードとの間に接続されたノ
ーマリオン型ＭＯＳＦＥＴと、前記サイリスタのＮＰＮ
トランジスタのベースと前記サイリスタのカソードとの
間に接続されたノーマリオフ型ＭＯＳＦＥＴと、発光素
子と、前記発光素子からの光の受光信号により前記ＭＯ
ＳＦＥＴを制御する受光素子とを備えることを特徴とす
る。
ドステートリレーは、ＰＮＰＮ接合により構成されるサ
イリスタと、前記サイリスタのＰＮＰトランジスタのベ
ースと前記サイリスタのカソードとの間に接続されたノ
ーマリオン型ＭＯＳＦＥＴと、前記サイリスタのＮＰＮ
トランジスタのベースと前記サイリスタのカソードとの
間に接続されたノーマリオフ型ＭＯＳＦＥＴと、発光素
子と、前記発光素子からの光の受光信号により前記ＭＯ
ＳＦＥＴを制御する受光素子とを備えることを特徴とす
る。
【００１２】上記構成により、受光素子が光を受光しな
い状態ではノーマリオン型ＭＯＳＦＥＴがオン、ノーマ
リオフ型ＭＯＳＦＥＴがオフであり、サイリスタのアノ
ード−カソード間が導通状態になる。受光素子が光を受
光するとノーマリオン型ＭＯＳＦＥＴがオフ、ノーマリ
オフ型ＭＯＳＦＥＴがオンとなり、サイリスタのアノー
ド−カソード間が非導通状態となる。したがって、直流
負荷制御用に使用して好適なノーマリオン型のソリッド
ステートリレーを実現することができる。
い状態ではノーマリオン型ＭＯＳＦＥＴがオン、ノーマ
リオフ型ＭＯＳＦＥＴがオフであり、サイリスタのアノ
ード−カソード間が導通状態になる。受光素子が光を受
光するとノーマリオン型ＭＯＳＦＥＴがオフ、ノーマリ
オフ型ＭＯＳＦＥＴがオンとなり、サイリスタのアノー
ド−カソード間が非導通状態となる。したがって、直流
負荷制御用に使用して好適なノーマリオン型のソリッド
ステートリレーを実現することができる。
【００１３】また、本発明によるノーマリオン型ソリッ
ドステートリレーは、ＰＮＰＮ接合により構成されるサ
イリスタと、前記サイリスタのＰＮＰトランジスタのベ
ースとＮＰＮトランジスタのコレクタとの接続点と前記
ＮＰＮトランジスタのエミッタとの間に接続された第１
のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジ
スタのエミッタと前記サイリスタのカソードとの間に接
続された第２のノーマリオン型ＭＯＳＦＥＴと、発光素
子と、前記発光素子からの光の受光信号により前記第１
及び第２のノーマリオン型ＭＯＳＦＥＴを制御する受光
素子とを備えることを特徴とする。
ドステートリレーは、ＰＮＰＮ接合により構成されるサ
イリスタと、前記サイリスタのＰＮＰトランジスタのベ
ースとＮＰＮトランジスタのコレクタとの接続点と前記
ＮＰＮトランジスタのエミッタとの間に接続された第１
のノーマリオン型ＭＯＳＦＥＴと、前記ＮＰＮトランジ
スタのエミッタと前記サイリスタのカソードとの間に接
続された第２のノーマリオン型ＭＯＳＦＥＴと、発光素
子と、前記発光素子からの光の受光信号により前記第１
及び第２のノーマリオン型ＭＯＳＦＥＴを制御する受光
素子とを備えることを特徴とする。
【００１４】上記構成により、受光素子が光を受光しな
い状態では第１、第２のノーマリオン型ＭＯＳＦＥＴが
オンであり、サイリスタのアノード−カソード間が導通
状態になる。受光素子が光を受光すると第１、第２のノ
ーマリオン型ＭＯＳＦＥＴがオフとなり、サイリスタの
アノード−カソード間が非導通状態となる。したがっ
て、直流負荷制御用に使用して好適なノーマリオン型の
ソリッドステートリレーを実現することができる。
い状態では第１、第２のノーマリオン型ＭＯＳＦＥＴが
オンであり、サイリスタのアノード−カソード間が導通
状態になる。受光素子が光を受光すると第１、第２のノ
ーマリオン型ＭＯＳＦＥＴがオフとなり、サイリスタの
アノード−カソード間が非導通状態となる。したがっ
て、直流負荷制御用に使用して好適なノーマリオン型の
ソリッドステートリレーを実現することができる。
【００１５】また、本発明によるノーマリオフ型ソリッ
ドステートリレー又はノーマリオン型ソリッドステート
リレーは、前記サイリスタ及び第１、第２のノーマリオ
フ型ＭＯＳＦＥＴより成る系統、前記サイリスタ、ノー
マリオン型ＭＯＳＦＥＴ及びノーマリオフ型ＭＯＳＦＥ
Ｔよりなる系統、又は前記サイリスタ及び第１、第２の
ノーマリオン型ＭＯＳＦＥＴより成る系統を逆並列に接
続して、いわゆるトライアック構成としたことを特徴と
する。上記構成によると、交流負荷制御用と直流負荷制
御用の両用が可能であり、いずれに使用しても好適なソ
リッドステートリレーを実現することができる。
ドステートリレー又はノーマリオン型ソリッドステート
リレーは、前記サイリスタ及び第１、第２のノーマリオ
フ型ＭＯＳＦＥＴより成る系統、前記サイリスタ、ノー
マリオン型ＭＯＳＦＥＴ及びノーマリオフ型ＭＯＳＦＥ
Ｔよりなる系統、又は前記サイリスタ及び第１、第２の
ノーマリオン型ＭＯＳＦＥＴより成る系統を逆並列に接
続して、いわゆるトライアック構成としたことを特徴と
する。上記構成によると、交流負荷制御用と直流負荷制
御用の両用が可能であり、いずれに使用しても好適なソ
リッドステートリレーを実現することができる。
【００１６】発光素子としては、例えば赤外線発光ダイ
オードを使用することができる。受光素子としては、例
えばフォトトランジスタあるいはフォトダイオードを使
用することができる。また、受光素子として太陽電池等
の光起電力素子を用いることもできる。トライアック構
成とした場合、発光素子は、各系統毎に設けることも、
２系統の発光素子を１つの系統の発光素子で共用する構
成とすることもできる。
オードを使用することができる。受光素子としては、例
えばフォトトランジスタあるいはフォトダイオードを使
用することができる。また、受光素子として太陽電池等
の光起電力素子を用いることもできる。トライアック構
成とした場合、発光素子は、各系統毎に設けることも、
２系統の発光素子を１つの系統の発光素子で共用する構
成とすることもできる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明によるソリッドステ
ートリレーの一例を示す等価回路図、図２は図１のソリ
ッドステートリレーの入力信号と出力信号の関係を示す
タイミングチャートである。
施の形態を説明する。図１は本発明によるソリッドステ
ートリレーの一例を示す等価回路図、図２は図１のソリ
ッドステートリレーの入力信号と出力信号の関係を示す
タイミングチャートである。
【００１８】図１は、ノーマリオフ型のソリッドステー
トリレーの等価回路を示している。サイリスタ１はＰＮ
ＰＮ接合により構成され、ＰＮＰトランジスタ５のベー
スがＮＰＮトランジスタ６のコレクタに接続され、ＰＮ
Ｐトランジスタ５のコレクタがＮＰＮトランジスタ６の
ベースと抵抗１１の一端に接続された等価回路で表すこ
とができる。
トリレーの等価回路を示している。サイリスタ１はＰＮ
ＰＮ接合により構成され、ＰＮＰトランジスタ５のベー
スがＮＰＮトランジスタ６のコレクタに接続され、ＰＮ
Ｐトランジスタ５のコレクタがＮＰＮトランジスタ６の
ベースと抵抗１１の一端に接続された等価回路で表すこ
とができる。
【００１９】そして、この例では更に、ＰＮＰトランジ
スタ５のベースがフォトトランジスタ２のコレクタとノ
ーマリオフ型ＭＯＳＦＥＴ９のドレインに接続され、フ
ォトトランジスタ２のエミッタがノーマリオフ型ＭＯＳ
ＦＥＴ９、９’のゲートに共通に接続されている。ま
た、ＭＯＳＦＥＴ９のソースとＮＰＮトランジスタ６の
エミッタがＭＯＳＦＥＴ９’のドレインに接続され、Ｍ
ＯＳＦＥＴ９’のソースと抵抗１１の他端が端子８に接
続されている。ＰＮＰトランジスタ５のエミッタ側の端
子７（アノードＡ）と端子８（カソードＣ側）の間には
常時、電流が印加される。
スタ５のベースがフォトトランジスタ２のコレクタとノ
ーマリオフ型ＭＯＳＦＥＴ９のドレインに接続され、フ
ォトトランジスタ２のエミッタがノーマリオフ型ＭＯＳ
ＦＥＴ９、９’のゲートに共通に接続されている。ま
た、ＭＯＳＦＥＴ９のソースとＮＰＮトランジスタ６の
エミッタがＭＯＳＦＥＴ９’のドレインに接続され、Ｍ
ＯＳＦＥＴ９’のソースと抵抗１１の他端が端子８に接
続されている。ＰＮＰトランジスタ５のエミッタ側の端
子７（アノードＡ）と端子８（カソードＣ側）の間には
常時、電流が印加される。
【００２０】このような構成において、赤外線発光ダイ
オード等の発光素子４からの光１０が照射されてフォト
トランジスタ２がオンになると、ノーマリオフ型ＭＯＳ
ＦＥＴ９、９’がオンになってサイリスタ１がオンにな
り、ソリッドステートリレーがオンになる。このオン状
態で光１０の照射が無くなると、フォトトランジスタ２
がオフになってＭＯＳＦＥＴ９、９’がオフになり、Ｍ
ＯＳＦＥＴ９がオフになるとサイリスタ１がオフにな
り、端子７、８間が非導通状態になる。したがって、図
２に示すように、発光素子４の入力信号ＩＦがオン、オ
フすると同時に出力信号Ｉがオン、オフするノーマリオ
フ型のソリッドステートリレーを実現することができ
る。このソリッドステートリレーは直流負荷制御用に好
適に使用することができる。
オード等の発光素子４からの光１０が照射されてフォト
トランジスタ２がオンになると、ノーマリオフ型ＭＯＳ
ＦＥＴ９、９’がオンになってサイリスタ１がオンにな
り、ソリッドステートリレーがオンになる。このオン状
態で光１０の照射が無くなると、フォトトランジスタ２
がオフになってＭＯＳＦＥＴ９、９’がオフになり、Ｍ
ＯＳＦＥＴ９がオフになるとサイリスタ１がオフにな
り、端子７、８間が非導通状態になる。したがって、図
２に示すように、発光素子４の入力信号ＩＦがオン、オ
フすると同時に出力信号Ｉがオン、オフするノーマリオ
フ型のソリッドステートリレーを実現することができ
る。このソリッドステートリレーは直流負荷制御用に好
適に使用することができる。
【００２１】図３は、本発明によるソリッドステートリ
レーの他の例を示す等価回路図である。このソリッドス
テートリレーは、図１においてフォトトランジスタ２の
代わりにフォトダイオード３を用いた以外、図１と同じ
構成を有する。この場合にも同様に入力信号がオンにな
り、発光素子４の光１０が照射されてフォトダイオード
３がオンになると、ノーマリオフ型ＭＯＳＦＥＴ９、
９’がオンになってサイリスタ１がオンになる。このオ
ン状態で光１０の照射が無くなると、フォトダイオード
３がオフになってＭＯＳＦＥＴ９、９’がオフになり、
ＭＯＳＦＥＴ９がオフになるとサイリスタ１がオフにな
り、端子７、８間が非導通状態になる。
レーの他の例を示す等価回路図である。このソリッドス
テートリレーは、図１においてフォトトランジスタ２の
代わりにフォトダイオード３を用いた以外、図１と同じ
構成を有する。この場合にも同様に入力信号がオンにな
り、発光素子４の光１０が照射されてフォトダイオード
３がオンになると、ノーマリオフ型ＭＯＳＦＥＴ９、
９’がオンになってサイリスタ１がオンになる。このオ
ン状態で光１０の照射が無くなると、フォトダイオード
３がオフになってＭＯＳＦＥＴ９、９’がオフになり、
ＭＯＳＦＥＴ９がオフになるとサイリスタ１がオフにな
り、端子７、８間が非導通状態になる。
【００２２】図４は、本発明によるソリッドステートリ
レーの他の例を示す等価回路図である。この例では、図
１に示す構成を２組（１ａ、１ｂ）用い、それらを端子
１９ａ、１９ｂ間に逆並列に接続している。
レーの他の例を示す等価回路図である。この例では、図
１に示す構成を２組（１ａ、１ｂ）用い、それらを端子
１９ａ、１９ｂ間に逆並列に接続している。
【００２３】すなわち、端子１９ａがＰＮＰトランジス
タ５ａのエミッタに接続され、ＰＮＰトランジスタ５ａ
のベースがＮＰＮトランジスタ６ａのコレクタに接続さ
れ、ＰＮＰトランジスタ５ａのコレクタがＮＰＮトラン
ジスタ６ａのベースと抵抗１１ａの一端に接続されてい
る。また、ＰＮＰトランジスタ５ａのベースがフォトト
ランジスタ２ａのコレクタとノーマリオフ型ＭＯＳＦＥ
Ｔ９ａのドレインに接続され、フォトトランジスタ２ａ
のエミッタがノーマリオフ型ＭＯＳＦＥＴ９ａ、９ａ’
のゲートに共通に接続されている。ＭＯＳＦＥＴ９ａの
ソースとＮＰＮトランジスタ６ａのエミッタがＭＯＳＦ
ＥＴ９ａ’のドレインに接続され、ＭＯＳＦＥＴ９ａの
ソースと抵抗１１ａの他端が端子１９ｂに接続されてい
る。
タ５ａのエミッタに接続され、ＰＮＰトランジスタ５ａ
のベースがＮＰＮトランジスタ６ａのコレクタに接続さ
れ、ＰＮＰトランジスタ５ａのコレクタがＮＰＮトラン
ジスタ６ａのベースと抵抗１１ａの一端に接続されてい
る。また、ＰＮＰトランジスタ５ａのベースがフォトト
ランジスタ２ａのコレクタとノーマリオフ型ＭＯＳＦＥ
Ｔ９ａのドレインに接続され、フォトトランジスタ２ａ
のエミッタがノーマリオフ型ＭＯＳＦＥＴ９ａ、９ａ’
のゲートに共通に接続されている。ＭＯＳＦＥＴ９ａの
ソースとＮＰＮトランジスタ６ａのエミッタがＭＯＳＦ
ＥＴ９ａ’のドレインに接続され、ＭＯＳＦＥＴ９ａの
ソースと抵抗１１ａの他端が端子１９ｂに接続されてい
る。
【００２４】そして更に、端子１９ｂがＰＮＰトランジ
スタ５ｂのエミッタに接続され、ＰＮＰトランジスタ５
ｂのベースがＮＰＮトランジスタ６ｂのコレクタに接続
され、ＰＮＰトランジスタ５ｂのコレクタがＮＰＮトラ
ンジスタ６ｂのベースと抵抗１１ｂの一端に接続されて
いる。また、ＰＮＰトランジスタ５ｂのベースがフォト
トランジスタ２ｂのコレクタとノーマリオフ型ＭＯＳＦ
ＥＴ９ｂのドレインに接続され、フォトトランジスタ２
ｂのエミッタがノーマリオフ型ＭＯＳＦＥＴ９ｂ、９
ｂ’のゲートに共通に接続されている。また、ＭＯＳＦ
ＥＴ９ｂのソースとＮＰＮトランジスタ６ｂのエミッタ
がＭＯＳＦＥＴ９ｂ’のドレインに接続され、ＭＯＳＦ
ＥＴ９ｂ’のソースと抵抗１１ｂの他端が端子１９ａに
接続されている。発光素子４からの光１０はフォトトラ
ンジスタ２ａ及び２ｂに同時に入射する。
スタ５ｂのエミッタに接続され、ＰＮＰトランジスタ５
ｂのベースがＮＰＮトランジスタ６ｂのコレクタに接続
され、ＰＮＰトランジスタ５ｂのコレクタがＮＰＮトラ
ンジスタ６ｂのベースと抵抗１１ｂの一端に接続されて
いる。また、ＰＮＰトランジスタ５ｂのベースがフォト
トランジスタ２ｂのコレクタとノーマリオフ型ＭＯＳＦ
ＥＴ９ｂのドレインに接続され、フォトトランジスタ２
ｂのエミッタがノーマリオフ型ＭＯＳＦＥＴ９ｂ、９
ｂ’のゲートに共通に接続されている。また、ＭＯＳＦ
ＥＴ９ｂのソースとＮＰＮトランジスタ６ｂのエミッタ
がＭＯＳＦＥＴ９ｂ’のドレインに接続され、ＭＯＳＦ
ＥＴ９ｂ’のソースと抵抗１１ｂの他端が端子１９ａに
接続されている。発光素子４からの光１０はフォトトラ
ンジスタ２ａ及び２ｂに同時に入射する。
【００２５】図４に示したソリッドステートリレーは、
入力信号により発光素子４が発光し、発光素子４からの
光１０によりフォトトランジスタ２ａ、２ｂがオン、オ
フすると、それに合わせて出力信号がオン、オフするノ
ーマリオフ型のソリッドステートリレーである。このソ
リッドステートリレーは、交流負荷制御用と直流負荷制
御用の両方に使用して好適である。
入力信号により発光素子４が発光し、発光素子４からの
光１０によりフォトトランジスタ２ａ、２ｂがオン、オ
フすると、それに合わせて出力信号がオン、オフするノ
ーマリオフ型のソリッドステートリレーである。このソ
リッドステートリレーは、交流負荷制御用と直流負荷制
御用の両方に使用して好適である。
【００２６】図５は、本発明によるソリッドステートリ
レーの他の例を示す等価回路図である。このソリッドス
テートリレーは、図４におけるフォトトランジスタ２
ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用い
た以外、図４と同様の構成を有する。このソリッドステ
ートリレーも、交流負荷制御用と直流負荷制御用の両方
に使用して好適である。
レーの他の例を示す等価回路図である。このソリッドス
テートリレーは、図４におけるフォトトランジスタ２
ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用い
た以外、図４と同様の構成を有する。このソリッドステ
ートリレーも、交流負荷制御用と直流負荷制御用の両方
に使用して好適である。
【００２７】図６は本発明によるソリッドステートリレ
ーの他の例を示す等価回路図であり、図７は図６のソリ
ッドステートリレーにおける入力信号と出力信号の関係
を示すタイミングチャートである。この例は、ノーマリ
オン型のソリッドステートリレーを示している。
ーの他の例を示す等価回路図であり、図７は図６のソリ
ッドステートリレーにおける入力信号と出力信号の関係
を示すタイミングチャートである。この例は、ノーマリ
オン型のソリッドステートリレーを示している。
【００２８】端子（アノードＡ）７はサイリスタ１を構
成するＰＮＰトランジスタ５のエミッタに接続され、Ｐ
ＮＰトランジスタ５のベースはＮＰＮトランジスタ６の
コレクタに接続されている。ＰＮＰトランジスタ５のコ
レクタはＮＰＮトランジスタ６のベースと抵抗１１の一
端に接続され、ＮＰＮトランジスタ６のエミッタと抵抗
１１の他端は共に端子８（カソードＣ）に接続されてい
る。また、端子７、８の間には常時、電流が印加されて
いる。
成するＰＮＰトランジスタ５のエミッタに接続され、Ｐ
ＮＰトランジスタ５のベースはＮＰＮトランジスタ６の
コレクタに接続されている。ＰＮＰトランジスタ５のコ
レクタはＮＰＮトランジスタ６のベースと抵抗１１の一
端に接続され、ＮＰＮトランジスタ６のエミッタと抵抗
１１の他端は共に端子８（カソードＣ）に接続されてい
る。また、端子７、８の間には常時、電流が印加されて
いる。
【００２９】そして、この例では更に、ＰＮＰトランジ
スタ５のベースがノーマリオン型ＭＯＳＦＥＴ１２のド
レインとフォトトランジスタ２ａ、２ｂの各コレクタに
接続されている。フォトトランジスタ２ａのエミッタは
ノーマリオン型ＭＯＳＦＥＴ１２のゲートに、フォトト
ランジスタ２ｂのエミッタはノーマリオフ型ＭＯＳＦＥ
Ｔ９のゲートにそれぞれ接続され、ＭＯＳＦＥＴ１２、
９の各ソースは共に端子８（カソードＣ）に接続されて
いる。また、フォトトランジスタ２ａ、２ｂにはそれぞ
れ赤外線発光ダイオード等の発光素子４ａ、４ｂからの
光１０ａ、１０ｂが照射されるように構成されている。
スタ５のベースがノーマリオン型ＭＯＳＦＥＴ１２のド
レインとフォトトランジスタ２ａ、２ｂの各コレクタに
接続されている。フォトトランジスタ２ａのエミッタは
ノーマリオン型ＭＯＳＦＥＴ１２のゲートに、フォトト
ランジスタ２ｂのエミッタはノーマリオフ型ＭＯＳＦＥ
Ｔ９のゲートにそれぞれ接続され、ＭＯＳＦＥＴ１２、
９の各ソースは共に端子８（カソードＣ）に接続されて
いる。また、フォトトランジスタ２ａ、２ｂにはそれぞ
れ赤外線発光ダイオード等の発光素子４ａ、４ｂからの
光１０ａ、１０ｂが照射されるように構成されている。
【００３０】このような構成によれば、発光素子４ａ、
４ｂからの光１０ａ、１０ｂが照射されていない場合
（図７の入力１、入力２がオフのとき）には、フォトト
ランジスタ２ａ、２ｂがオフであるのでノーマリオン型
ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ
９はオフとなり、端子７、８間が導通して図７に示すよ
うにサイリスタ１がオン状態となる。このオン状態で、
発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射され
ると（図７の入力１、入力２がオンとなると）フォトト
ランジスタ２ａ、２ｂがオンになるので、ノーマリオン
型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥ
Ｔ９はオンになり、端子７、８間が非導通となってサイ
リスタ１がオフになる。
４ｂからの光１０ａ、１０ｂが照射されていない場合
（図７の入力１、入力２がオフのとき）には、フォトト
ランジスタ２ａ、２ｂがオフであるのでノーマリオン型
ＭＯＳＦＥＴ１２はオン、ノーマリオフ型ＭＯＳＦＥＴ
９はオフとなり、端子７、８間が導通して図７に示すよ
うにサイリスタ１がオン状態となる。このオン状態で、
発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射され
ると（図７の入力１、入力２がオンとなると）フォトト
ランジスタ２ａ、２ｂがオンになるので、ノーマリオン
型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥ
Ｔ９はオンになり、端子７、８間が非導通となってサイ
リスタ１がオフになる。
【００３１】したがって、図６に示した回路構成によ
り、図７に示すように発光素子４ａ、４ｂの入力信号が
オン、オフすると逆にオフ、オンするノーマリオン型の
ソリッドステートリレーを実現することができ、このソ
リッドステートリレーは直流負荷制御用に使用して好適
である。
り、図７に示すように発光素子４ａ、４ｂの入力信号が
オン、オフすると逆にオフ、オンするノーマリオン型の
ソリッドステートリレーを実現することができ、このソ
リッドステートリレーは直流負荷制御用に使用して好適
である。
【００３２】図８は、本発明によるソリッドステートリ
レーの他の例を示す等価回路図である。このソリッドス
テートリレーは、図６におけるフォトトランジスタ２ｂ
と発光素子４ｂを省略し、代わりにフォトトランジスタ
２ａのエミッタをノーマリオフ型ＭＯＳＦＥＴ９のゲー
トに接続したものに相当する。なお、フォトトランジス
タ２ａと発光素子４ａがエリア１４上に形成され、他の
部材はエリア１３上に形成されている。図９は、図８の
ソリッドステートリレーの入力信号と出力信号の関係を
示すタイミングチャートである。
レーの他の例を示す等価回路図である。このソリッドス
テートリレーは、図６におけるフォトトランジスタ２ｂ
と発光素子４ｂを省略し、代わりにフォトトランジスタ
２ａのエミッタをノーマリオフ型ＭＯＳＦＥＴ９のゲー
トに接続したものに相当する。なお、フォトトランジス
タ２ａと発光素子４ａがエリア１４上に形成され、他の
部材はエリア１３上に形成されている。図９は、図８の
ソリッドステートリレーの入力信号と出力信号の関係を
示すタイミングチャートである。
【００３３】この場合にも同様に、発光素子４ａの光１
０ａが照射されていない場合には、フォトトランジスタ
２ａがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２
はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフとなり、
端子７、８間が導通してサイリスタ１がオン状態にな
り、図９に示すようにソリッドステートリレーはオン状
態である。このオン状態で、光１０ａが照射されるとフ
ォトトランジスタ２ａがオンになるので、ノーマリオン
型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥ
Ｔ９はオンになり、端子７、８間が非導通となって図９
に示すようにソリッドステートリレーがオフになる。
０ａが照射されていない場合には、フォトトランジスタ
２ａがオフであるのでノーマリオン型ＭＯＳＦＥＴ１２
はオン、ノーマリオフ型ＭＯＳＦＥＴ９はオフとなり、
端子７、８間が導通してサイリスタ１がオン状態にな
り、図９に示すようにソリッドステートリレーはオン状
態である。このオン状態で、光１０ａが照射されるとフ
ォトトランジスタ２ａがオンになるので、ノーマリオン
型ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥ
Ｔ９はオンになり、端子７、８間が非導通となって図９
に示すようにソリッドステートリレーがオフになる。
【００３４】図１０は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。この例に示し
たソリッドステートリレーは、図６におけるフォトトラ
ンジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、
３ｂを設けたものに相当する。すなわち、図６に示す場
合と同様に、サイリスタ１を構成するＰＮＰトランジス
タ５のベースとカソードＣ間にノーマリオン型ＭＯＳＦ
ＥＴ１２が接続されると共にＮＰＮトランジスタ６のベ
ースとカソードＣ間にノーマリオフ型ＭＯＳＦＥＴ９が
接続され、更に例では、ノーマリオン型ＭＯＳＦＥＴ１
２とノーマリオフ型ＭＯＳＦＥＴ９の各ゲート−ソース
間にそれぞれ、フォトトランジスタ２ａ、２ｂの代わり
にフォトダイオード３ａ、３ｂが接続されている。
リレーの他の例を示す等価回路図である。この例に示し
たソリッドステートリレーは、図６におけるフォトトラ
ンジスタ２ａ、２ｂの代わりにフォトダイオード３ａ、
３ｂを設けたものに相当する。すなわち、図６に示す場
合と同様に、サイリスタ１を構成するＰＮＰトランジス
タ５のベースとカソードＣ間にノーマリオン型ＭＯＳＦ
ＥＴ１２が接続されると共にＮＰＮトランジスタ６のベ
ースとカソードＣ間にノーマリオフ型ＭＯＳＦＥＴ９が
接続され、更に例では、ノーマリオン型ＭＯＳＦＥＴ１
２とノーマリオフ型ＭＯＳＦＥＴ９の各ゲート−ソース
間にそれぞれ、フォトトランジスタ２ａ、２ｂの代わり
にフォトダイオード３ａ、３ｂが接続されている。
【００３５】この場合の動作も同様に、入力信号がオフ
で発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射さ
れていない場合には、フォトダイオード３ａ、３ｂがオ
フであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、
ノーマリオフ型ＭＯＳＦＥＴ９はオフであり、端子７、
８間が導通してサイリスタ１がオン状態となり、図７に
示すようにソリッドステートリレーはオン状態である。
このオン状態で、入力信号がオンとなり発光素子４ａ、
４ｂからの光１０ａ、１０ｂが照射されると、フォトダ
イオード３ａ、３ｂがオンになるので、ノーマリオン型
ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ
９はオンになり、端子７、８間が非導通となってサイリ
スタ１がオフになり、図７に示すようにソリッドステー
トリレーはオフになる。
で発光素子４ａ、４ｂからの光１０ａ、１０ｂが照射さ
れていない場合には、フォトダイオード３ａ、３ｂがオ
フであるのでノーマリオン型ＭＯＳＦＥＴ１２はオン、
ノーマリオフ型ＭＯＳＦＥＴ９はオフであり、端子７、
８間が導通してサイリスタ１がオン状態となり、図７に
示すようにソリッドステートリレーはオン状態である。
このオン状態で、入力信号がオンとなり発光素子４ａ、
４ｂからの光１０ａ、１０ｂが照射されると、フォトダ
イオード３ａ、３ｂがオンになるので、ノーマリオン型
ＭＯＳＦＥＴ１２はオフ、ノーマリオフ型ＭＯＳＦＥＴ
９はオンになり、端子７、８間が非導通となってサイリ
スタ１がオフになり、図７に示すようにソリッドステー
トリレーはオフになる。
【００３６】図１１は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１０においてフォトダイオード３
ｂと４ｂを省略し、代わりにフォトダイオード３ａのカ
ソードをノーマリオフ型ＭＯＳＦＥＴ９のゲートに接続
したものに相当する。したがって、この構成も同様にノ
ーマリオン型となる。
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１０においてフォトダイオード３
ｂと４ｂを省略し、代わりにフォトダイオード３ａのカ
ソードをノーマリオフ型ＭＯＳＦＥＴ９のゲートに接続
したものに相当する。したがって、この構成も同様にノ
ーマリオン型となる。
【００３７】図１２は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。図１２に示し
たソリッドステートリレーは、図８に示すフォトトラン
ジスタ２を用いた構成を２系統逆並列に接続してトライ
アック構成にしたものに相当する。
リレーの他の例を示す等価回路図である。図１２に示し
たソリッドステートリレーは、図８に示すフォトトラン
ジスタ２を用いた構成を２系統逆並列に接続してトライ
アック構成にしたものに相当する。
【００３８】図１３は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。図１３に示し
たソリッドステートリレーは、図１１に示すフォトダイ
オード３を用いた構成を２系統逆並列に接続してトライ
アック構成にしたものに相当する。 図１２あるいは図
１３に示したソリッドステートリレーは、交流負荷制御
用と直流負荷制御用のいずれにも好適に使用することが
できる。
リレーの他の例を示す等価回路図である。図１３に示し
たソリッドステートリレーは、図１１に示すフォトダイ
オード３を用いた構成を２系統逆並列に接続してトライ
アック構成にしたものに相当する。 図１２あるいは図
１３に示したソリッドステートリレーは、交流負荷制御
用と直流負荷制御用のいずれにも好適に使用することが
できる。
【００３９】図１４は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。図１４に示し
たソリッドステートリレーは、図１におけるノーマリオ
フ型ＭＯＳＦＥＴ９、９’の代わりにノーマリオン型Ｍ
ＯＳＦＥＴ１２、１２’を接続することにより、ノーマ
リオン型ソリッドステートリレーを構成したものであ
る。
リレーの他の例を示す等価回路図である。図１４に示し
たソリッドステートリレーは、図１におけるノーマリオ
フ型ＭＯＳＦＥＴ９、９’の代わりにノーマリオン型Ｍ
ＯＳＦＥＴ１２、１２’を接続することにより、ノーマ
リオン型ソリッドステートリレーを構成したものであ
る。
【００４０】図１４に示す構成では、入力信号がオフで
フォトトランジスタ２が光を受光しない状態ではノーマ
リオン型ＭＯＳＦＥＴ１２、１２’がオンであり、サイ
リスタ１のアノード−カソード間が導通状態になる。ま
た、入力信号がオンになって発光素子４が発光し、フォ
トトランジスタ２が光を受光すると、ノーマリオン型Ｍ
ＯＳＦＥＴ１２、１２’がオフとなり、サイリスタ１の
アノード−カソード間が非導通状態となる。したがっ
て、直流負荷制御用に使用して好適なノーマリオン型の
ソリッドステートリレーを実現することができる。
フォトトランジスタ２が光を受光しない状態ではノーマ
リオン型ＭＯＳＦＥＴ１２、１２’がオンであり、サイ
リスタ１のアノード−カソード間が導通状態になる。ま
た、入力信号がオンになって発光素子４が発光し、フォ
トトランジスタ２が光を受光すると、ノーマリオン型Ｍ
ＯＳＦＥＴ１２、１２’がオフとなり、サイリスタ１の
アノード−カソード間が非導通状態となる。したがっ
て、直流負荷制御用に使用して好適なノーマリオン型の
ソリッドステートリレーを実現することができる。
【００４１】図１５は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１４においてフォトトランジスタ
２の代わりにフォトダイオード３を用いたものに相当す
る。この回路構成によっても、直流負荷制御用に使用し
て好適なノーマリオン型のソリッドステートリレーを実
現することができる。
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１４においてフォトトランジスタ
２の代わりにフォトダイオード３を用いたものに相当す
る。この回路構成によっても、直流負荷制御用に使用し
て好適なノーマリオン型のソリッドステートリレーを実
現することができる。
【００４２】図１６は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１４に示した構成を２組用いて逆
並列に接続することによりトライアック構成のノーマリ
オン型ソリッドステートリレーとしたものである。発光
素子４からの光はフォトダイオード２ａ及び２ｂで同時
に受光される。この回路構成によると、交流負荷制御用
と直流負荷制御用の両用を可能とするノーマリオン型の
ソリッドステートリレーを実現することができる。
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１４に示した構成を２組用いて逆
並列に接続することによりトライアック構成のノーマリ
オン型ソリッドステートリレーとしたものである。発光
素子４からの光はフォトダイオード２ａ及び２ｂで同時
に受光される。この回路構成によると、交流負荷制御用
と直流負荷制御用の両用を可能とするノーマリオン型の
ソリッドステートリレーを実現することができる。
【００４３】図１７は、本発明によるソリッドステート
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１６においてフォトトランジスタ
２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用
いたものに相当する。この回路構成によっても、交流負
荷制御用と直流負荷制御用の両用を可能とするノーマリ
オン型のソリッドステートリレーを実現することができ
る。
リレーの他の例を示す等価回路図である。このソリッド
ステートリレーは、図１６においてフォトトランジスタ
２ａ、２ｂの代わりにフォトダイオード３ａ、３ｂを用
いたものに相当する。この回路構成によっても、交流負
荷制御用と直流負荷制御用の両用を可能とするノーマリ
オン型のソリッドステートリレーを実現することができ
る。
【００４４】
【発明の効果】以上説明したように本発明によれば、ノ
ーマリオフ型のソリッドステートリレー及びノーマリオ
ン型のソリッドステートリレーを実現することができ
る。また、交流負荷制御用と直流負荷制御用の両方に使
用することができるノーマリオン型のソリッドステート
リレー及びノーマリオフ型のソリッドステートリレーを
実現することができる。
ーマリオフ型のソリッドステートリレー及びノーマリオ
ン型のソリッドステートリレーを実現することができ
る。また、交流負荷制御用と直流負荷制御用の両方に使
用することができるノーマリオン型のソリッドステート
リレー及びノーマリオフ型のソリッドステートリレーを
実現することができる。
【図１】本発明によるソリッドステートリレーの一例を
示す等価回路図。
示す等価回路図。
【図２】図１のソリッドステートリレーの入力信号と出
力信号の関係を示すタイミングチャート。
力信号の関係を示すタイミングチャート。
【図３】本発明によるソリッドステートリレーの他の例
を示す等価回路図。
を示す等価回路図。
【図４】本発明によるソリッドステートリレーの他の例
を示す等価回路図。
を示す等価回路図。
【図５】本発明によるソリッドステートリレーの他の例
を示す等価回路図。
を示す等価回路図。
【図６】本発明によるソリッドステートリレーの他の例
を示す等価回路図。
を示す等価回路図。
【図７】図６のソリッドステートリレーの入力信号と出
力信号の関係を示すタイミングチャート。
力信号の関係を示すタイミングチャート。
【図８】本発明によるソリッドステートリレーの他の例
を示す等価回路図。
を示す等価回路図。
【図９】図８のソリッドステートリレーの入力信号と出
力信号の関係を示すタイミングチャート。
力信号の関係を示すタイミングチャート。
【図１０】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１１】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１２】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１３】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１４】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１５】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１６】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１７】本発明によるソリッドステートリレーの他の
例を示す等価回路図。
例を示す等価回路図。
【図１８】従来のソリッドステートリレーを示す等価回
路図。
路図。
【図１９】従来のソリッドステートリレーの他の例を示
す等価回路図。
す等価回路図。
【図２０】図１８、図１９のソリッドステートリレーの
入力信号と出力信号の関係を示すタイミングチャート。
入力信号と出力信号の関係を示すタイミングチャート。
１、１ａ、１ｂ…サイリスタ ２、２ａ、２ｂ…フォトトランジスタ ３、３ａ、３ｂ…フォトダイオード ４、４ａ、４ｂ…発光素子 ５、５ａ、５ｂ…ＰＮＰトランジスタ ６、６ａ、６ｂ…ＮＰＮトランジスタ ７…端子（アノード） ８…端子（カソード） ９、９’、９ａ、９ａ’、９ｂ、９ｂ’…ノーマリオフ
型ＭＯＳＦＥＴ １２、１２’、１２ａ、１２ａ’、１２ｂ、１２ｂ’…
ノーマリオン型ＭＯＳＦＥＴ
型ＭＯＳＦＥＴ １２、１２’、１２ａ、１２ａ’、１２ｂ、１２ｂ’…
ノーマリオン型ＭＯＳＦＥＴ
Claims (8)
- 【請求項１】 ＰＮＰＮ接合により構成されるサイリス
タと、 前記サイリスタのＰＮＰトランジスタのベースとＮＰＮ
トランジスタのコレクタとの接続点と前記ＮＰＮトラン
ジスタのエミッタとの間に接続された第１のノーマリオ
フ型ＭＯＳＦＥＴと、 前記ＮＰＮトランジスタのエミッタと前記サイリスタの
カソードとの間に接続された第２のノーマリオフ型ＭＯ
ＳＦＥＴと、発光素子と、 前記発光素子からの光の受光信号により前記第１及び第
２のノーマリオフ型ＭＯＳＦＥＴを制御する受光素子と
を備えることを特徴とするノーマリオフ型ソリッドステ
ートリレー。 - 【請求項２】 ＰＮＰＮ接合により構成されるサイリス
タと、 前記サイリスタのＰＮＰトランジスタのベースと前記サ
イリスタのカソードとの間に接続されたノーマリオン型
ＭＯＳＦＥＴと、 前記サイリスタのＮＰＮトランジスタのベースと前記サ
イリスタのカソードの間に接続されたノーマリオフ型Ｍ
ＯＳＦＥＴと、 発光素子と、 前記発光素子からの光の受光信号により前記ＭＯＳＦＥ
Ｔを制御する受光素子とを備えることを特徴とするノー
マリオン型ソリッドステートリレー。 - 【請求項３】 ＰＮＰＮ接合により構成されるサイリス
タと、 前記サイリスタのＰＮＰトランジスタのベースとＮＰＮ
トランジスタのコレクタとの接続点と前記ＮＰＮトラン
ジスタのエミッタとの間に接続された第１のノーマリオ
ン型ＭＯＳＦＥＴと、 前記ＮＰＮトランジスタのエミッタと前記サイリスタの
カソードとの間に接続された第２のノーマリオン型ＭＯ
ＳＦＥＴと、 発光素子と、 前記発光素子からの光の受光信号により前記第１及び第
２のノーマリオン型ＭＯＳＦＥＴを制御する受光素子と
を備えることを特徴とするノーマリオン型ソリッドステ
ートリレー。 - 【請求項４】 前記サイリスタ及び第１、第２のノーマ
リオフ型ＭＯＳＦＥＴより成る系統を逆並列に接続した
ことを特徴とする請求項１記載のソリッドステートリレ
ー。 - 【請求項５】 前記サイリスタ、ノーマリオン型ＭＯＳ
ＦＥＴ、ノーマリオフ型ＭＯＳＦＥＴよりなる系統を逆
並列に接続したことを特徴とする請求項２記載のソリッ
ドステートリレー。 - 【請求項６】 前記サイリスタ及び第１、第２のノーマ
リオン型ＭＯＳＦＥＴより成る系統を逆並列に接続した
ことを特徴とする請求項３記載のソリッドステートリレ
ー。 - 【請求項７】 前記受光素子はフォトトランジスタであ
ることを特徴とする請求項１〜６のいずれか１項記載の
ソリッドステートリレー。 - 【請求項８】 前記受光素子はフォトダイオードである
ことを特徴とする請求項１〜６のいずれか１項記載のソ
リッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02869397A JP3781851B2 (ja) | 1997-02-13 | 1997-02-13 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02869397A JP3781851B2 (ja) | 1997-02-13 | 1997-02-13 | ソリッドステートリレー |
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| JPH10229334A true JPH10229334A (ja) | 1998-08-25 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101867359A (zh) * | 2010-06-12 | 2010-10-20 | 陕西群力电工有限责任公司 | 小型大功率密封直流固体继电器 |
-
1997
- 1997-02-13 JP JP02869397A patent/JP3781851B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101867359A (zh) * | 2010-06-12 | 2010-10-20 | 陕西群力电工有限责任公司 | 小型大功率密封直流固体继电器 |
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