JP3268991B2 - 光スイッチング素子 - Google Patents
光スイッチング素子Info
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Description
【０００１】
【発明の属する技術分野】本発明は、光によって駆動さ
れゼロクロス機能を有する光サイリスタなどの光スイッ
チング素子に関する。
れゼロクロス機能を有する光サイリスタなどの光スイッ
チング素子に関する。
【０００２】
【従来の技術】従来から図６に示すような光サイリスタ
１が、光駆動型のスイッチング素子として広く用いられ
ている。光サイリスタ１は、その光ゲート（以下、「Ｐ
Ｇ」と略称することもある）の部分に光２が照射される
と、光起電流が生じ、光サイリスタ１のアノード（Ａ）
とカソード（Ｋ）との間が導通状態となってオンとな
る。光サイリスタ１は、ＰＮＰトランジスタ３とＮＰＮ
トランジスタ４とを等価的に形成するＰエミッタ層、Ｎ
ベース層、Ｐベース層およびＮエミッタ層の４層から成
り、一旦光起電流が生じると、正帰還作用によってオン
状態となり、アノード・カソード間に順方向電圧が印加
されている限りオン状態を続けるスイッチング素子であ
る。光２を発生する発光ダイオードなどの発光素子と光
サイリスタ１とは電気的に絶縁することが容易であるの
で、図６に示すような光サイリスタ１は高い電圧がかか
る電気回路に広く用いられている。光ゲートとカソード
との間に抵抗５を接続すれば、光サイリスタ１としての
入力感度を調整することができる。
１が、光駆動型のスイッチング素子として広く用いられ
ている。光サイリスタ１は、その光ゲート（以下、「Ｐ
Ｇ」と略称することもある）の部分に光２が照射される
と、光起電流が生じ、光サイリスタ１のアノード（Ａ）
とカソード（Ｋ）との間が導通状態となってオンとな
る。光サイリスタ１は、ＰＮＰトランジスタ３とＮＰＮ
トランジスタ４とを等価的に形成するＰエミッタ層、Ｎ
ベース層、Ｐベース層およびＮエミッタ層の４層から成
り、一旦光起電流が生じると、正帰還作用によってオン
状態となり、アノード・カソード間に順方向電圧が印加
されている限りオン状態を続けるスイッチング素子であ
る。光２を発生する発光ダイオードなどの発光素子と光
サイリスタ１とは電気的に絶縁することが容易であるの
で、図６に示すような光サイリスタ１は高い電圧がかか
る電気回路に広く用いられている。光ゲートとカソード
との間に抵抗５を接続すれば、光サイリスタ１としての
入力感度を調整することができる。
【０００３】図７は、図６に示す光サイリスタ１にゼロ
クロス機能を付加した構成を示す。光サイリスタ１の光
ゲートとカソード間には、ＭＯＳ電界効果型トランジス
タ（以下、「ＭＯＳＦＥＴ」と略称する）６のドレイン
（Ｄ）およびソース（Ｓ）間が接続され、ゲート（Ｇ）
は光サイリスタ１を構成するＰＮＰトランジスタ３のベ
ースとＮＰＮトランジスタ４のコレクタとの接続点に接
続される。光サイリスタ１のカソードに対しアノード側
の電圧が上昇すると、ＰＮＰトランジスタ３のエミッタ
・ベース間を通じてＭＯＳＦＥＴ６のゲートの電圧も上
昇する。この電圧がＭＯＳＦＥＴ６の閾値電圧Ｖｔｈ値
以上になると、ＭＯＳＦＥＴ６のドレイン・ソース間は
導通状態となって非常に低いインピーダンスの状態とな
る。このため、ＮＰＮトランジスタ４のベース・エミッ
タ間を流れる電流はＭＯＳＦＥＴ６のドレイン・ソース
間の方に流れてしまい、光サイリスタ１は正帰還を起こ
すことができず、オン状態とはならない。すなわち、図
７の光サイリスタ１は、アノード・カソード間の電圧に
ついては、ＭＯＳＦＥＴ６のゲート電圧が閾値電圧Ｖｔ
ｈ値未満までしか上がらない範囲のみでオン状態となる
ことが可能である。光サイリスタ１が一旦オン状態にな
れば、アノード・カソード間に逆方向の電圧が加わるま
でオン状態を続ける。したがって、図７の構成は、光サ
イリスタ１のアノード・カソード間電圧がある程度低い
範囲でオンとなることができるゼロクロス型のスイッチ
ング特性を有することになる。
クロス機能を付加した構成を示す。光サイリスタ１の光
ゲートとカソード間には、ＭＯＳ電界効果型トランジス
タ（以下、「ＭＯＳＦＥＴ」と略称する）６のドレイン
（Ｄ）およびソース（Ｓ）間が接続され、ゲート（Ｇ）
は光サイリスタ１を構成するＰＮＰトランジスタ３のベ
ースとＮＰＮトランジスタ４のコレクタとの接続点に接
続される。光サイリスタ１のカソードに対しアノード側
の電圧が上昇すると、ＰＮＰトランジスタ３のエミッタ
・ベース間を通じてＭＯＳＦＥＴ６のゲートの電圧も上
昇する。この電圧がＭＯＳＦＥＴ６の閾値電圧Ｖｔｈ値
以上になると、ＭＯＳＦＥＴ６のドレイン・ソース間は
導通状態となって非常に低いインピーダンスの状態とな
る。このため、ＮＰＮトランジスタ４のベース・エミッ
タ間を流れる電流はＭＯＳＦＥＴ６のドレイン・ソース
間の方に流れてしまい、光サイリスタ１は正帰還を起こ
すことができず、オン状態とはならない。すなわち、図
７の光サイリスタ１は、アノード・カソード間の電圧に
ついては、ＭＯＳＦＥＴ６のゲート電圧が閾値電圧Ｖｔ
ｈ値未満までしか上がらない範囲のみでオン状態となる
ことが可能である。光サイリスタ１が一旦オン状態にな
れば、アノード・カソード間に逆方向の電圧が加わるま
でオン状態を続ける。したがって、図７の構成は、光サ
イリスタ１のアノード・カソード間電圧がある程度低い
範囲でオンとなることができるゼロクロス型のスイッチ
ング特性を有することになる。
【０００４】図６に示すような非ゼロクロス型の光スイ
ッチング回路は、光入力を制御することで交流信号の位
相制御に利用することができる。図７に示すようなゼロ
クロス型の光スイッチング回路は、負荷回路の電圧が低
いときしかスイッチングしないので、スイッチングによ
って発生するノイズを少なくすることができる利点があ
る。特公平７−１１２１５０には、非ゼロクロス型とゼ
ロクロス型との両方の機能を有し、照射される光量でい
ずれかに切換えることができる先行技術が開示されてお
り、図８はその１例を示す。図８で図６および図７に対
応する部分には同一の参照符を付し、重複した説明は省
略する。
ッチング回路は、光入力を制御することで交流信号の位
相制御に利用することができる。図７に示すようなゼロ
クロス型の光スイッチング回路は、負荷回路の電圧が低
いときしかスイッチングしないので、スイッチングによ
って発生するノイズを少なくすることができる利点があ
る。特公平７−１１２１５０には、非ゼロクロス型とゼ
ロクロス型との両方の機能を有し、照射される光量でい
ずれかに切換えることができる先行技術が開示されてお
り、図８はその１例を示す。図８で図６および図７に対
応する部分には同一の参照符を付し、重複した説明は省
略する。
【０００５】ＭＯＳＦＥＴ６のゲートおよびソース間に
は、フォトトランジスタ７のコレクタおよびエミッタが
それぞれ接続される。ＭＯＳＦＥＴ６のゲートとＰＮＰ
トランジスタ３のベースおよびＮＰＮトランジスタ４の
コレクタとの接続点との間には、ダイオード８が接続さ
れる。フォトトランジスタ７に入射する光２の光量が、
光サイリスタ１がオンする光２の光量よりも大きい光量
に達すると、フォトトランジスタ７はオン状態となり、
ＭＯＳＦＥＴ６のドレイン・ソース間を低インピーダン
スで短絡するので、ＭＯＳＦＥＴ６のゲートの電圧は閾
値電圧Ｖｔｈ値まで上昇しなくなる。フォトトランジス
タ７がオン状態のときに、光サイリスタ１側から大きな
電流が流れ込まないように、ダイオード８が必要であ
る。ＭＯＳＦＥＴ６がオン状態とならなければ、光サイ
リスタ１はアノード・カソード間の電圧が高くても光２
の入射によってオン状態となる非ゼロクロス型として動
作する。光２の光量がフォトトランジスタがオンになる
光量未満のときには、ＭＯＳＦＥＴ６のゲートにダイオ
ード８を介して光サイリスタ１の中間層からの電圧が印
加されるので、ゼロクロス型として動作する。
は、フォトトランジスタ７のコレクタおよびエミッタが
それぞれ接続される。ＭＯＳＦＥＴ６のゲートとＰＮＰ
トランジスタ３のベースおよびＮＰＮトランジスタ４の
コレクタとの接続点との間には、ダイオード８が接続さ
れる。フォトトランジスタ７に入射する光２の光量が、
光サイリスタ１がオンする光２の光量よりも大きい光量
に達すると、フォトトランジスタ７はオン状態となり、
ＭＯＳＦＥＴ６のドレイン・ソース間を低インピーダン
スで短絡するので、ＭＯＳＦＥＴ６のゲートの電圧は閾
値電圧Ｖｔｈ値まで上昇しなくなる。フォトトランジス
タ７がオン状態のときに、光サイリスタ１側から大きな
電流が流れ込まないように、ダイオード８が必要であ
る。ＭＯＳＦＥＴ６がオン状態とならなければ、光サイ
リスタ１はアノード・カソード間の電圧が高くても光２
の入射によってオン状態となる非ゼロクロス型として動
作する。光２の光量がフォトトランジスタがオンになる
光量未満のときには、ＭＯＳＦＥＴ６のゲートにダイオ
ード８を介して光サイリスタ１の中間層からの電圧が印
加されるので、ゼロクロス型として動作する。
【０００６】
【発明が解決しようとする課題】特公平７−１１２１５
０に開示されている先行技術のうち、図８に示す構成は
ＭＯＳＦＥＴ６のゲートにフォトトランジスタ７とダイ
オード８とを接続する必要がある。特公平７−１１２１
５０に開示されている他の先行技術でも、ＭＯＳＦＥＴ
６のゲートにはダイオード８を接続する必要がある。フ
ォトトランジスタ７は、ＭＯＳＦＥＴ６のドレインと光
ゲートとの間に接続する場合もある。したがって、この
先行技術ではフォトトランジスタとダイオードとを必要
とし、構成部品の数が多くなってしまう。
０に開示されている先行技術のうち、図８に示す構成は
ＭＯＳＦＥＴ６のゲートにフォトトランジスタ７とダイ
オード８とを接続する必要がある。特公平７−１１２１
５０に開示されている他の先行技術でも、ＭＯＳＦＥＴ
６のゲートにはダイオード８を接続する必要がある。フ
ォトトランジスタ７は、ＭＯＳＦＥＴ６のドレインと光
ゲートとの間に接続する場合もある。したがって、この
先行技術ではフォトトランジスタとダイオードとを必要
とし、構成部品の数が多くなってしまう。
【０００７】図９は、図８の構成を１チップの半導体集
積回路として構成する場合を想定して示す。Ｎ型のシリ
コン基板１０に、Ｐ型のアノード領域１３を形成する。
Ｎ型のカソード領域１４は、Ｐ型のゲート領域１５を形
成した内部に形成する。これらアノード領域１３、シリ
コン基板１０、ゲート領域１５およびカソード領域１４
でＰＮＰＮの４層構造を有する光サイリスタ１が構成さ
れる。シリコン基板１０には、光サイリスタ１から離れ
た位置にＰ型のＭＯＳＦＥＴ領域１６を形成する。ＭＯ
ＳＦＥＴ領域１６内部には、Ｎ型のドレイン領域１６Ｄ
およびソース領域１６Ｓを形成する。ドレイン領域１６
Ｄおよびソース１６Ｓ間のチャネル部にゲート電極１６
Ｇを設ける。さらにシリコン基板１０には、Ｐ型のフォ
トトランジスタ領域１７およびダイオード領域１８をそ
れぞれ形成する。フォトトランジスタ領域１７内には、
Ｎ型のコレクタ領域１７Ｃを形成する。
積回路として構成する場合を想定して示す。Ｎ型のシリ
コン基板１０に、Ｐ型のアノード領域１３を形成する。
Ｎ型のカソード領域１４は、Ｐ型のゲート領域１５を形
成した内部に形成する。これらアノード領域１３、シリ
コン基板１０、ゲート領域１５およびカソード領域１４
でＰＮＰＮの４層構造を有する光サイリスタ１が構成さ
れる。シリコン基板１０には、光サイリスタ１から離れ
た位置にＰ型のＭＯＳＦＥＴ領域１６を形成する。ＭＯ
ＳＦＥＴ領域１６内部には、Ｎ型のドレイン領域１６Ｄ
およびソース領域１６Ｓを形成する。ドレイン領域１６
Ｄおよびソース１６Ｓ間のチャネル部にゲート電極１６
Ｇを設ける。さらにシリコン基板１０には、Ｐ型のフォ
トトランジスタ領域１７およびダイオード領域１８をそ
れぞれ形成する。フォトトランジスタ領域１７内には、
Ｎ型のコレクタ領域１７Ｃを形成する。
【０００８】しかしながら、フォトトランジスタ領域１
７ではエミッタ領域をＮ型の領域としてシリコン基板１
０とは分離して形成し、カソード領域１４と電気的に接
続しなければならない。このため、図８の構成を１チッ
プ化することは非常に困難である。特公平７−１１２１
５０に開示されている他の先行技術も、たとえばダイオ
ード８のカソードをアノード領域１３に接続する必要が
あり、図９に示すダイオード領域１８のように簡単に形
成することができない。
７ではエミッタ領域をＮ型の領域としてシリコン基板１
０とは分離して形成し、カソード領域１４と電気的に接
続しなければならない。このため、図８の構成を１チッ
プ化することは非常に困難である。特公平７−１１２１
５０に開示されている他の先行技術も、たとえばダイオ
ード８のカソードをアノード領域１３に接続する必要が
あり、図９に示すダイオード領域１８のように簡単に形
成することができない。
【０００９】本発明の目的は、使用する部品が少なく簡
単な構成でゼロクロス型と非ゼロクロス型との両方の機
能を備えることができる光スイッチング素子を提供する
ことである。また本発明の他の目的は、他に部品を付加
することなく１チップでゼロクロス型と非ゼロクロス型
との両方の機能を備えることができる光スイッチング素
子を提供することである。
単な構成でゼロクロス型と非ゼロクロス型との両方の機
能を備えることができる光スイッチング素子を提供する
ことである。また本発明の他の目的は、他に部品を付加
することなく１チップでゼロクロス型と非ゼロクロス型
との両方の機能を備えることができる光スイッチング素
子を提供することである。
【００１０】
【課題を解決するための手段】本発明は、ＰＮＰＮの４
層を有し、所定の第１光量以上の光の照射でオン状態と
なる光サイリスタと、光サイリスタのゲートおよびカソ
ードの間にそれぞれ接続される２つの出力端子と、入力
に従って出力端子間を遮断状態または導通状態のいずれ
かに制御するための制御端子とを有するスイッチング素
子と、スイッチング素子の制御端子と、光サイリスタの
ゲートとは異なる中間層とに、それぞれ接続される２つ
の駆動端子を有し、光サイリスタがオン状態となる第１
光量より大きい第２光量以上の光の照射で、２つの駆動
端子間がオン状態となってスイッチング素子の制御端子
に出力端子間を導通状態にする入力を与え、第２光量未
満の光の照射で、２つの駆動端子間がオフ状態となって
スイッチング素子の制御端子に出力端子間を遮断状態に
する入力を与える受光素子とを含むことを特徴とする光
スイッチング素子である。本発明に従えば、光サイリス
タと受光素子とに入射する光が光サイリスタに所定の第
１光量以上で第２光量未満のときには、受光素子は２つ
の駆動端子間がオフ状態であるので、スイッチング素子
の制御端子には出力端子間を遮断状態にする入力が与え
られ、光サイリスタはゲートとカソードとの間に接続さ
れるスイッチング素子の影響を受けない。このため、光
が照射されれば光サイリスタはオン状態となることが可
能であり、非ゼロクロス型として動作する。照射される
光の光量が、第２光量以上となると、受光素子がオン状
態となり、光サイリスタのアノード・カソード間電圧が
上昇するとスイッチング素子の制御端子に出力端子間を
オン状態とする入力が与えられる。光サイリスタのゲー
トとカソードとの間に出力端子が接続されるスイッチン
グ素子が導通状態となると、光サイリスタはオン状態に
なることができなくなり、アノード・カソード間電圧が
低い範囲でのみオン状態となることができるゼロクロス
型として動作する。すなわち、光の照射量が第２光量よ
りも小さいときには非ゼロクロス型として動作し、光の
照射量が第２光量以上のときにはゼロクロス型として動
作する。
層を有し、所定の第１光量以上の光の照射でオン状態と
なる光サイリスタと、光サイリスタのゲートおよびカソ
ードの間にそれぞれ接続される２つの出力端子と、入力
に従って出力端子間を遮断状態または導通状態のいずれ
かに制御するための制御端子とを有するスイッチング素
子と、スイッチング素子の制御端子と、光サイリスタの
ゲートとは異なる中間層とに、それぞれ接続される２つ
の駆動端子を有し、光サイリスタがオン状態となる第１
光量より大きい第２光量以上の光の照射で、２つの駆動
端子間がオン状態となってスイッチング素子の制御端子
に出力端子間を導通状態にする入力を与え、第２光量未
満の光の照射で、２つの駆動端子間がオフ状態となって
スイッチング素子の制御端子に出力端子間を遮断状態に
する入力を与える受光素子とを含むことを特徴とする光
スイッチング素子である。本発明に従えば、光サイリス
タと受光素子とに入射する光が光サイリスタに所定の第
１光量以上で第２光量未満のときには、受光素子は２つ
の駆動端子間がオフ状態であるので、スイッチング素子
の制御端子には出力端子間を遮断状態にする入力が与え
られ、光サイリスタはゲートとカソードとの間に接続さ
れるスイッチング素子の影響を受けない。このため、光
が照射されれば光サイリスタはオン状態となることが可
能であり、非ゼロクロス型として動作する。照射される
光の光量が、第２光量以上となると、受光素子がオン状
態となり、光サイリスタのアノード・カソード間電圧が
上昇するとスイッチング素子の制御端子に出力端子間を
オン状態とする入力が与えられる。光サイリスタのゲー
トとカソードとの間に出力端子が接続されるスイッチン
グ素子が導通状態となると、光サイリスタはオン状態に
なることができなくなり、アノード・カソード間電圧が
低い範囲でのみオン状態となることができるゼロクロス
型として動作する。すなわち、光の照射量が第２光量よ
りも小さいときには非ゼロクロス型として動作し、光の
照射量が第２光量以上のときにはゼロクロス型として動
作する。
【００１１】また本発明は、共通の半導体基板に、前記
光サイリスタのアノード領域、およびカソード領域を内
部に有するゲート領域と、前記スイッチング素子形成用
領域と、前記受光素子形成用領域とが配置されて形成さ
れることを特徴とする。本発明に従えば、共通の半導体
基板上に、アノード領域および内部にカソード領域を有
するゲート領域によって構成される光サイリスタと、ス
イッチング素子および受光素子を容易に形成し、１チッ
プの半導体集積回路として低コストで形成することがで
きる。
光サイリスタのアノード領域、およびカソード領域を内
部に有するゲート領域と、前記スイッチング素子形成用
領域と、前記受光素子形成用領域とが配置されて形成さ
れることを特徴とする。本発明に従えば、共通の半導体
基板上に、アノード領域および内部にカソード領域を有
するゲート領域によって構成される光サイリスタと、ス
イッチング素子および受光素子を容易に形成し、１チッ
プの半導体集積回路として低コストで形成することがで
きる。
【００１２】また本発明は、前記光サイリスタとして、
逆並列に接続される２組を含むことを特徴とする。本発
明に従えば、２個の光サイリスタを逆並列に接続し、光
制御型のトライアックとして交流電気回路の制御を容易
に行うことができる。
逆並列に接続される２組を含むことを特徴とする。本発
明に従えば、２個の光サイリスタを逆並列に接続し、光
制御型のトライアックとして交流電気回路の制御を容易
に行うことができる。
【００１３】また本発明で、前記スイッチング素子はＭ
ＯＳ電界効果型トランジスタであり、２つの駆動端子は
ドレインおよびソースであり、制御端子はゲートである
ことを特徴とする。本発明に従えば、スイッチング素子
としてＭＯＳ電界効果型トランジスタを使用するので、
光サイリスタを形成する半導体基板上にウエルとして分
離して形成し、電極配線によって容易に必要な接続を行
うことができる。
ＯＳ電界効果型トランジスタであり、２つの駆動端子は
ドレインおよびソースであり、制御端子はゲートである
ことを特徴とする。本発明に従えば、スイッチング素子
としてＭＯＳ電界効果型トランジスタを使用するので、
光サイリスタを形成する半導体基板上にウエルとして分
離して形成し、電極配線によって容易に必要な接続を行
うことができる。
【００１４】また本発明で、前記受光素子はフォトダイ
オードであることを特徴とする。本発明に従えば、受光
素子はフォトダイオードであり、駆動端子は光サイリス
タの中間層に接続されるので、光サイリスタの中間層内
に形成して構成を簡略化することができる。
オードであることを特徴とする。本発明に従えば、受光
素子はフォトダイオードであり、駆動端子は光サイリス
タの中間層に接続されるので、光サイリスタの中間層内
に形成して構成を簡略化することができる。
【００１５】また本発明で、前記受光素子はフォトトラ
ンジスタであることを特徴とする。本発明に従えば、フ
ォトトランジスタの駆動端子の１つは光サイリスタの中
間層に接続されるので、中間層内にフォトトランジスタ
を形成して構成の簡略化を図ることができる。
ンジスタであることを特徴とする。本発明に従えば、フ
ォトトランジスタの駆動端子の１つは光サイリスタの中
間層に接続されるので、中間層内にフォトトランジスタ
を形成して構成の簡略化を図ることができる。
【００１６】
【発明の実施の形態】図１は、本発明の実施の一形態に
よる光スイッチング素子の基本的な構成を示す。光サイ
リスタ２１は、光２２を照射することによってオン状態
に制御することが可能である。一旦オン状態となると、
ＰＮＰトランジスタ２３およびＮＰＮトランジスタ２４
から成る等価回路が、正帰還による自己保持機能を有す
るので、アノード・カソード間に順方向の電圧が印加さ
れている限りオン状態を継続する。光サイリスタ２１が
オンになる感度は、光ゲートとカソードとの間に接続さ
れる抵抗２５によって調整可能である。光ゲートとカソ
ードとの間には、ゼロクロス機能用のＭＯＳＦＥＴ２６
のドレインとソースとがそれぞれ接続される。ＭＯＳＦ
ＥＴ２６のゲートには、フォトダイオード２７のアノー
ドが接続される。フォトダイオード２７のカソードは、
ＰＮＰトランジスタ２３のベースおよびＮＰＮトランジ
スタ２４のコレクタの接続点に接続される。
よる光スイッチング素子の基本的な構成を示す。光サイ
リスタ２１は、光２２を照射することによってオン状態
に制御することが可能である。一旦オン状態となると、
ＰＮＰトランジスタ２３およびＮＰＮトランジスタ２４
から成る等価回路が、正帰還による自己保持機能を有す
るので、アノード・カソード間に順方向の電圧が印加さ
れている限りオン状態を継続する。光サイリスタ２１が
オンになる感度は、光ゲートとカソードとの間に接続さ
れる抵抗２５によって調整可能である。光ゲートとカソ
ードとの間には、ゼロクロス機能用のＭＯＳＦＥＴ２６
のドレインとソースとがそれぞれ接続される。ＭＯＳＦ
ＥＴ２６のゲートには、フォトダイオード２７のアノー
ドが接続される。フォトダイオード２７のカソードは、
ＰＮＰトランジスタ２３のベースおよびＮＰＮトランジ
スタ２４のコレクタの接続点に接続される。
【００１７】光サイリスタ２１に、オンすることが可能
な第１光量である光の量（以下、「ＩFT」として示す）
以上の光量の光が照射されると、光サイリスタ２１はオ
ンする。このときの光量は、フォトダイオード２７によ
る発電量が、ＭＯＳＦＥＴ２６のゲートを充分に充電す
ることができず、ＭＯＳＦＥＴ２６はオン状態となるこ
とができないように設定する。このため光サイリスタ２
１は、図６に示した非ゼロクロス型と同様に動作する。
な第１光量である光の量（以下、「ＩFT」として示す）
以上の光量の光が照射されると、光サイリスタ２１はオ
ンする。このときの光量は、フォトダイオード２７によ
る発電量が、ＭＯＳＦＥＴ２６のゲートを充分に充電す
ることができず、ＭＯＳＦＥＴ２６はオン状態となるこ
とができないように設定する。このため光サイリスタ２
１は、図６に示した非ゼロクロス型と同様に動作する。
【００１８】さらに光サイリスタ２１に照射する光量を
増加させると、ＭＯＳＦＥＴ２６のゲートは、フォトダ
イオード２７の発電量によって充電される。光サイリス
タ２１のアノード・カソード間の電圧が上昇し、ＰＮＰ
トランジスタ２３のベースおよびＮＰＮトランジスタ２
４のコレクタの接続点からフォトダイオード２７を介し
て与えられる電圧がＭＯＳＦＥＴ２６の閾値Ｖｔｈ値以
上になると、スイッチング素子であるＭＯＳＦＥＴ２６
のドレイン・ソース間は導通状態になる。ＭＯＳＦＥＴ
２６のドレイン・ソース間が導通状態となると、光サイ
リスタ２１の光ゲートとカソードとの間が短絡され、光
サイリスタ２１は光２２がＩFTを超えてもオンすること
ができなくなる。したがって光サイリスタ２１は、アノ
ード・カソード間電圧の上昇によってＭＯＳＦＥＴ２６
のゲートにＶｔｈ値以上の電圧がかかるようになるとオ
ンになることができず、アノード・カソード間電圧がそ
の電圧よりも低い範囲でしかオンになることができない
ゼロクロス型として動作する。
増加させると、ＭＯＳＦＥＴ２６のゲートは、フォトダ
イオード２７の発電量によって充電される。光サイリス
タ２１のアノード・カソード間の電圧が上昇し、ＰＮＰ
トランジスタ２３のベースおよびＮＰＮトランジスタ２
４のコレクタの接続点からフォトダイオード２７を介し
て与えられる電圧がＭＯＳＦＥＴ２６の閾値Ｖｔｈ値以
上になると、スイッチング素子であるＭＯＳＦＥＴ２６
のドレイン・ソース間は導通状態になる。ＭＯＳＦＥＴ
２６のドレイン・ソース間が導通状態となると、光サイ
リスタ２１の光ゲートとカソードとの間が短絡され、光
サイリスタ２１は光２２がＩFTを超えてもオンすること
ができなくなる。したがって光サイリスタ２１は、アノ
ード・カソード間電圧の上昇によってＭＯＳＦＥＴ２６
のゲートにＶｔｈ値以上の電圧がかかるようになるとオ
ンになることができず、アノード・カソード間電圧がそ
の電圧よりも低い範囲でしかオンになることができない
ゼロクロス型として動作する。
【００１９】本実施形態では、光サイリスタ２１のゼロ
クロス／非ゼロクロスの切換えを行うために、フォトダ
イオード２７の面積を適切な値として、フォトダイオー
ド２７の発電量をコントロールする。たとえば、光サイ
リスタ２１のＩFTを６ｍＡとなるように、光サイリスタ
２１を構成するＮＰＮトランジスタ２４の電流増幅率ｈ
FEと、抵抗２５の抵抗値ＲGKとを設定した場合、フォト
ダイオード２７の面積を０．００５ｍｍ2にすること
で、光サイリスタ２１に照射する光量（以下、「ＩF」
という）が１５ｍＡ未満では非ゼロクロス型として機能
し、ＩF≧１５ｍＡではゼロクロス型として機能する光
スイッチング素子を得ることができる。
クロス／非ゼロクロスの切換えを行うために、フォトダ
イオード２７の面積を適切な値として、フォトダイオー
ド２７の発電量をコントロールする。たとえば、光サイ
リスタ２１のＩFTを６ｍＡとなるように、光サイリスタ
２１を構成するＮＰＮトランジスタ２４の電流増幅率ｈ
FEと、抵抗２５の抵抗値ＲGKとを設定した場合、フォト
ダイオード２７の面積を０．００５ｍｍ2にすること
で、光サイリスタ２１に照射する光量（以下、「ＩF」
という）が１５ｍＡ未満では非ゼロクロス型として機能
し、ＩF≧１５ｍＡではゼロクロス型として機能する光
スイッチング素子を得ることができる。
【００２０】図２は、図１に示す光スイッチング素子の
動作状態を示す。（ａ）は非ゼロクロス型としての動
作、（ｂ）はゼロクロス型としての動作を示す。（ａ）
に示す非ゼロクロス動作では、サイリスタ入力信号とし
てアノード・カソード間に、時刻ｔ０から逆方向の交流
信号が印加され、時刻ｔ１で０となり、極性が反転し、
時刻ｔ２で光入力信号がＩF＝１０ｍＡで入力され、サ
イリスタ出力信号の導出が開始される。時刻ｔ３でサイ
リスタ入力信号が０になるとサイリスタ出力信号も遮断
される。時刻ｔ４でサイリスタ入力信号が再び０から順
方向に変化すると、時刻ｔ５で再び０になるまでサイリ
スタ出力信号が導出される。光入力信号は時刻ｔ６まで
継続するけれども、サイリスタ入力信号が逆方向となっ
ているので、サイリスタ出力信号は導出されない。
（ｂ）に示すゼロクロス動作では、時刻ｔ１０から逆方
向のサイリスタ入力信号が入力され、時刻ｔ１１で０と
なって順方向に変化し、時刻ｔ１２でＩF＝２０ｍＡの
光入力信号が与えられる。しかしながら、時刻ｔ１２で
はサイリスタ入力信号の順方向電圧が高く、ＭＯＳＦＥ
Ｔ２６のドレイン・ソース間が導通状態となってしまう
ので、サイリスタ出力信号は遮断されたままである。サ
イリスタ入力信号が時刻ｔ１３で０から逆方向に変化し
た後、時刻ｔ１４でサイリスタ入力信号が０から順方向
に変化する際に光サイリスタ２１はオン状態となること
ができる。一旦オン状態になるとアノード・カソード間
電圧が高くなってもオン状態を続け、時刻ｔ１５でサイ
リスタ入力信号が０から逆方向に変化するまでサイリス
タ出力信号が導出される。時刻ｔ１６で光入力信号が終
了するので、時刻ｔ１６以降ではサイリスタ出力信号は
導出されない。
動作状態を示す。（ａ）は非ゼロクロス型としての動
作、（ｂ）はゼロクロス型としての動作を示す。（ａ）
に示す非ゼロクロス動作では、サイリスタ入力信号とし
てアノード・カソード間に、時刻ｔ０から逆方向の交流
信号が印加され、時刻ｔ１で０となり、極性が反転し、
時刻ｔ２で光入力信号がＩF＝１０ｍＡで入力され、サ
イリスタ出力信号の導出が開始される。時刻ｔ３でサイ
リスタ入力信号が０になるとサイリスタ出力信号も遮断
される。時刻ｔ４でサイリスタ入力信号が再び０から順
方向に変化すると、時刻ｔ５で再び０になるまでサイリ
スタ出力信号が導出される。光入力信号は時刻ｔ６まで
継続するけれども、サイリスタ入力信号が逆方向となっ
ているので、サイリスタ出力信号は導出されない。
（ｂ）に示すゼロクロス動作では、時刻ｔ１０から逆方
向のサイリスタ入力信号が入力され、時刻ｔ１１で０と
なって順方向に変化し、時刻ｔ１２でＩF＝２０ｍＡの
光入力信号が与えられる。しかしながら、時刻ｔ１２で
はサイリスタ入力信号の順方向電圧が高く、ＭＯＳＦＥ
Ｔ２６のドレイン・ソース間が導通状態となってしまう
ので、サイリスタ出力信号は遮断されたままである。サ
イリスタ入力信号が時刻ｔ１３で０から逆方向に変化し
た後、時刻ｔ１４でサイリスタ入力信号が０から順方向
に変化する際に光サイリスタ２１はオン状態となること
ができる。一旦オン状態になるとアノード・カソード間
電圧が高くなってもオン状態を続け、時刻ｔ１５でサイ
リスタ入力信号が０から逆方向に変化するまでサイリス
タ出力信号が導出される。時刻ｔ１６で光入力信号が終
了するので、時刻ｔ１６以降ではサイリスタ出力信号は
導出されない。
【００２１】図３は、図１の光スイッチング素子を１チ
ップの半導体集積回路として構成する場合の基本的な断
面構造を示す。Ｎ型のシリコン基板３０に、ボロンなど
の不純物を選択的に拡散してＰ型のアノード領域３３を
形成する。このときに内部にカソード領域３４を形成す
るためのゲート領域３５も同時に形成する。さらにＭＯ
ＳＦＥＴ領域３６としてＰウエルも形成する。またフォ
トダイオード領域３７も形成する。これらのＰ型不純物
の拡散の後、ゲート領域３５内に抵抗拡散部を形成す
る。さらに、ゲート領域３５内には、リンなどのＮ型不
純物を選択的に拡散して前述のカソード領域３４を形成
する。また同時に、ＭＯＳＦＥＴ領域３６内にドレイン
領域３６Ｄおよびソース領域３６Ｓをそれぞれ形成す
る。
ップの半導体集積回路として構成する場合の基本的な断
面構造を示す。Ｎ型のシリコン基板３０に、ボロンなど
の不純物を選択的に拡散してＰ型のアノード領域３３を
形成する。このときに内部にカソード領域３４を形成す
るためのゲート領域３５も同時に形成する。さらにＭＯ
ＳＦＥＴ領域３６としてＰウエルも形成する。またフォ
トダイオード領域３７も形成する。これらのＰ型不純物
の拡散の後、ゲート領域３５内に抵抗拡散部を形成す
る。さらに、ゲート領域３５内には、リンなどのＮ型不
純物を選択的に拡散して前述のカソード領域３４を形成
する。また同時に、ＭＯＳＦＥＴ領域３６内にドレイン
領域３６Ｄおよびソース領域３６Ｓをそれぞれ形成す
る。
【００２２】その後、酸化膜４０を形成した後、酸化膜
４０の必要個所に選択的に穴を設け、アルミニウム（Ａ
ｌ）によってゲート電極３６Ｇと配線とを形成する。こ
のＡｌ配線によって、ゲート領域３５とドレイン領域３
６Ｄ、カソード領域３４とソース領域３６Ｓ、フォトダ
イオード領域３７とゲート電極３６Ｇをそれぞれ接続
し、図１に示す光スイッチング素子の構成が１チップの
半導体集積回路として実現される。
４０の必要個所に選択的に穴を設け、アルミニウム（Ａ
ｌ）によってゲート電極３６Ｇと配線とを形成する。こ
のＡｌ配線によって、ゲート領域３５とドレイン領域３
６Ｄ、カソード領域３４とソース領域３６Ｓ、フォトダ
イオード領域３７とゲート電極３６Ｇをそれぞれ接続
し、図１に示す光スイッチング素子の構成が１チップの
半導体集積回路として実現される。
【００２３】図４は、本発明の実施の他の形態による光
スイッチング素子の構成を示す。本実施形態で、図１に
示す実施形態と対応する部分には同一の参照符を付し重
複した説明を省略する。本実施形態では、ＭＯＳＦＥＴ
２６のゲートと、ＰＮＰトランジスタ２３のベースおよ
びＮＰＮトランジスタ２４のコレクタの接続点との間に
フォトトランジスタ４７を接続する。本実施形態では、
受光素子としてフォトトランジスタ４７を用いるので、
小さな面積でも光２２に対する感度を高め、非ゼロクロ
ス型に移行する光量の設定を容易に行うことができる。
スイッチング素子の構成を示す。本実施形態で、図１に
示す実施形態と対応する部分には同一の参照符を付し重
複した説明を省略する。本実施形態では、ＭＯＳＦＥＴ
２６のゲートと、ＰＮＰトランジスタ２３のベースおよ
びＮＰＮトランジスタ２４のコレクタの接続点との間に
フォトトランジスタ４７を接続する。本実施形態では、
受光素子としてフォトトランジスタ４７を用いるので、
小さな面積でも光２２に対する感度を高め、非ゼロクロ
ス型に移行する光量の設定を容易に行うことができる。
【００２４】図５は、図４の光スイッチング素子を１チ
ップの半導体集積回路として構成する場合の断面構成を
示す。本実施形態で図３の構成に対応する部分には、同
一の参照符を付し重複した説明を省略する。本実施形態
で、Ｎ型のシリコン基板３０には、Ｐ型不純物の拡散に
よってアノード領域３３を形成すると同時にフォトトラ
ンジスタ領域５７を形成する。フォトトランジスタ領域
５７内に、カソード領域３４の形成と同時にＮ型の不純
物を拡散させてエミッタ領域５７Ｅを形成する。シリコ
ン基板３０は、フォトトランジスタ４７のコレクタとし
て動作する。したがって、図４に示す実施形態も、図１
に示す実施形態とほぼ同工程で製造することができる。
ップの半導体集積回路として構成する場合の断面構成を
示す。本実施形態で図３の構成に対応する部分には、同
一の参照符を付し重複した説明を省略する。本実施形態
で、Ｎ型のシリコン基板３０には、Ｐ型不純物の拡散に
よってアノード領域３３を形成すると同時にフォトトラ
ンジスタ領域５７を形成する。フォトトランジスタ領域
５７内に、カソード領域３４の形成と同時にＮ型の不純
物を拡散させてエミッタ領域５７Ｅを形成する。シリコ
ン基板３０は、フォトトランジスタ４７のコレクタとし
て動作する。したがって、図４に示す実施形態も、図１
に示す実施形態とほぼ同工程で製造することができる。
【００２５】以上説明した光サイリスタ２１を２組逆並
列に接合すれば、光トライアック、すなわち光駆動型の
双方向サイリスタを得ることができる。また、スイッチ
ング素子としてＭＯＳＦＥＴ２６を用いているけれど
も、他のスイッチング素子を用いることもできる。
列に接合すれば、光トライアック、すなわち光駆動型の
双方向サイリスタを得ることができる。また、スイッチ
ング素子としてＭＯＳＦＥＴ２６を用いているけれど
も、他のスイッチング素子を用いることもできる。
【００２６】
【発明の効果】以上のように本発明によれば、少ない部
品数でゼロクロス型と非ゼロクロス型との両方の機能を
有する光スイッチング素子を実現することができる。光
の照射光量が、第１光量以上で第２光量未満のときに
は、スイッチング素子は遮断状態のままであるので、光
サイリスタは非ゼロクロス型として制御される。光の照
射光量が第２光量以上のときには、光サイリスタのアノ
ード・カソード間電圧の上昇によってスイッチング素子
の制御端子に出力端子間を導通状態に制御する入力が与
えられると、光サイリスタはオン状態になることができ
なくなるので、ゼロクロス型として動作する。２つの機
能をスイッチング素子と受光素子とで達成することがで
きるので、部品点数を少なくすることができる。受光素
子は駆動端子の１つを光サイリスタの中間層に接続する
ので、半導体集積回路の内部に形成することが容易であ
る。
品数でゼロクロス型と非ゼロクロス型との両方の機能を
有する光スイッチング素子を実現することができる。光
の照射光量が、第１光量以上で第２光量未満のときに
は、スイッチング素子は遮断状態のままであるので、光
サイリスタは非ゼロクロス型として制御される。光の照
射光量が第２光量以上のときには、光サイリスタのアノ
ード・カソード間電圧の上昇によってスイッチング素子
の制御端子に出力端子間を導通状態に制御する入力が与
えられると、光サイリスタはオン状態になることができ
なくなるので、ゼロクロス型として動作する。２つの機
能をスイッチング素子と受光素子とで達成することがで
きるので、部品点数を少なくすることができる。受光素
子は駆動端子の１つを光サイリスタの中間層に接続する
ので、半導体集積回路の内部に形成することが容易であ
る。
【００２７】また本発明によれば、共通の半導体基板上
に光サイリスタ、スイッチング素子および受光素子を形
成するので、部品数が少なくなり、製造コストの低減を
図ることができる。
に光サイリスタ、スイッチング素子および受光素子を形
成するので、部品数が少なくなり、製造コストの低減を
図ることができる。
【００２８】また本発明によれば、交流回路で広く使用
することができる光駆動型の双方向サイリスタを容易に
得ることができる。
することができる光駆動型の双方向サイリスタを容易に
得ることができる。
【００２９】また本発明によれば、受光素子としてフォ
トダイオードを用いるので、フォトダイオードの面積を
調整して第２光量の設定を容易に行うことができる。
トダイオードを用いるので、フォトダイオードの面積を
調整して第２光量の設定を容易に行うことができる。
【００３０】また本発明によれば、受光素子としてフォ
トトランジスタを用いるので、小さな面積で高感度を得
ることができる。
トトランジスタを用いるので、小さな面積で高感度を得
ることができる。
【図１】本発明の実施の一形態の光スイッチング素子の
等価的な電気回路図である。
等価的な電気回路図である。
【図２】図１の実施形態の動作を示す波形図である。
【図３】図１の実施形態の光スイッチング素子の構造を
示す断面図である。
示す断面図である。
【図４】本発明の実施の他の形態の光スイッチング素子
の等価的な電気回路図である。
の等価的な電気回路図である。
【図５】図４の実施形態の光スイッチング素子の構造を
示す断面図である。
示す断面図である。
【図６】従来からの非ゼロクロス型の光サイリスタの等
価的な電気回路図である。
価的な電気回路図である。
【図７】従来からのゼロクロス型の光サイリスタの等価
的な電気回路図である。
的な電気回路図である。
【図８】先行技術によるゼロクロス型と非ゼロクロス型
との両方の機能を備える光スイッチング素子の等価的な
電気回路図である。
との両方の機能を備える光スイッチング素子の等価的な
電気回路図である。
【図９】図８の先行技術の構成を１チップの半導体集積
回路として構成する場合の構造を示す断面図である。
回路として構成する場合の構造を示す断面図である。
２１ 光サイリスタ ２２ 光 ２３ ＰＮＰトランジスタ ２４ ＮＰＮトランジスタ ２６ ＭＯＳＦＥＴ ２７ フォトダイオード ３０ シリコン基板 ３３ アノード領域 ３４ カソード領域 ３５ ゲート領域 ３６ ＭＯＳＦＥＴ領域 ３６Ｄ ドレイン領域 ３６Ｓ ソース領域 ３６Ｇ ゲート電極 ３７ フォトダイオード領域 ４０ 酸化膜 ４７ フォトトランジスタ ５７ フォトトランジスタ領域 ５７Ｅ エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/74 ６０１Ａ 29/78 ３０１Ｊ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 21/70 H01L 27/24 H01L 29/749 H01L 29/78
Claims (6)
- 【請求項１】 ＰＮＰＮの４層を有し、所定の第１光量
以上の光の照射でオン状態となる光サイリスタと、 光サイリスタのゲートおよびカソードの間にそれぞれ接
続される２つの出力端子と、入力に従って出力端子間を
遮断状態または導通状態のいずれかに制御するための制
御端子とを有するスイッチング素子と、 スイッチング素子の制御端子と、光サイリスタのゲート
とは異なる中間層とに、それぞれ接続される２つの駆動
端子を有し、光サイリスタがオン状態となる第１光量よ
り大きい第２光量以上の光の照射で、２つの駆動端子間
がオン状態となってスイッチング素子の制御端子に出力
端子間を導通状態にする入力を与え、第２光量未満の光
の照射で、２つの駆動端子間がオフ状態となってスイッ
チング素子の制御端子に出力端子間を遮断状態にする入
力を与える受光素子とを含むことを特徴とする光スイッ
チング素子。 - 【請求項２】 共通の半導体基板に、 前記光サイリスタのアノード領域、およびカソード領域
を内部に有するゲート領域と、 前記スイッチング素子形成用領域と、 前記受光素子形成用領域とが配置されて形成されること
を特徴とする請求項１記載の光スイッチング素子。 - 【請求項３】 前記光サイリスタとして、逆並列に接続
される２組を含むことを特徴とする請求項１または２記
載の光スイッチング素子。 - 【請求項４】 前記スイッチング素子はＭＯＳ電界効果
型トランジスタであり、２つの駆動端子はドレインおよ
びソースであり、制御端子はゲートであることを特徴と
する請求項１〜３のいずれかに記載の光スイッチング素
子。 - 【請求項５】 前記受光素子はフォトダイオードである
ことを特徴とする請求項１〜４のいずれかに記載の光ス
イッチング素子。 - 【請求項６】 前記受光素子はフォトトランジスタであ
ることを特徴とする請求項１〜４のいずれかに記載の光
スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34389396A JP3268991B2 (ja) | 1996-12-24 | 1996-12-24 | 光スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34389396A JP3268991B2 (ja) | 1996-12-24 | 1996-12-24 | 光スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189940A JPH10189940A (ja) | 1998-07-21 |
| JP3268991B2 true JP3268991B2 (ja) | 2002-03-25 |
Family
ID=18365058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34389396A Expired - Fee Related JP3268991B2 (ja) | 1996-12-24 | 1996-12-24 | 光スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3268991B2 (ja) |
-
1996
- 1996-12-24 JP JP34389396A patent/JP3268991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189940A (ja) | 1998-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080118 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |