JPS6110318A - 半導体リレ− - Google Patents
半導体リレ−Info
- Publication number
- JPS6110318A JPS6110318A JP59131733A JP13173384A JPS6110318A JP S6110318 A JPS6110318 A JP S6110318A JP 59131733 A JP59131733 A JP 59131733A JP 13173384 A JP13173384 A JP 13173384A JP S6110318 A JPS6110318 A JP S6110318A
- Authority
- JP
- Japan
- Prior art keywords
- photodiode
- thyristor
- mosfet
- emitting diode
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野」
この発明はフォトカプラを使ってセス型亀界効果トラン
ジスタ（ＭＯＳＦＥＴ）を入切する半導体リレーに関す
る。
ジスタ（ＭＯＳＦＥＴ）を入切する半導体リレーに関す
る。
従来のこの檜のものとしてはｊ１３）及び第４図に示さ
れるものがある。
れるものがある。
フォトカプラの発光ダイオード（１）の出す光をフォト
ダイオード（２）に受け、フォトダイオード（２）に発
生する電圧をＭＯＳＦＥＴ（３）のベースに加え、該Ｍ
Ｏ８ＦＥＴ（ａ）をオンさせるものである。
ダイオード（２）に受け、フォトダイオード（２）に発
生する電圧をＭＯＳＦＥＴ（３）のベースに加え、該Ｍ
Ｏ８ＦＥＴ（ａ）をオンさせるものである。
（５）は発光ダイオード（１）に加える電源、（６）は
その負荷抵抗である。
その負荷抵抗である。
（７）はＭＯＳＦＥＴ（３）に加える電源、６）はその
負荷抵抗である。０３はフォトダイオード■）に並列に
配された抵抗である。
負荷抵抗である。０３はフォトダイオード■）に並列に
配された抵抗である。
第２図に示すように従来のものの場合、発光ダイオード
（υにて生ずる入力電流（横軸）の完全オフ時と完全オ
ン時の間においてはフォトダイオード１２）側番こ生ず
る出力電流（縦軸）は除々に増加し該フォトダイオード
（２）側の回路の大切時に半導通状態か生じる欠点があ
った。
（υにて生ずる入力電流（横軸）の完全オフ時と完全オ
ン時の間においてはフォトダイオード１２）側番こ生ず
る出力電流（縦軸）は除々に増加し該フォトダイオード
（２）側の回路の大切時に半導通状態か生じる欠点があ
った。
この半導通状態では、出力側のＭＯＳＦＥＴ（３：のパ
ワー損失が完全オン状態に比べて数十倍も大きいものと
なり、素子の自己発熱によりフォトカプラが破壊するこ
とがあった。
ワー損失が完全オン状態に比べて数十倍も大きいものと
なり、素子の自己発熱によりフォトカプラが破壊するこ
とがあった。
この発明はフォトカプラを使ってＭＯＳＦＥＴを入切す
る半導体リレーにおいて、入力電流が不十分なときに生
ずる半導通状態をなくしてＭＯＳＦＥＴの熱破壊を防止
することにある。
る半導体リレーにおいて、入力電流が不十分なときに生
ずる半導通状態をなくしてＭＯＳＦＥＴの熱破壊を防止
することにある。
〔発明の開示」
この発明による半導体リレーは、第１図及び第２図に示
すように、フォトカプラを形成する発光ダイオード（１
）の出す光をフォトダイオード（２）に受け、該フォト
ダイオード２）に発生する電圧で電界効果型トランジス
タ（ＭＯＳＦＥＴ）１３）をオンする半導体リレーにお
いて、ＭＯＳ Ｆ Ｅ Ｔ（３）のゲートとソース間に
直列接続した所用数のフォトダイオード（２）と抵抗０
３）を並列に配し、該抵抗Ｑ３）とフォトダイオード（
２）のカソード間にサイリスタ０）を挿入し、該サイリ
スタ（９）のゲートとカソード間に前記発光ダイオード
（１）の出す光を受光する前記フォトダイオード（υよ
り受光感度の悪い所要数のフォトダイオードｉ４）を挿
入接続して成るものでろ、る。
すように、フォトカプラを形成する発光ダイオード（１
）の出す光をフォトダイオード（２）に受け、該フォト
ダイオード２）に発生する電圧で電界効果型トランジス
タ（ＭＯＳＦＥＴ）１３）をオンする半導体リレーにお
いて、ＭＯＳ Ｆ Ｅ Ｔ（３）のゲートとソース間に
直列接続した所用数のフォトダイオード（２）と抵抗０
３）を並列に配し、該抵抗Ｑ３）とフォトダイオード（
２）のカソード間にサイリスタ０）を挿入し、該サイリ
スタ（９）のゲートとカソード間に前記発光ダイオード
（１）の出す光を受光する前記フォトダイオード（υよ
り受光感度の悪い所要数のフォトダイオードｉ４）を挿
入接続して成るものでろ、る。
而してフォトダイオード［Ｆ］）に発生する電圧をＭＯ
Ｓ Ｆ Ｅ Ｔ（３）ニ加ｔ、ｖｉＭｏ Ｓ Ｆ Ｅ’
ｒ（３）ヲｔ ７すせるのである。
Ｓ Ｆ Ｅ Ｔ（３）ニ加ｔ、ｖｉＭｏ Ｓ Ｆ Ｅ’
ｒ（３）ヲｔ ７すせるのである。
而してフォトダイオード（２１に光起電力が発生しても
、サイリスタ（９）がオンしない限り、抵抗１３の両端
には電位降下が生じず、ＭＯＳＦＥＴ（３）のゲート電
位はソースと同電位であり、ＭＯ８ＦＥＴ１３）は完全
オフの状態である。
、サイリスタ（９）がオンしない限り、抵抗１３の両端
には電位降下が生じず、ＭＯＳＦＥＴ（３）のゲート電
位はソースと同電位であり、ＭＯ８ＦＥＴ１３）は完全
オフの状態である。
次に発光ダイオードＵ）からの光が強くなると、フォト
ダイオード＋４１にも光起電力が生じ、サイリスタ（９
）をオンさせる。このことにより、抵抗１３の両端には
電位差が生じ、ＭＯＳ Ｆ ＥＴ（３）を完全オンさせ
る。
ダイオード＋４１にも光起電力が生じ、サイリスタ（９
）をオンさせる。このことにより、抵抗１３の両端には
電位差が生じ、ＭＯＳ Ｆ ＥＴ（３）を完全オンさせ
る。
逆にこの状態から発光ダイオードＵ）に流れる電流を徐
々に小さくしてゆ（と、フォトダイオード４月ζ発住す
る光起電力がまず先にほとんどなくなり、またフォトダ
イオードレ）の光起電力も小さくなって、サイリスタ（
９）を流れる電流も小さくなる。さらに光が弱くなると
フォトダイオード（２１による電流も小さくなり、逐に
はサイリスタ（９）の保持電流以下となる。
々に小さくしてゆ（と、フォトダイオード４月ζ発住す
る光起電力がまず先にほとんどなくなり、またフォトダ
イオードレ）の光起電力も小さくなって、サイリスタ（
９）を流れる電流も小さくなる。さらに光が弱くなると
フォトダイオード（２１による電流も小さくなり、逐に
はサイリスタ（９）の保持電流以下となる。
その結果、サイリスタ（９３はオフ状態となりＭＯ５Ｆ
ＥＴｉ３）のゲート・ソース間の電位差もなくなり、Ｍ
ＯＳＦＥＴ（３）は完全オフ状態となる。第２図は、こ
の状態を示すグラフであり、入力電流が完全オン状態に
達するとただちに出力電流がオンし、逆に入力電流がオ
フ状態にまで十分に下がると出力電流がオフＴることを
示している。
ＥＴｉ３）のゲート・ソース間の電位差もなくなり、Ｍ
ＯＳＦＥＴ（３）は完全オフ状態となる。第２図は、こ
の状態を示すグラフであり、入力電流が完全オン状態に
達するとただちに出力電流がオンし、逆に入力電流がオ
フ状態にまで十分に下がると出力電流がオフＴることを
示している。
〔発明の効果］
以上の如くこの発明によれば、半導体リレーの半導通状
態を防止することができ、スイッチ動作にスナツプ性を
持たせられるようになり、リレニをＭＯＳＦＥＴの自己
発熱による破壊から守ることができるようｌこなった。
態を防止することができ、スイッチ動作にスナツプ性を
持たせられるようになり、リレニをＭＯＳＦＥＴの自己
発熱による破壊から守ることができるようｌこなった。
第１図及び第２図はこの発明の一実施例を示す図で、第
１図は回路図、第２図はグラフ、第３図及び１８４図は
従来例を示す図で、第３図は回路図、第４図はグラフで
ある。
１図は回路図、第２図はグラフ、第３図及び１８４図は
従来例を示す図で、第３図は回路図、第４図はグラフで
ある。
Claims (1)
- （１）フォトカプラを形成する発光ダイオード（１）の
出す光をフォトダイオード（２）に受け、該フォトダイ
オード（２）に発生する電圧で電界効果型トランジスタ
（ＭＯＳＦＥＴ）（３）をオンする半導体リレーにおい
て、ＭＯＳＦＥＴ（３）のゲートとソース間に直列接続
した所用数のフォトダイオード（２）と抵抗（１３）を
並列に配し、該抵抗（１３）とフォトダイオード（２）
のカソード間にサイリスタ（９）を挿入し、該サイリス
タ（９）のゲートとカソード間に前記発光ダイオード（
１）の出す光を受光する前記フォトダイオード（１）よ
り受光感度の悪い所要数のフォトダイオード（４）を挿
入接続して成る半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131733A JPS6110318A (ja) | 1984-06-25 | 1984-06-25 | 半導体リレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131733A JPS6110318A (ja) | 1984-06-25 | 1984-06-25 | 半導体リレ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110318A true JPS6110318A (ja) | 1986-01-17 |
Family
ID=15064919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131733A Pending JPS6110318A (ja) | 1984-06-25 | 1984-06-25 | 半導体リレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258249A (ja) * | 2005-05-13 | 2011-12-22 | Cree Inc | 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路 |
-
1984
- 1984-06-25 JP JP59131733A patent/JPS6110318A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258249A (ja) * | 2005-05-13 | 2011-12-22 | Cree Inc | 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路 |
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