JPS6110318A - 半導体リレ− - Google Patents

半導体リレ−

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Publication number
JPS6110318A
JPS6110318A JP59131733A JP13173384A JPS6110318A JP S6110318 A JPS6110318 A JP S6110318A JP 59131733 A JP59131733 A JP 59131733A JP 13173384 A JP13173384 A JP 13173384A JP S6110318 A JPS6110318 A JP S6110318A
Authority
JP
Japan
Prior art keywords
photodiode
thyristor
mosfet
emitting diode
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59131733A
Other languages
English (en)
Inventor
Yukio Iitaka
幸男 飯高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP59131733A priority Critical patent/JPS6110318A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野」 この発明はフォトカプラを使ってセス型亀界効果トラン
ジスタ(MOSFET)を入切する半導体リレーに関す
る。
〔背景技術〕
従来のこの檜のものとしてはj13)及び第4図に示さ
れるものがある。
フォトカプラの発光ダイオード(1)の出す光をフォト
ダイオード(2)に受け、フォトダイオード(2)に発
生する電圧をMOSFET(3)のベースに加え、該M
O8FET(a)をオンさせるものである。
(5)は発光ダイオード(1)に加える電源、(6)は
その負荷抵抗である。
(7)はMOSFET(3)に加える電源、6)はその
負荷抵抗である。03はフォトダイオード■)に並列に
配された抵抗である。
第2図に示すように従来のものの場合、発光ダイオード
(υにて生ずる入力電流(横軸)の完全オフ時と完全オ
ン時の間においてはフォトダイオード12)側番こ生ず
る出力電流(縦軸)は除々に増加し該フォトダイオード
(2)側の回路の大切時に半導通状態か生じる欠点があ
った。
この半導通状態では、出力側のMOSFET(3:のパ
ワー損失が完全オン状態に比べて数十倍も大きいものと
なり、素子の自己発熱によりフォトカプラが破壊するこ
とがあった。
〔発明の目的〕
この発明はフォトカプラを使ってMOSFETを入切す
る半導体リレーにおいて、入力電流が不十分なときに生
ずる半導通状態をなくしてMOSFETの熱破壊を防止
することにある。
〔発明の開示」 この発明による半導体リレーは、第1図及び第2図に示
すように、フォトカプラを形成する発光ダイオード(1
)の出す光をフォトダイオード(2)に受け、該フォト
ダイオード2)に発生する電圧で電界効果型トランジス
タ(MOSFET)13)をオンする半導体リレーにお
いて、MOS F E T(3)のゲートとソース間に
直列接続した所用数のフォトダイオード(2)と抵抗0
3)を並列に配し、該抵抗Q3)とフォトダイオード(
2)のカソード間にサイリスタ0)を挿入し、該サイリ
スタ(9)のゲートとカソード間に前記発光ダイオード
(1)の出す光を受光する前記フォトダイオード(υよ
り受光感度の悪い所要数のフォトダイオードi4)を挿
入接続して成るものでろ、る。
而してフォトダイオード[F])に発生する電圧をMO
S F E T(3)ニ加t、viMo S F E’
r(3)ヲt 7すせるのである。
而してフォトダイオード(21に光起電力が発生しても
、サイリスタ(9)がオンしない限り、抵抗13の両端
には電位降下が生じず、MOSFET(3)のゲート電
位はソースと同電位であり、MO8FET13)は完全
オフの状態である。
次に発光ダイオードU)からの光が強くなると、フォト
ダイオード+41にも光起電力が生じ、サイリスタ(9
)をオンさせる。このことにより、抵抗13の両端には
電位差が生じ、MOS F ET(3)を完全オンさせ
る。
逆にこの状態から発光ダイオードU)に流れる電流を徐
々に小さくしてゆ(と、フォトダイオード4月ζ発住す
る光起電力がまず先にほとんどなくなり、またフォトダ
イオードレ)の光起電力も小さくなって、サイリスタ(
9)を流れる電流も小さくなる。さらに光が弱くなると
フォトダイオード(21による電流も小さくなり、逐に
はサイリスタ(9)の保持電流以下となる。
その結果、サイリスタ(93はオフ状態となりMO5F
ETi3)のゲート・ソース間の電位差もなくなり、M
OSFET(3)は完全オフ状態となる。第2図は、こ
の状態を示すグラフであり、入力電流が完全オン状態に
達するとただちに出力電流がオンし、逆に入力電流がオ
フ状態にまで十分に下がると出力電流がオフTることを
示している。
〔発明の効果] 以上の如くこの発明によれば、半導体リレーの半導通状
態を防止することができ、スイッチ動作にスナツプ性を
持たせられるようになり、リレニをMOSFETの自己
発熱による破壊から守ることができるようlこなった。
【図面の簡単な説明】
第1図及び第2図はこの発明の一実施例を示す図で、第
1図は回路図、第2図はグラフ、第3図及び184図は
従来例を示す図で、第3図は回路図、第4図はグラフで
ある。

Claims (1)

    【特許請求の範囲】
  1. (1)フォトカプラを形成する発光ダイオード(1)の
    出す光をフォトダイオード(2)に受け、該フォトダイ
    オード(2)に発生する電圧で電界効果型トランジスタ
    (MOSFET)(3)をオンする半導体リレーにおい
    て、MOSFET(3)のゲートとソース間に直列接続
    した所用数のフォトダイオード(2)と抵抗(13)を
    並列に配し、該抵抗(13)とフォトダイオード(2)
    のカソード間にサイリスタ(9)を挿入し、該サイリス
    タ(9)のゲートとカソード間に前記発光ダイオード(
    1)の出す光を受光する前記フォトダイオード(1)よ
    り受光感度の悪い所要数のフォトダイオード(4)を挿
    入接続して成る半導体リレー。
JP59131733A 1984-06-25 1984-06-25 半導体リレ− Pending JPS6110318A (ja)

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JP59131733A JPS6110318A (ja) 1984-06-25 1984-06-25 半導体リレ−

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JPS6110318A true JPS6110318A (ja) 1986-01-17

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258249A (ja) * 2005-05-13 2011-12-22 Cree Inc 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258249A (ja) * 2005-05-13 2011-12-22 Cree Inc 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路

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