JPH09139664A - 波形整形遷移回路 - Google Patents
波形整形遷移回路Info
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- JPH09139664A JPH09139664A JP8234578A JP23457896A JPH09139664A JP H09139664 A JPH09139664 A JP H09139664A JP 8234578 A JP8234578 A JP 8234578A JP 23457896 A JP23457896 A JP 23457896A JP H09139664 A JPH09139664 A JP H09139664A
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- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
- H04L25/0276—Arrangements for coupling common mode signals
Abstract
(57)【要約】
【課題】 出力ドライバにおいて、出力インピーダンス
を一定にし、高調波を軽減する。 【解決手段】 それぞれ第一および第二の出力導体（例
えば、ボンドパッド）に接続している第一および第二の
の出力バッファからなる通信チャネルに、データを供給
するための集積回路ドライバを設ける。各出力バッファ
は、それぞれプルアップ抵抗およびプルダウン抵抗を通
して、関連出力導体に接続している複数のプルアップ・
トランジスタおよび複数のプルダウン・トランジスタか
らなっている。入力ノードに接続している複数の遅延回
路は、プルアップおよびプルダウン・トランジスタの制
御タ−ミナルに遅延データ信号を供給する。制御回路
は、遅延回路を選択的に作動させる。制御回路は、それ
ぞれが対応する遅延回路の入力に接続している出力を持
っているマルチプレクサからなる。定出力インピーダン
スおよび高調波を軽減するためのデータ出力の波形整形
が可能である。
を一定にし、高調波を軽減する。 【解決手段】 それぞれ第一および第二の出力導体（例
えば、ボンドパッド）に接続している第一および第二の
の出力バッファからなる通信チャネルに、データを供給
するための集積回路ドライバを設ける。各出力バッファ
は、それぞれプルアップ抵抗およびプルダウン抵抗を通
して、関連出力導体に接続している複数のプルアップ・
トランジスタおよび複数のプルダウン・トランジスタか
らなっている。入力ノードに接続している複数の遅延回
路は、プルアップおよびプルダウン・トランジスタの制
御タ−ミナルに遅延データ信号を供給する。制御回路
は、遅延回路を選択的に作動させる。制御回路は、それ
ぞれが対応する遅延回路の入力に接続している出力を持
っているマルチプレクサからなる。定出力インピーダン
スおよび高調波を軽減するためのデータ出力の波形整形
が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、通信チャネルによ
りデータを送信する回路およびその回路を使用する通信
システムおよび通信方法に関する。
りデータを送信する回路およびその回路を使用する通信
システムおよび通信方法に関する。
【０００２】
【従来の技術、および、発明が解決しようとする課題】
ここ数年の間に、イーサネット通信システムを実行する
ためのツイストペア・ワイヤの使用が、目立って増大し
てきている。例えば、「１０ベースＴ」イーサネット・
システムは、ツイストペア・ワイヤを通して、１秒間に
１０メガビットの速度で、データを送信し、「１００ベ
ースＴ」イーサネット・システムは、ツイストペア・ワ
イヤ通信チャネルを通して、１００メガビットでデータ
を送信する。同軸ケーブル、またはマイクロ波通信チャ
ネルにより、より高速なデータ通信速度が使用され、ま
たは計画中である。多くの場合、送信されたデータの波
形は、通常二進法のデータを表す方形波から整形しなけ
ればならない。例えば、イーサネット・ツイストペア・
ワイヤの場合には、一定の周波数（例えば、１０ベース
Ｔシステムの場合には、１７ＭＨｚ）を超える高調波を
有意に低減するために波形整形を行う必要がある。同様
に、ＵＨＦ無線周波数バンドで動作するデジタル・セル
ラーホンおよびパーソナル通信システム（ＰＣＳ）の場
合には、高調波の発生を制限しなければならない。
ここ数年の間に、イーサネット通信システムを実行する
ためのツイストペア・ワイヤの使用が、目立って増大し
てきている。例えば、「１０ベースＴ」イーサネット・
システムは、ツイストペア・ワイヤを通して、１秒間に
１０メガビットの速度で、データを送信し、「１００ベ
ースＴ」イーサネット・システムは、ツイストペア・ワ
イヤ通信チャネルを通して、１００メガビットでデータ
を送信する。同軸ケーブル、またはマイクロ波通信チャ
ネルにより、より高速なデータ通信速度が使用され、ま
たは計画中である。多くの場合、送信されたデータの波
形は、通常二進法のデータを表す方形波から整形しなけ
ればならない。例えば、イーサネット・ツイストペア・
ワイヤの場合には、一定の周波数（例えば、１０ベース
Ｔシステムの場合には、１７ＭＨｚ）を超える高調波を
有意に低減するために波形整形を行う必要がある。同様
に、ＵＨＦ無線周波数バンドで動作するデジタル・セル
ラーホンおよびパーソナル通信システム（ＰＣＳ）の場
合には、高調波の発生を制限しなければならない。
【０００３】１０ベースＴ仕様によりツイストペア・ケ
ーブルを駆動するには、ドライバは１：１センタ・タッ
プ結合トランスと通して１００Ωの負荷に、少なくとも
ピーク・トゥ・ピークで４．４ボルトの信号を供給しな
ければならない。同相モード電圧は±５０ミリボルト以
上でなければならない。さらに、あるレイル間遷移の間
に、始動電圧レベルから約１ボルト上下する駆動波形内
に、一つのステップを導入するためには、プリエンファ
シス機能も必要である。もう一つの要件は、反射を最低
限度に抑えるために、ドライバの出力インピーダンス
は、１００Ω±２０％でなければならないということで
ある。図１に通常の１０ベースＴ波形の一例を示す。四
つのレベルが図示されていることに留意されたい。さら
に、波形の傾斜した（垂直ではない）側が示すように、
これら四つのレベル間のスルーレートが制限されている
ことにも留意されたい。このことは上記の高調波を最低
限度に抑える働きを助けている。
ーブルを駆動するには、ドライバは１：１センタ・タッ
プ結合トランスと通して１００Ωの負荷に、少なくとも
ピーク・トゥ・ピークで４．４ボルトの信号を供給しな
ければならない。同相モード電圧は±５０ミリボルト以
上でなければならない。さらに、あるレイル間遷移の間
に、始動電圧レベルから約１ボルト上下する駆動波形内
に、一つのステップを導入するためには、プリエンファ
シス機能も必要である。もう一つの要件は、反射を最低
限度に抑えるために、ドライバの出力インピーダンス
は、１００Ω±２０％でなければならないということで
ある。図１に通常の１０ベースＴ波形の一例を示す。四
つのレベルが図示されていることに留意されたい。さら
に、波形の傾斜した（垂直ではない）側が示すように、
これら四つのレベル間のスルーレートが制限されている
ことにも留意されたい。このことは上記の高調波を最低
限度に抑える働きを助けている。
【０００４】図２に通常のイーサネット・ライン駆動回
路を示す。この回路は、単一の集積回路（ＩＣ）チップ
（２０１）上の四つのハイドライブＣＭＯＳ出力バッフ
ァ（２０３、２０４、２０５、２０６）からなってい
る。四つの抵抗（２１１、２１２、２１４、２１５）、
一個のフィルタおよび同相モード・チョーク内に内蔵さ
れている１：１結合トランス（２１８）からなる外部回
路に接続するために、チップ上には四つのボンドパッド
（２０７、２０８、２０９、２１０）（および対応する
四つおよびパッケージ・タ−ミナル）が必要であること
に留意されたい。この回路の動作の極めて優れた特徴は
以下の通りである。
路を示す。この回路は、単一の集積回路（ＩＣ）チップ
（２０１）上の四つのハイドライブＣＭＯＳ出力バッフ
ァ（２０３、２０４、２０５、２０６）からなってい
る。四つの抵抗（２１１、２１２、２１４、２１５）、
一個のフィルタおよび同相モード・チョーク内に内蔵さ
れている１：１結合トランス（２１８）からなる外部回
路に接続するために、チップ上には四つのボンドパッド
（２０７、２０８、２０９、２１０）（および対応する
四つおよびパッケージ・タ−ミナル）が必要であること
に留意されたい。この回路の動作の極めて優れた特徴は
以下の通りである。
【０００５】（１）１００Ω±２０％というインピーダ
ンス仕様が、抵抗値に適合していること。この場合、抵
抗２１１および２１４は３１６Ωであり、抵抗２１２お
よび２１５は５３．６Ωである。名目バッファ出力イン
ピーダンスが低い、通常約１０Ωと仮定した場合、フィ
ルタ入力から見たＩＣドライバ回路に対するインピーダ
ンスは、１０＋２ｘ（４５．８Ω）＝１０１Ωである。
（何故なら、３１６Ωと５３．６Ωを並列に接続した場
合の抵抗値は、４５．８Ωだからである。） （２）ＥＭＳ仕様は、１７ＭＨｚの３ｄＢ断周波数を持
つオフチップ７極バターワース低域フィルタ（２１７）
によって実現されている。 （３）電圧仕様は、（ノード２１３および２１４−２１
５およびノード２１６で加算）が行われる抵抗加算ネッ
トワーク（２１１−２１２）により実現されている。
ンス仕様が、抵抗値に適合していること。この場合、抵
抗２１１および２１４は３１６Ωであり、抵抗２１２お
よび２１５は５３．６Ωである。名目バッファ出力イン
ピーダンスが低い、通常約１０Ωと仮定した場合、フィ
ルタ入力から見たＩＣドライバ回路に対するインピーダ
ンスは、１０＋２ｘ（４５．８Ω）＝１０１Ωである。
（何故なら、３１６Ωと５３．６Ωを並列に接続した場
合の抵抗値は、４５．８Ωだからである。） （２）ＥＭＳ仕様は、１７ＭＨｚの３ｄＢ断周波数を持
つオフチップ７極バターワース低域フィルタ（２１７）
によって実現されている。 （３）電圧仕様は、（ノード２１３および２１４−２１
５およびノード２１６で加算）が行われる抵抗加算ネッ
トワーク（２１１−２１２）により実現されている。
【０００６】ドライバＩＣの外部構成部材による抵抗加
算装置および低域フィルタは、この業界では種々の形式
で広く用いられている。これら装置を使用すると、回路
が簡単になり、柔軟性を持つことになるが、上記の外部
構成部材を使用するのでその分の費用がかかる。
算装置および低域フィルタは、この業界では種々の形式
で広く用いられている。これら装置を使用すると、回路
が簡単になり、柔軟性を持つことになるが、上記の外部
構成部材を使用するのでその分の費用がかかる。
【０００７】
【課題を解決するための手段】本発明は、通信チャネル
にデータを供給する技術に関する。ドライバ回路は、出
力導体（例えば、ボンドパッド）に接続している出力バ
ッファからなる。出力バッファは、それぞれプルアップ
抵抗およびプルダウン抵抗を通して、出力導体に接続し
ている複数のプルアップ・トランジスタおよび複数のプ
ルダウン・トランジスタからなっている。複数の遅延回
路が、複数のプルアップ・トランジスタおよび複数のプ
ルダウン・トランジスタへ、遅延データ信号を供給す
る。必要なデータ・パターンに従って、選択的に遅延回
路を作動するための制御回路が含まれている。通常の場
合、制御回路は、それぞれが対応する遅延回路の入力に
接続している出力を持っているマルチプレクサからな
る。平衡負荷を駆動するために、それぞれが出力導体に
接続している第一および第二の出力バッファを使用する
ことができる。
にデータを供給する技術に関する。ドライバ回路は、出
力導体（例えば、ボンドパッド）に接続している出力バ
ッファからなる。出力バッファは、それぞれプルアップ
抵抗およびプルダウン抵抗を通して、出力導体に接続し
ている複数のプルアップ・トランジスタおよび複数のプ
ルダウン・トランジスタからなっている。複数の遅延回
路が、複数のプルアップ・トランジスタおよび複数のプ
ルダウン・トランジスタへ、遅延データ信号を供給す
る。必要なデータ・パターンに従って、選択的に遅延回
路を作動するための制御回路が含まれている。通常の場
合、制御回路は、それぞれが対応する遅延回路の入力に
接続している出力を持っているマルチプレクサからな
る。平衡負荷を駆動するために、それぞれが出力導体に
接続している第一および第二の出力バッファを使用する
ことができる。
【０００８】
【発明の実施の形態】以下の詳細な説明は、通信チャネ
ルにデータを供給するための技術に関する。図３ついて
説明すると、この図にはツイストペア・イーサネット・
システム内で使用するための本発明の例示としての実施
例を示す。しかし、この実施例は他のシステムにも適用
することができる。データ送信装置は、制御回路３０２
および出力バッファ３０３および３０７を持っている集
積回路３０１を含んでいる。バッファ３０３、３０７
は、それぞれボンドパッド３０６および３１０に接続し
ていて、これらボンドパッドはセンタ・タップ・トラン
ス３１１の入力タ−ミナルに出力信号を供給する。トラ
ンス３１１の出力タ−ミナルは、例示としての実施例内
のツイストペア・ケーブルに接続している。バッファ３
０３はデータ信号Ｄ１、Ｄ２によって駆動され、一方、
バッファ３０７はデータ信号ＮＤ１、ＮＤ２によて駆動
される。
ルにデータを供給するための技術に関する。図３ついて
説明すると、この図にはツイストペア・イーサネット・
システム内で使用するための本発明の例示としての実施
例を示す。しかし、この実施例は他のシステムにも適用
することができる。データ送信装置は、制御回路３０２
および出力バッファ３０３および３０７を持っている集
積回路３０１を含んでいる。バッファ３０３、３０７
は、それぞれボンドパッド３０６および３１０に接続し
ていて、これらボンドパッドはセンタ・タップ・トラン
ス３１１の入力タ−ミナルに出力信号を供給する。トラ
ンス３１１の出力タ−ミナルは、例示としての実施例内
のツイストペア・ケーブルに接続している。バッファ３
０３はデータ信号Ｄ１、Ｄ２によって駆動され、一方、
バッファ３０７はデータ信号ＮＤ１、ＮＤ２によて駆動
される。
【０００９】各出力バッファは、電源（３０５、３０
９）として図示した定インピーダンス電源および出力抵
抗（３０４、３０８）を供給する。また、出力バッファ
も、以下に説明するように、出力波形のスルーレートを
制限する。それ故、出力バッファは、低域フィルタをほ
ぼ同じ働きをし、その結果、外部低域フィルタは必要が
なくなる。出力バッファ３０３および３０７は、例示と
しての実施例の場合には、零ボルトを中心にして完全な
差動スイング電圧を得るために、相互に補足し合うよう
に作動するボンドパッド３０６および３１０が駆動され
る。しかし、本発明の技術はシングルエンド設計にも適
用することができる。
９）として図示した定インピーダンス電源および出力抵
抗（３０４、３０８）を供給する。また、出力バッファ
も、以下に説明するように、出力波形のスルーレートを
制限する。それ故、出力バッファは、低域フィルタをほ
ぼ同じ働きをし、その結果、外部低域フィルタは必要が
なくなる。出力バッファ３０３および３０７は、例示と
しての実施例の場合には、零ボルトを中心にして完全な
差動スイング電圧を得るために、相互に補足し合うよう
に作動するボンドパッド３０６および３１０が駆動され
る。しかし、本発明の技術はシングルエンド設計にも適
用することができる。
【００１０】図４に、スルーレートが制限されている定
インピーダンス電源を実行するための出力バッファの一
例を示す。複数のｐ−チャネル・プルアップ・トランジ
スタ４０１、４０２、４０３、４０４および４０５が、
それぞれプルアップ抵抗４１１、４１２、４１３、４１
４および４１５を通して、出力導体４２５に接続してい
る。複数のｎ−チャネル・プルダウン・トランジスタ４
０６、４０７、４０８、４０９および４１０が、それぞ
れプルダウン抵抗４１６、４１７、４１８、４１９およ
び４２０を通して、出力導体４２５に接続している。遅
延ラインは、データ入力ノード４００および遅延段４２
１、４２２、４２３、および４２４からなる。データ入
力ノード４００は、相補型トランジスタ・ペア４０１−
４０６のゲートにデータ信号を供給し、一方、遅延段４
２１、４２２、４２３および４２４はトランジスタ・ペ
ア４０２−４０７、４０３−４０８、４０４−４０９お
よび４０５−４１０のゲートにそれぞれ遅延データ信号
を供給する。
インピーダンス電源を実行するための出力バッファの一
例を示す。複数のｐ−チャネル・プルアップ・トランジ
スタ４０１、４０２、４０３、４０４および４０５が、
それぞれプルアップ抵抗４１１、４１２、４１３、４１
４および４１５を通して、出力導体４２５に接続してい
る。複数のｎ−チャネル・プルダウン・トランジスタ４
０６、４０７、４０８、４０９および４１０が、それぞ
れプルダウン抵抗４１６、４１７、４１８、４１９およ
び４２０を通して、出力導体４２５に接続している。遅
延ラインは、データ入力ノード４００および遅延段４２
１、４２２、４２３、および４２４からなる。データ入
力ノード４００は、相補型トランジスタ・ペア４０１−
４０６のゲートにデータ信号を供給し、一方、遅延段４
２１、４２２、４２３および４２４はトランジスタ・ペ
ア４０２−４０７、４０３−４０８、４０４−４０９お
よび４０５−４１０のゲートにそれぞれ遅延データ信号
を供給する。
【００１１】図５に、入力データ信号およびその遅延信
号を表す例示としての一連の波形を示す。時間Ｔ0 にお
いて、入力データ信号はロー（０ボルト）であり、その
結果、すべてのプルアップ・トランジスタがオンにな
り、すべてのプルダウン・トランジスタがオフになり、
その結果、出力ノード４２５はハイ（ＶDD）になる。時
間Ｔ1 において、入力ノード４００におけるデータ信号
は０ボルトからＶDDに遷移する。その後、時間Ｔ2 、Ｔ
3 、Ｔ4 およびＴ5 においては、遅延データ信号は、そ
れぞれ、遅延段４２１、４２２、４２３および４２４に
現れる。その結果、相補型トランジスタ・ペアは、順に
ハイからローに切り替わり、それにより出力ノード４２
５の電圧は各ステップにおいて低くなる。
号を表す例示としての一連の波形を示す。時間Ｔ0 にお
いて、入力データ信号はロー（０ボルト）であり、その
結果、すべてのプルアップ・トランジスタがオンにな
り、すべてのプルダウン・トランジスタがオフになり、
その結果、出力ノード４２５はハイ（ＶDD）になる。時
間Ｔ1 において、入力ノード４００におけるデータ信号
は０ボルトからＶDDに遷移する。その後、時間Ｔ2 、Ｔ
3 、Ｔ4 およびＴ5 においては、遅延データ信号は、そ
れぞれ、遅延段４２１、４２２、４２３および４２４に
現れる。その結果、相補型トランジスタ・ペアは、順に
ハイからローに切り替わり、それにより出力ノード４２
５の電圧は各ステップにおいて低くなる。
【００１２】図６に、結果としてノード４２５に現れる
出力電圧を示す。この図においては、各ステップの間の
遷移は、図５の対応する時間に起こる。同様に、時間Ｔ
6 において入力電圧がＶDDから０ボルトへ遷移すると、
遅延データ信号は、時間Ｔ7、Ｔ8 、Ｔ9 およびＴ10に
おける上記の遅延ラインおよび出力に現れる。それ故、
トランジスタ・ペアは、さらに図６に示すように、出力
ノード４２５の電圧を各ステップ毎にハイにする。この
ような段階的な技術により、ＶDDから０ボルトへの（お
よびその逆の）急激な（方形波の）遷移と比較すると、
出力波形は滑らかになっていることに留意されたい。各
ステップ（ＤＥＬＴＡ）振幅は、ＶDD／Ｎに等しい。こ
の場合、Ｎは遅延ラインのタップの数である。さらに、
任意の時間においては、どのトランジスタのペアがハイ
になっていようと、どのトランジスタのペアがローにな
っていようと、等しい数の抵抗が、導通しているトラン
ジスタのドレイン・パス内に存在していることに留意さ
れたい。それ故、すべての抵抗が同じ数値Ｒを持ってい
る場合であって、トランジスタの出力抵抗がＲに比較し
て低い場合には、トランジスタ−のペアが５である例示
としての実施例の場合には、出力ノード４２５に対する
出力抵抗はＲ／５である。例えば、Ｒ＝２５０Ωである
場合には、任意の時間に有効に並列に接続している五つ
の抵抗に対する出力抵抗は５０Ωである。
出力電圧を示す。この図においては、各ステップの間の
遷移は、図５の対応する時間に起こる。同様に、時間Ｔ
6 において入力電圧がＶDDから０ボルトへ遷移すると、
遅延データ信号は、時間Ｔ7、Ｔ8 、Ｔ9 およびＴ10に
おける上記の遅延ラインおよび出力に現れる。それ故、
トランジスタ・ペアは、さらに図６に示すように、出力
ノード４２５の電圧を各ステップ毎にハイにする。この
ような段階的な技術により、ＶDDから０ボルトへの（お
よびその逆の）急激な（方形波の）遷移と比較すると、
出力波形は滑らかになっていることに留意されたい。各
ステップ（ＤＥＬＴＡ）振幅は、ＶDD／Ｎに等しい。こ
の場合、Ｎは遅延ラインのタップの数である。さらに、
任意の時間においては、どのトランジスタのペアがハイ
になっていようと、どのトランジスタのペアがローにな
っていようと、等しい数の抵抗が、導通しているトラン
ジスタのドレイン・パス内に存在していることに留意さ
れたい。それ故、すべての抵抗が同じ数値Ｒを持ってい
る場合であって、トランジスタの出力抵抗がＲに比較し
て低い場合には、トランジスタ−のペアが５である例示
としての実施例の場合には、出力ノード４２５に対する
出力抵抗はＲ／５である。例えば、Ｒ＝２５０Ωである
場合には、任意の時間に有効に並列に接続している五つ
の抵抗に対する出力抵抗は５０Ωである。
【００１３】本発明は、遷移中の中間電圧レベルを供給
するために、遅延ラインを使用している。図７について
説明すると、各遅延段の入力にマルチプレクサを接続す
ると、遷移の伝播を制御することができる。それ故、任
意の増分電圧レベルで、出力を保持することができる。
制御遅延段７４５、７４７、７４９、７５１および７５
３の出力は、相補型トランジスタ・ペア７０１−７０
６、７０２−７０７、７０３−７０８、７０４−７０９
および７０５−７１０のゲートをそれぞれ駆動する。こ
れらのトランジスタのペアは、電源抵抗７１１．．．７
１５および７１６．．．７２０を通して、第一の出力タ
−ミナル７２１を駆動する。さらに、制御遅延段の出力
は、インバータ７５４、７５５、７５６、７５７および
７５８によって反転され、上記のインバータは相補トラ
ンジスタ−のペア７２２−７２７、７２３−７２８、７
２４−７２９、７２５−７３０および７２６−７３１の
ゲートをそれぞれ駆動する。これらのトランジスタのペ
アは、電源抵抗７３２．．．７３６および７３７−７４
１を通して、第二の出力タ−ミナル７４２を駆動する。
ドライバの出力波形は、タ−ミナル７２１および７４２
間の電圧の差によるものである。
するために、遅延ラインを使用している。図７について
説明すると、各遅延段の入力にマルチプレクサを接続す
ると、遷移の伝播を制御することができる。それ故、任
意の増分電圧レベルで、出力を保持することができる。
制御遅延段７４５、７４７、７４９、７５１および７５
３の出力は、相補型トランジスタ・ペア７０１−７０
６、７０２−７０７、７０３−７０８、７０４−７０９
および７０５−７１０のゲートをそれぞれ駆動する。こ
れらのトランジスタのペアは、電源抵抗７１１．．．７
１５および７１６．．．７２０を通して、第一の出力タ
−ミナル７２１を駆動する。さらに、制御遅延段の出力
は、インバータ７５４、７５５、７５６、７５７および
７５８によって反転され、上記のインバータは相補トラ
ンジスタ−のペア７２２−７２７、７２３−７２８、７
２４−７２９、７２５−７３０および７２６−７３１の
ゲートをそれぞれ駆動する。これらのトランジスタのペ
アは、電源抵抗７３２．．．７３６および７３７−７４
１を通して、第二の出力タ−ミナル７４２を駆動する。
ドライバの出力波形は、タ−ミナル７２１および７４２
間の電圧の差によるものである。
【００１４】図７においては、遅延ラインは三つのセク
ションに分割されている。すなわち、第一のセクション
は、遅延段７４５および制御ラインＣＴＲＬＯによって
制御されるマルチプレクサ７４４を含んでいる。第二の
セクションは、遅延段７４７、７４９および７５１およ
び制御ラインＣＴＲＬ１によって制御されるマルチプレ
クサ７４６、７４８および７５０を含んでいる。第三の
セクションは、遅延段７５３および制御ラインＣＴＲＬ
２によって制御されるマルチプレクサ７５２を含んでい
る。イーサネット１０ベースＴを実行するために使用さ
れる通常のケースの場合、各遅延段は二段のインバータ
で、各遅延段により約２ナノ秒の遅延が行われる。各セ
クションを通しての伝播は、マルチプレクサ入力に接続
している対応する制御ラインによって制御される。対応
する制御ラインが「０」である場合には、一定のマルチ
プレクサの入力としては、「０」が選択され、対応する
制御ラインが「１」である場合には、「１」が選択され
る。左側のマルチプレクサ７４４への入力「０」は、論
理「１」（ＶDD）に接続していて、一方、右側のマルチ
プレクサ７５２への入力「１」は、論理「０」（Ｖｓ
ｓ）に接続していることに注意してほしい。動作中、０
は、図７に示すように、右から左に伝播し、１は左から
右に伝播する。
ションに分割されている。すなわち、第一のセクション
は、遅延段７４５および制御ラインＣＴＲＬＯによって
制御されるマルチプレクサ７４４を含んでいる。第二の
セクションは、遅延段７４７、７４９および７５１およ
び制御ラインＣＴＲＬ１によって制御されるマルチプレ
クサ７４６、７４８および７５０を含んでいる。第三の
セクションは、遅延段７５３および制御ラインＣＴＲＬ
２によって制御されるマルチプレクサ７５２を含んでい
る。イーサネット１０ベースＴを実行するために使用さ
れる通常のケースの場合、各遅延段は二段のインバータ
で、各遅延段により約２ナノ秒の遅延が行われる。各セ
クションを通しての伝播は、マルチプレクサ入力に接続
している対応する制御ラインによって制御される。対応
する制御ラインが「０」である場合には、一定のマルチ
プレクサの入力としては、「０」が選択され、対応する
制御ラインが「１」である場合には、「１」が選択され
る。左側のマルチプレクサ７４４への入力「０」は、論
理「１」（ＶDD）に接続していて、一方、右側のマルチ
プレクサ７５２への入力「１」は、論理「０」（Ｖｓ
ｓ）に接続していることに注意してほしい。動作中、０
は、図７に示すように、右から左に伝播し、１は左から
右に伝播する。
【００１５】図８に、制御信号ＣＴＲＬ０，ＣＴＲＬ１
およびＣＴＲＬ２を電圧レベルの種々の組み合わせで示
す。その結果としてのＩＣタ−ミナルのところのバッフ
ァの出力波形を、ＰＩＮ１およびＰＩＮ２と呼び、二つ
のＩＣ出力タ−ミナルの間の波形をＶＤＩＦＦと呼ぶ。
それ故、データ入力に従って制御信号を変えることによ
り、必要な出力波形（図８のＶＤＩＦＦ）を得ることが
できる。
およびＣＴＲＬ２を電圧レベルの種々の組み合わせで示
す。その結果としてのＩＣタ−ミナルのところのバッフ
ァの出力波形を、ＰＩＮ１およびＰＩＮ２と呼び、二つ
のＩＣ出力タ−ミナルの間の波形をＶＤＩＦＦと呼ぶ。
それ故、データ入力に従って制御信号を変えることによ
り、必要な出力波形（図８のＶＤＩＦＦ）を得ることが
できる。
【００１６】図９に本発明を実行するのに適している代
表的な制御回路を示す。１０ベースＴシステムを実行し
ている場合には、ＤＱフリップ・フロップ９２の「Ｄ］
入力に１０ＭＨｚのマンチェスタ符号化データ・ストリ
ームが供給される。２０ＭＨｚのクロックが、ＤＱフリ
ップ・フロップ９２および９３の両方の「クロック」入
力に供給される。ＡＮＤおよびＮＡＮＤゲートは、ＣＴ
ＲＬ０およびＣＴＲＬ１を発生するのに使用される。こ
の場合、ＣＴＲＬ１信号はＤＱフリップ・フロップ９２
のＱ出力から入手する。フリップ・フロップ９２および
９３のＱ出力は、説明上の便宜上それぞれＡおよびＢと
呼ぶことにする。標本化したデータ・ストリーム値とそ
こから得られた制御信号との間の関係を、下記の真理表
に示す。
表的な制御回路を示す。１０ベースＴシステムを実行し
ている場合には、ＤＱフリップ・フロップ９２の「Ｄ］
入力に１０ＭＨｚのマンチェスタ符号化データ・ストリ
ームが供給される。２０ＭＨｚのクロックが、ＤＱフリ
ップ・フロップ９２および９３の両方の「クロック」入
力に供給される。ＡＮＤおよびＮＡＮＤゲートは、ＣＴ
ＲＬ０およびＣＴＲＬ１を発生するのに使用される。こ
の場合、ＣＴＲＬ１信号はＤＱフリップ・フロップ９２
のＱ出力から入手する。フリップ・フロップ９２および
９３のＱ出力は、説明上の便宜上それぞれＡおよびＢと
呼ぶことにする。標本化したデータ・ストリーム値とそ
こから得られた制御信号との間の関係を、下記の真理表
に示す。
【００１７】
【表】 Ａ Ｂ ＣＴＲＬ０ ＣＴＲＬ１ ＣＴＲＬ２ 出力状態 ０ ０ ０ １ １ ＶDDから１ステップ分 レベルダウン ０ １ １ １ １ ＶDDへ移行 １ ０ ０ ０ ０ ＶSSへ移行 １ １ ０ ０ １ ＶSSから１ステップ分 レベルアップ
【００１８】本発明を実行する場合には、プルアップお
よびプルダウン・トランジスタ（例えば、図４）のドレ
インのリード内の抵抗値は、定出力インピーダンスが望
ましい場合には、名目的に等しい。必要な場合には、抵
抗間の整合はレーザまたは電気的微調整により改善する
ことができる。場合によっては、電界効果トランジスタ
の出力抵抗に合わせるために抵抗値を調整する必要があ
り、上記のような場合には、必ずしも調整の必要がない
とはいえない。
よびプルダウン・トランジスタ（例えば、図４）のドレ
インのリード内の抵抗値は、定出力インピーダンスが望
ましい場合には、名目的に等しい。必要な場合には、抵
抗間の整合はレーザまたは電気的微調整により改善する
ことができる。場合によっては、電界効果トランジスタ
の出力抵抗に合わせるために抵抗値を調整する必要があ
り、上記のような場合には、必ずしも調整の必要がない
とはいえない。
【００１９】図７に示す実施例は、平衡出力送信機に使
用されているが、本発明の技術はシングル・エンド設計
にも使用することができる。例えば、出力ノード７４２
に関連するバッファは省略することができるし、シング
ル・エンド送信ラインまたは他の負荷を駆動するために
必要な出力ノード７２１およびマルチプレクサに関連す
るバッファだけを設置するだけでいい。さらに、図７に
示す抵抗は、通常集積回路チップ上で実行されるが、そ
うしたい場合には、チップ以外の場所で実行することが
できる。チップ以外の場所で実行する場合には、もっと
多くのＩＣタ−ミナルを必要とするが、この場合には、
チップ以外の場所で抵抗の電力を消費することができ、
抵抗値をもっと正確にすることができる。さらに、そう
することにより、集積回路の領域を節約することができ
る。本発明の技術をはさらに別な方法で実行することも
できる。
用されているが、本発明の技術はシングル・エンド設計
にも使用することができる。例えば、出力ノード７４２
に関連するバッファは省略することができるし、シング
ル・エンド送信ラインまたは他の負荷を駆動するために
必要な出力ノード７２１およびマルチプレクサに関連す
るバッファだけを設置するだけでいい。さらに、図７に
示す抵抗は、通常集積回路チップ上で実行されるが、そ
うしたい場合には、チップ以外の場所で実行することが
できる。チップ以外の場所で実行する場合には、もっと
多くのＩＣタ−ミナルを必要とするが、この場合には、
チップ以外の場所で抵抗の電力を消費することができ、
抵抗値をもっと正確にすることができる。さらに、そう
することにより、集積回路の領域を節約することができ
る。本発明の技術をはさらに別な方法で実行することも
できる。
【図１】例示としての１０ベースＴイーサネット波形を
示す。
示す。
【図２】通常のイーサネット・ツイストペア・ワイヤ駆
動回路を示す。
動回路を示す。
【図３】本発明の例示としての実施例を示す。
【図４】スルーレートが制限されている定インピーダン
ス電源の一実施例である。
ス電源の一実施例である。
【図５】図４の回路からの例示としての遅延ライン波形
である。
である。
【図６】図４からの例示としての出力波形を示す。
【図７】本発明を実行するための出力バッファの例示と
しての実施例である。
しての実施例である。
【図８】例示としての制御信号および出力波形を示す。
【図９】制御信号を発生するのに適している制御回路を
示す。
示す。
Claims (5)
- 【請求項１】 通信チャネルにデータ信号を送り込むた
めのドライバ回路からなる集積回路であって、 ドライバ回路が、プルアップ抵抗（４１１，４１２，４
１３，４１４，４１５）およびプルダウン抵抗（４１
６，４１７，４１８，４１９，４２０）を通して、それ
ぞれ第一の出力導体（４２５）に接続している複数のプ
ルアップ・トランジスタ（４０１，４０２，４０３，４
０４，４０５）および複数のプルダウン・トランジスタ
（４０６，４０７，４０８，４０９，４１０）を含む第
一の出力バッファと、 プルアップおよびプルダウン・トランジスタの制御タ−
ミナルへ遅延データ信号を供給する複数の遅延回路（４
１６，４１７，４１８，４１９，４２０）と、 データ入力信号に従って、遅延回路を選択的に作動させ
るための制御回路（９２，９３，９５，９６）とからな
ることを特徴とする集積回路。 - 【請求項２】 上記の制御回路が、それぞれが対応する
遅延回路の入力に接続している出力を持っているマルチ
プレクサ（７４４，７４６，７４８，７５０，７５２）
からなる請求項１に記載のドライバ回路。 - 【請求項３】 上記のマルチプレクサが、前段の遅延回
路の出力に接続している第一の出力と後段の遅延回路の
出力に接続している第二の入力とを持っている請求項２
に記載のドライバ回路。 - 【請求項４】 上記のドライバ回路が、第二の出力バッ
ファをさらに含み、第二の出力バッファが、それぞれプ
ルアップ抵抗およびプルダウン抵抗を通して、第二の導
体に接続している複数のプルアップ抵抗トランジスタお
よび複数のプルダウン・トランジスタを含み、上記の第
二の出力バッファ内のトランジスタ−の制御タ−ミナル
へ、上記の遅延回路から反転データ信号を供給するため
のインバータをさらに含む上記の請求項１乃至３のいず
れかに記載のドライバ回路。 - 【請求項５】 上記の抵抗が名目的に等しい数値を持
ち、それにより定出力インピーダンス・ドライバ回路を
作ることができる上記の請求項１乃至４のいずれかに記
載のドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9518183.0 | 1995-09-06 | ||
| GB9518183A GB2305082B (en) | 1995-09-06 | 1995-09-06 | Wave shaping transmit circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139664A true JPH09139664A (ja) | 1997-05-27 |
| JP3433880B2 JP3433880B2 (ja) | 2003-08-04 |
Family
ID=10780281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23457896A Expired - Lifetime JP3433880B2 (ja) | 1995-09-06 | 1996-09-05 | 波形整形伝送回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5739707A (ja) |
| EP (1) | EP0763917B1 (ja) |
| JP (1) | JP3433880B2 (ja) |
| DE (1) | DE69635295T2 (ja) |
| GB (1) | GB2305082B (ja) |
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