JPH09128356A - フェイル−ファースト、フェイル−ファンクショナル、フォルトトレラント・マルチプロセッサ・システム - Google Patents

フェイル−ファースト、フェイル−ファンクショナル、フォルトトレラント・マルチプロセッサ・システム

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JPH09128356A
JPH09128356A JP8145278A JP14527896A JPH09128356A JP H09128356 A JPH09128356 A JP H09128356A JP 8145278 A JP8145278 A JP 8145278A JP 14527896 A JP14527896 A JP 14527896A JP H09128356 A JPH09128356 A JP H09128356A
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    • H04L12/56—Packet switching systems

Abstract

(57)【要約】 （修正有） 【課題】 フェイル−ファースト、フェイル−ファンク
ショナル、フォルトトレラント・マルチプロセッサ・シ
ステム。 【解決手段】 マルチプロセッサ・システムは、それぞ
れが実質的に同一に構成された多数のサブ−プロセッサ
・システムを含む。サブ−プロセッサ・システムの一つ
のＣＰＵは、システムのＩ／Ｏ装置、またはシステムの
ＣＰＵと、ルーティング装置を通して、通信しうる。Ｉ
／Ｏ装置とＣＰＵｓとの間の通信は、パケット化された
メッセージによって行なわれる。ＣＰＵｓ及びＩ／Ｏ装
置は、システムのＣＰＵのメモリへ書込まれるか、また
はそれから読取られる。メモリ保護は、そのＣＰＵのメ
モリへの読取り／書込みに対する妥当性検査を備えてい
るような各ＣＰＵによって保守される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にデータ処理シス
テムに関し、特に多重処理システム並びにプロセッサ間
及び入力／出力連絡の連結性を供給するリライアブル・
システム・エリア・ネットワークに関する。更に、シス
テムは、フォルトトレラント機能を示すべく構成され
る。
【０００２】
【従来の技術】今日のフォルトトレラント・コンピュー
ティングは、特殊な軍事及び通信システムから汎用の高
可用性(high availability) 商用(commercial)システム
に発展した。フォルトトレラント・コンピュータの発展
は、よく記録されている（D. P. Siewiorek, R. S. Swa
rz, "The Theory and Practice of Reliable System De
sign", Digital Press, 1982及びA. Avizienis, H. Kop
etz, J. C. Laprie, eds, "The Evolution of Fault To
lerant Computing", Vienna: Springer-Verlag,1987を
参照）。初期の高可用性システムは、軍事アプリケーシ
ョンに対してアイ・ビー・エム（IBM)、ユニヴァック(U
nivac)、及びレミントン・ランド(Remington Rand)によ
って1950年代に開発された。1960年代には、アメリカ航
空宇宙局(NASA)アイ・ビー・エム(IBM) 、エス・アール
・アイ(SRI) 、シー・エス・ドレイパー研究所(C. S. D
raper Laboratory) 及びジェット推進研究所(Jet Propu
lsion Laboratory) は、航空宇宙アプリケーションに対
するガイダンス コンピュータの開発にフォルトトレラ
ントを適用し始めた。また、1960年代には、最初の米国
電信電話会社（ＡＴ＆Ｔ）製電子スイッチングシステム
の開発もあった。
【０００３】最初の商用フォルトトレラント・マシン
は、オンライン・トランザクション処理アプリケーショ
ン用に1970年代にタンデム・コンピュータによって紹介
された(J. Bartlett, "A NonStop Kernal", in proc. E
ighth Symposium on OperatingSystem Principles, pp.
22-29, Dec. 1981) 。1980年代には、多数他の商用フ
ォルトトレラント・システムが紹介された(O. Serlin,
"Fault-Tolerant Systems in Commercial Application
s", Computer, pp. 19-30, August, 1984) 。現行の商
用フォルトトレラント・システムは、分散型メモリ・マ
ルチプロセッサ、共用−メモリ・トランザクション・ベ
ース・システム、“ペア−アンド−スペア(pair-and-sp
are)”ハードウェア・フォルトトレラント・システム
(R. Freiburghouse, "Making Processing Fail-safe",
Mini-micro Systems, pp. 255-264, May1982;米国特許
第 4,907,228号公報もこのペア−アンド−スペア、及び
共用−メモリ・トランザクション・ベース・システム技
術の一例である) 、及びこの出願及びその中に開示され
た発明の出願人である、アメリカ合衆国カリフォルニア
州カッパティノのタンデム・コンピュータ・インコーポ
レイティッドによって製造される“インテグリティ(Int
egrity) ”コンピューティング・システムのようなトリ
プル−モジュラ−リダンダント(triple-modular-redund
ant)・システムを含む。
【０００４】商用フォルトトレラント・コンピュータの
殆どのアプリケーションは、オンライン・トランザクシ
ョン処理に分類される。金融機関は、電子資金移動(ele
ctronic funds transfer) 、自動窓口機（ＡＴＭ）の制
御、及び株式市場取引システム(stock market trading
systems)に対して高可用性を必要とする。製造メーカー
は、自動化された工場の制御、在庫管理、及びオンライ
ン文書アクセス・システムに対してフォルトトレラント
・マシンを用いる。フォルトトレラント・マシンの他の
アプリケーションは、予約システム、行政データベー
ス、賭け事(wagering)システム、及び電気通信システム
を含む。
【０００５】フォルトトレラント・マシンのヴェンダー
(Vendors) は、増大したシステム可用性、連続処理の両
方、及び故障が存在するときでもデータの正確性を達成
することを試みる。特定のシステム・アーキテクチャに
より、故障にもかかわらずランを継続するか、または処
理が故障が起きたときに最も近いチェックポイントから
自動的に再開されるかのいずれかである。あるフォルト
トレラント・システムは、故障したコンポーネントにつ
いて再構成可能であるべく十分なコンポーネント冗長性
を備えているが、故障したモジュールで走行している処
理は、失われる。商用フォルトトレラント・システムの
ヴェンダーは、プロセッサ及びディスクを越えてフォル
トトレランスを拡張した。信頼性における大きな改良を
行うために、電源、ファン及びモジュール間接続を含ん
でいる、故障の全てのソース（原因）がアドレスされな
ければならない。タンデム・コンピュータ・インコーポ
レイティッドによって製造される“ノン・ストップ(Non
Stop) ”及び“インテグリティ”アーキテクチャ（この
出願の出願人による、両者がそれぞれ広範に説明された
米国特許第 4,228,496号公報、米国特許第 5,146,589号
公報及び米国特許第 4,965,717号公報；NonStop （ノン
・ストップ）及びIntegrity （インテグリティ）は、タ
ンデム・コンピュータ・インコーポレイティッドの登録
商標である）は、商用フォルトトレラント・コンピュー
ティングに対する二つの現行のアプローチを表わす。上
記米国特許第 4,278,496号公報に一般に示した、ノン・
ストップ・システムは、一つのハードウェア・コンポー
ネントの故障にも係わらず動作（オペレーション）を継
続すべく設計されたマルチプル・プロセッサ・システム
を用いるアーキテクチャを採り入れている。通常動作で
は、各プロセッサ・システムは、“ホット・バックアッ
プ”としてよりも、その主要コンポーネントを独立にか
つ同時に用いる。ノン・ストップ・システム・アーキテ
クチャは、プロセッサ間連絡に対してバスによって相互
接続された１６個のプロセッサ・システムまで含みう
る。各プロセッサ・システムは、メッセージ・ベース・
オペレーティング・システムのコピーを含むそれ自身の
メモリを有する。各プロセッサ・システムは、一つ以上
の入力／出力（Ｉ／Ｏ）バスを制御する。Ｉ／Ｏコント
ローラ及び装置の双方向ポーティング(dual-porting)
は、各装置への多重経路を供給する。ディスク記憶装置
のような、（プロセッサ・システムに対する）外部記憶
装置は、冗長永久データ記憶(redundantpermanent data
storage)を維持すべくミラーされうる。
【０００６】このアーキテクチャは、“フェイル−ファ
ースト(fail-fast) ”動作を供給すべく各システム・モ
ジュールに自己検査ハードウェアを供給する：動作は、
他のモジュールの汚染を防ぐためにフォルトが発生した
ならば一時停止される。フォルトは、例えば、パリティ
検査、重合（複写）及び比較、並びに誤り検出コードに
よって検出される。フォルト検出は、主にハードウェア
の責任であり、フォルト回復は、ソフトウェアの責任で
ある。また、ノン・ストップ・マルチ−プロセッサ・ア
ーキテクチャでは、アプリケーション・ソフトウェア
（“プロセス”）は、プライマリ・プロセス及びバック
アップ・プロセスを含んでいる、“プロセス−ペア”と
してオペレーティング・システム下でシステム上で走り
うる。プライマリ・プロセスは、一つの多重プロセッサ
上で走り、バックアップ・プロセスは、異なるプロセッ
サ上で走る。バックアップ・プロセスは、通常、活動停
止状態であるが、プライマリ・プロセスからのチェック
ポイント・メッセージに応じてその状態を周期的に更新
する。チェックポイント・メッセージの内容は、完全状
態更新の形、または先のチェックポイント・メッセージ
からの変化だけを連絡する形を取ることができる。最初
は、チェックポイントは、アプリケーション・プログラ
ムに手動で挿入されたが、現行では、ほとんどのアプリ
ケーション・コードは、チェックポイントとトランザク
ション２段階コミット(transaction two-phase commit)
プロトコルとの組合せを通して回復を供給するトランザ
クション処理ソフトウェアの下で走る。
【０００７】タンデム・ノン・ストップ・アーキテクチ
ャのプロセッサ間メッセージ・トラフィックは、各プロ
セッサが、それ自身を含んでいる、システムの全てのプ
ロセッサによる受信のために“私は、生きている(I'm A
live) ”メッセージを周期的にブロードキャストするこ
とを含み、ブロードキャストしているプロセッサがまだ
機能していることを他のプロセッサに知らせる。プロセ
ッサが故障したときには、その故障が発表されかつ故障
したプロセッサの周期的な“私は、生きている(I'm Ali
ve) ”メッセージの欠如によって識別される。応答とし
て、オペレーティング・システムは、最後のチェックポ
イントからプライマリ・エクスキューション(primary e
xecution) を始めるべく適切なバックアップ処理を導
く。新しいバックアップ処理は、別のプロセッサで開始
されうるか、または処理は、ハードウェアが修復される
までバックアップなしで走らせうる。米国特許第 4,81
7,091号公報は、この技術の一例である。
【０００８】各Ｉ／Ｏコントローラは、それが取り付け
られた２つのプロセッサの一つによって管理される。コ
ントローラの管理は、プロセッサ間で周期的に切替えら
れる。管理しているプロセッサが故障したならば、コン
トローラの所有権は、他のプロセッサへ自動的に切替え
られる。コントローラが故障したならば、データへのア
クセスは、別のコントローラを通して維持される。ハー
ドウェア・フォルトトレランスを供給することに加え
て、上述したアーキテクチャのプロセッサ・ペアは、ソ
フトウェア・フォルトトレランスのある測定を供給す
る。プロセッサがソフトウェア・エラーにより故障する
ときには、バックアップ・プロセッサは、同じエラーに
遭遇することなく処理をしばしば成功裏に継続すること
ができる。バックアップ・プロセッサのソフトウェア環
境は、異なるキュー・レングス(queue lengths) 、テー
ブル・サイズ、及びプロセス・ミックスを一般に有す
る。ソフトウェア品質確認検査を逃れてくるソフトウェ
ア・バグのほとんどが、稀なデータ依存境界条件(infre
quent data dependent boundary conditions) を含むの
で、バックアップ処理は、しばしば成功する。上述した
アーキテクチャとは対照的に、インテグリティ・システ
ムは、フォルトトレラント・コンピューティングに対す
る別のアプローチを示す。１９９０年に紹介された、イ
ンテグリティは、ユニックス(Unix)の標準版を走らせる
べく設計された（“Unix（ユニックス）”は、アメリカ
合衆国デラウエア州のユニックス・システム研究所Inc.
の登録商標である）。互換性が主な目的であるシステム
では、ソフトウェアに対する変更をあまり必要としない
ので、ハードウェア故障回復は、論理的選択である。プ
ロセッサ及び局所メモリは、トリプル−モジュラ−リダ
ンダンシー（ＴＭＲ）を用いて構成される。全てのプロ
セッサは、同じコードストリームを走らせるが、各モジ
ュールの刻時(clocking)は、刻時回路における故障（フ
ォルト）のトレランスを供給すべく独立である。３つの
ストリームのエクスキューション（実行）は、非同期で
あり、かついくつかのクロック周期だけ離れてドリフト
しうる。ストリームは、グローバル・メモリのアクセス
の間中に周期的に再同期される。ＴＭＲコントローラ・
ボード上の有権者(voters)は、プロセッサ・モジュール
の故障を検出しかつマスクする。メモリは、三重(tripl
icated) プロセッサ・ボード上の局所メモリと二重(dup
licated)ＴＭＲＣボード上のグローバル・メモリに区分
される。システムの二重部分は、故障を検出するために
自己検査技術を用いる。各グローバル・メモリは、双方
向ポートされかつプロセッサ並びにＩ／Ｏプロセッサ
（ＩＯＰｓ）にインターフェイスされる。標準ＶＭＥ周
辺コントローラは、バス・インターフェイス・モジュー
ル(Bus Interface Module)（ＢＩＭ）を通して一対のバ
スにインターフェイスされる。ＩＯＰが故障であるなら
ば、ソフトウェアは、全てのコントローラの制御を残存
するＩＯＰに切替えるためにＢＩＭｓを用いることがで
きる。ミラー型ディスク記憶装置は、二つの異なるＶＭ
Ｅコントローラに取り付けられうる。
【０００９】インテグリティ・システムでは、全てのハ
ードウェア故障は、冗長ハードウェアによってマスクさ
れる。修理後、コンポーネントは、オンラインに再統合
される。
【００１０】
【発明が解決しようとする課題】先の例は、フォルトト
レランスをデータ処理システムに組み込んでいる現在の
アプローチを示す。ソフトウェア回復を含んでいるアプ
ローチは、少ない冗長ハードウェアを必要とし、かつあ
るソフトウェア・フォルトトレランスの可能性を与え
る。ハードウェア・アプローチは、標準オペレーティン
グ・システムを有する完全互換性を許容しかつ他のシス
テム上で開発されたアプリケーションを透過的に走らせ
るべくエクストラ・ハードウェア冗長性を用いる。それ
ゆえに、上述したシステムは、ハードウェア（例えば、
冗長性を採り入れている、フェイル−ファンクショナ
ル）またはソフトウェア技術（例えば、高データ・イン
テグリティ・ハードウェアを有するソフトウェア回復を
採り入れている、フェイル−ファースト）のいずれかに
よりフォルトトレラント・データ処理を供給する。しか
しながら、上述したいずれのシステムも、単一データ処
理システムによる、ハードウェア（フェイル−ファンク
ショナル）及びソフトウェア（フェイル−ファースト）
アプローチの両方を用いる、フォルトトレラント・デー
タ処理を供給するように構成されているとは思われな
い。
【００１１】上述したような、コンピューティング・シ
ステムは、電子データ交換（ＥＤＩ）及びグローバル・
メッセージングのような、電子商業に対してしばしば用
いられる。しかしながら、そのような電子商業における
今日の要求は、ユーザの数が増加しかつメッセージが更
に複雑になるので、更に多くのスループット能力を要求
している。例えば、インターネットの最も広く用いられ
るファシリティである、テキスト−オンリー イー・メ
ール（ｅ−mail）は、毎年かなり成長している。インタ
ーネットは、画像、音声、及びビテオ・ファイルを送付
するためにますます用いられている。音声記憶及び前送
り(voice store-and-forward) メッセージは、いたると
ころにあるようになり、かつデスクトップ・ビデオ会議
及びビデオ−メッセージは、ある組織(organization)で
受け入れを取得している。メッセージの各型は、更なる
スループットを継続的に要求する。そのような環境で
は、ローカル・エリア・ネットワーク（ＬＡＮｓ）等の
ような種々の通信ネットワークにより相互接続された、
並列アーキテクチャが用いられる。
【００１２】サーバ・アーキテクチャに対する重要な要
求事項は、膨大な量のデータを移動する能力である。サ
ーバは、データボリュームが増加しかつトランザクショ
ンが更に複雑になるときに付加されたスループット能力
を加えることができるように、スケーラブルな高帯域幅
を有すべきである。バス・アーキテクチャは、各システ
ム・コンポーネントに対して利用可能な帯域幅の量を制
限する。バス上のコンポーネントの数が増加すると、そ
れぞれに対して更に少ない帯域幅が利用可能である。加
えて、即応答は、全てのアプリケーションに対して有利
でありかつ対話形アプリケーションに対して必要であ
る。それは、ソース（発生源）からデスティネーション
（宛先）にデータを移動するのにどのくらいかかるかの
測定である、非常に少ない待ち時間(latency) を必要と
する。応答時間に密接に関連した、待ち時間は、サービ
ス・レベル及び被雇用者生産性に影響を及ぼす。本発明
の目的は、単一システムで、フォルトトレラント・アー
キテクチャ、ハードウェア冗長性及びソフトウェア回復
技術に上記二つのアプローチの両方を組み合わせる多重
プロセッサ・システムを提供することである。
【００１３】
【課題を解決するための手段及びその作用並びに効果】
一般に、本発明は、多重サブ（副）処理システムから構
成された処理システムを含む。各サブ処理システムは、
主要処理素子として、同時に命令ストリームの各命令を
実行すべくロック−ステップ、同期方式で動作している
一対のプロセッサを含む中央処理装置（ＣＰＵ）を有す
る。サブ処理システムのそれぞれは、ＣＰＵ及びサブ処
理システムのアソート(assorted)された周辺装置（例え
ば、マス記憶装置、プリンタ等）を含んでいる、より大
きな処理システムの種々のコンポーネント間、並びによ
り大きな総括処理システムを構成しうるサブ−プロセッ
サ間に冗長通信経路を供給する入力／出力（Ｉ／Ｏ）シ
ステム・エリア・ネットワーク・システムを更に含む。
処理システムのコンポーネント間（例えば、それがどの
サブ処理システムに属しうるかに関係なく、ＣＰＵと別
のＣＰＵ、またはＣＰＵといずれかの周辺装置）の通信
は、複数の相互接続しているリンクのバス構造（ここで
は、“ＴＮｅｔ”と称する）によって相互接続される多
数のルータ素子を含んでいるシステム・エリア・ネット
ワーク構造により送信またはソース・コンポーネント
（例えば、ＣＰＵ）からデスティネーション（宛先）素
子（例えば、周辺装置）に送られるパケット化されたメ
ッセージを形成しかつ送信することによって実施され
る。ルータ素子は、メッセージ・パケットに含まれた情
報に基づいて処理システムの送信コンポーネントから宛
先コンポーネントまで適切または利用可能な通信経路を
選択する役割を果す。それゆえに、ルータ素子のルーテ
ィング能力（機能）は、周辺装置への通信経路をＣＰＵ
ｓのＩ／Ｏシステムに供給するが、プロセッサ間連絡に
用いられることをそれに許容もする。
【００１４】上記したように、本発明の処理システム
は、“フェイル−ファースト”及び“フェイル−ファン
クショナル”動作の両方を通してフォルトトレラント動
作を供給すべく構成される。フェイル−ファースト動作
は、誤り検査機能をシステムの戦略地点に位置決めする
ことによって達成される。例えば、各ＣＰＵは、ＣＰＵ
の（ロック−ステップ動作型）プロセッサ素子とその関
連メモリとの間の種々のデータ経路における多様な地点
で誤り検査機能を有する。特に、本発明の処理システム
は、インターフェイスで、かつ性能にほとんど影響を及
ぼさないように、誤り検査を実行する。従来技術のシス
テムは、プロセッサのペアを走らせて、かつデータとプ
ロセッサ及びキャッシュメモリ間の命令フローとを検査
（比較）することによって誤り検査を一般に実施する。
この誤り検査の技術は、アクセスに遅れを付加する傾向
があった。また、この型の誤り検査は、利用可能であり
うるオフザシェルフ(off-the-shelf) 部分（即ち、単一
半導体チップまたはモジュール上のプロセッサ／キャッ
シュメモリ組合せ）の使用を排除した。本発明は、主メ
モリ及びプロセッサ−キャッシュ・インターフェイスよ
りも遅いスピードで動作するＩ／Ｏインターフェイスの
ような、より遅い速度で動作する地点でプロセッサの誤
り検査を実行する。更に、誤り検査は、プロセッサ、そ
れらのキャッシュメモリ、Ｉ／Ｏ及びメモリ・インター
フェイスで発生しうる誤りの検出を許容する位置で実行
される。これは、それらがパリティまたは他のデータ・
インテグリティ検査を必要としないのでメモリ及びＩ／
Ｏインターフェイスに対するより簡単な設計を許容す
る。
【００１５】処理システムのコンポーネント間の通信フ
ローの誤り検査は、システムの素子間に送られるメッセ
ージ・パケットに巡回冗長検査（ＣＲＣ）を付加するこ
とによって達成される。各メッセージ・パケットのＣＲ
Ｃは、メッセージの宛先においてだけでなく、そのソー
ス（発生源）からデスティネーション（宛先）にメッセ
ージ・パケットを送るために用いられる各ルータ素子に
より宛先への途中でも検査される。メッセージ・パケッ
トが間違ったＣＲＣを有すべくルータ素子によって見出
されたならば、メッセージ・パケットは、そのようにタ
グ付けされ、かつ保守診断システムに報告される。この
特徴は、故障分離に対する有用なツールを供給する。こ
のようなＣＲＣの使用は、メッセージ・パケットが通過
するときにルータ素子がＣＲＣを変更または再生しない
ので終端間でメッセージ・パケットを保護すべく動作す
る。各メッセージ・パケットのＣＲＣは、各ルータ・ク
ロッシング(router crossing) で検査される。指令記号
−“このパケットは、よい(This packet Good)”（ＴＰ
Ｇ）または“このパケットは、悪い(This packet Bad)
”（ＴＰＢ）−は、全てのパケットに添えられる（付
加される）。保守診断プロセッサは、誤りが一時（過
渡）的であっても、誤りを導くリンクまたはルータ素子
を分離するためにこの情報を用いることができる。
【００１６】ルータ素子は、メッセージを受信しかつ送
信することができる複数の双方向ポートを備えている。
そのように、それらは、多様なトポロジーの用途に適し
ていおり、代替経路を処理システムのいずれかの二つの
素子間（例えば、ＣＰＵとＩ／Ｏ装置間）に設けること
ができ、故障が存在する通信に対して、フォルトトレラ
ント・システムをもたらす。更に、ルータ論理は、メッ
セージ・パケットが受信されるルータ・ポート及びメッ
セージ・パケットの宛先に基づいて、ある一定のポート
を出力としての考慮からディスエーブルする(disablin
g) 機能を含む。そのメッセージ・パケットのルータの
出力ポートとしての無許可ポートを示す宛先アドレスを
含んでいるメッセージ・パケットを受信するルータは、
メッセージ・パケットを捨て、かつ保守診断システムに
知らせる。この特徴の適切な使用は、メッセージ・パケ
ットを連続ループ及び遅延に入ることから防ぐかまたは
（例えば、以下に説明する、“デッドロック”条件を生
成することによって、）そのようにすることから他のメ
ッセージ・パケットを防ぐ。
【００１７】処理システムのＣＰＵｓは、二つの基本モ
ードの一つで動作するように構成される：（ペアの）各
ＣＰＵが他とは独立に動作する“シンプレックス・モー
ド”か、または、ＣＰＵｓのペアが同期された、ロック
−ステップ方式で動作する“デュプレックス・モード”
である。シンプレックス・モード動作は、誤り検査ハー
ドウェア（例えば、各プロセッサが、そのシブリング
（同胞）プロセッサの動作可能性を検査し、かつ故障し
たと思われるかまたは信じられるプロセッサの処理を取
って代わる機能を有するようなマルチ処理システムを教
示する米国特許第4,228,496号公報）によって検出され
る故障から回復する機能を供給する。デュプレックス・
モードで動作するときには、ペアになったＣＰＵｓは、
両方ともに同様な命令ストリームを実行し、ペアの各Ｃ
ＰＵは、実質的に同時にストリームの各命令を実行す
る。
【００１８】デュプレックス・モード動作は、あまり堅
牢でない(less robust) オペレーティング・システム
（例えば、ユニックス（ＵＮＩＸ）オペレーティング・
システム）に対するフォルトトレラント・プラットフォ
ームを供給する。ペアになった、ロック−ステップＣＰ
Ｕｓを有する、本発明の処理システムは、故障が、主に
ハードウェアを通して、多くの場合にマスクされる（即
ち、故障の存在にも係わらず動作する）ように構成され
る。処理システムがデュプレックス・モードで動作して
いるときには、各ＣＰＵペアは、周辺装置が表面上どの
（二つ以上の）サブ−プロセッサ・システムのメンバー
であるかに係わりなく、処理システムの周辺装置をアク
セスするためにＩ／Ｏシステムを用いる。また、デュプ
レックス・モードでは、ＣＰＵペアへの送付向けメッセ
ージ・パケットは、ＣＰＵペアの同期、ロック−ステッ
プ動作を維持するために実質的に同時にＩ／Ｏシステム
によりペアの両方のＣＰＵｓに送付される。それゆえ
に、本発明の主な創作的態様は、ロック−ステップ・ペ
アの両方のＣＰＵｓが同じ方法で同じ時間にＩ／Ｏメッ
セージ・パケットを受信することを確実にする機能を有
するデュプレックスの動作モードを供給する。これに関
しては、デュプレックス・ペアの一つのＣＰＵに接続さ
れたルータ素子は、ペアの両方のＣＰＵ素子に接続され
る。（マス記憶装置のような周辺装置かまたは処理装置
から）ＣＰＵペアに対してメッセージを受信することに
よって、そのように接続された、ルータは、メッセージ
を複写しかつＣＰＵｓが同期されたままであることを確
実にする同期方法を用いてそれをペアの両方のＣＰＵｓ
に送付する。結果として、Ｉ／Ｏシステム及び他のデュ
プレックスＣＰＵペアから視た、デュプレックスＣＰＵ
ペアは、単一ＣＰＵとして見られる。それゆえに、全て
のサブ処理システムからの素子を含む、Ｉ／Ｏシステム
は、周辺装置がアクセス可能であるような一つのホモジ
ェニアス(homogeneous) システムとしてデュプレックス
ＣＰＵペアによって見られるようにされる。
【００１９】本発明の別の重要かつ新規な特徴は、ルー
タ素子の多用（融通）性がいずれかのＣＰＵが実際には
一対の同期された、ロック−ステップＣＰＵｓであるよ
うなマルチプロセッサ・システムを形成すべくデュプレ
ックス・モード・オペレーティング・システム・ペアの
クラスタを結合させるということである。本発明の更に
別の重要な態様は、Ｉ／Ｏ素子から発行されている割込
みが、他の情報転送と同じ方法で、即ち、メッセージ・
パケットによって、ＣＰＵ（またはデュプレックス・モ
ードの場合にはＣＰＵペア）に伝達されるということで
ある。これは、多数の利点を有する： 割込みは、通常
のＩ／Ｏメッセージ・パケットのように、ＣＲＣによっ
て保護することができる。また、両方のＣＰＵｓへの同
時送付に対する信号への割込み専用の追加信号回線の要
求が不要になる；メッセージ・パケット・システムを介
して割込みを送付することは、それらが、Ｉ／Ｏメッセ
ージ・パケットと同じ方法で、同期されたファッション
てデュプレックスされたＣＰＵｓに到着することを確実
にする。割込みメッセージ・パケットは、割込みの原因
となる情報を含み、現在行われるように、ＣＰＵ（ｓ）
が原因を決定すべく割込みを発行している装置を読取る
という時間のかかる要求を不要にする。更に、上記した
ように、ルーティング素子は、割込みパケット送付に対
する多重経路を供給することができ、それによってシス
テムのフォルトトレラント能力を上昇させる。加えて、
Ｉ／Ｏ装置とＣＰＵｓの間でデータを伝達しかつＣＰＵ
ｓに割込みを伝達するために同じメッセージング・シス
テムを用いることは、Ｉ／Ｏ及び割込みの順番を維持す
る； 即ち、Ｉ／Ｏ装置は、割込みメッセージが送られ
る前にＩ／Ｏが終了するまで待つ。
【００２０】本発明の更なる新規な態様は、ＣＰＵのメ
モリへのアクセスの妥当性を検査する技術の実施であ
る。本発明により構成されたような、処理システムは、
ＣＰＵのメモリをシステムの他の素子（即ち、他のＣＰ
Ｕｓ及び周辺装置）によってアクセスさせる。そうであ
るならば、不注意な及び／又は無許可なアクセスに対し
て保護する方法が供給されなければならない。本発明の
この態様に従って、各ＣＰＵは、そのＣＰＵのメモリへ
のアクセスが許可されるＣＰＵの外部の各ソースに対す
るエントリを含んでいるアクセス妥当性検査及び変換
（ＡＶＴ）表を維持する。各そのようなＡＶＴ表エント
リは、許容されたアクセスの型（例えば、メモリへの書
込み）、及びそのアクセスが許容されるメモリの場所に
対するような情報を含む。Ｉ／Ｏシステムを通して送ら
れるメッセージ・パケットは、メッセージ・パケットの
オリジネータ(originator)、メッセージ・パケットの宛
先、メッセージが含んでいるもの（例えば、宛先で書込
まれるべきデータ、または宛先から読取られるべきデー
タに対する要求）、等を記述している情報を有して、上
述したように、生成される。ルータ素子にその最終宛先
にメッセージ・パケットを迅速に送らせることに加え
て、受信ＣＰＵは、メッセージ・パケットのソースに関
係している（属している）エントリに対してＡＶＴ表を
アクセスし、アクセスが許容されるかどうか、かつそう
であるならば、受信ＣＰＵがリマップ（即ち、変換）す
べく選択するアドレスの型及びその場所を理解するため
に検査すべく情報を用いる。この方法で、ＣＰＵのメモ
リは、逸脱したアクセスに対して保護される。また、Ａ
ＶＴ表は、ＣＰＵへ割込みを通過するためにも用いられ
る。
【００２１】ＡＶＴ表は、ＣＰＵｓのメモリが故障のＩ
／Ｏ装置によって汚染されないことを保証する。アクセ
ス権は、１バイトからページの広がりまでの大きさの範
囲であるフォーム・メモリ(form memory) に付与するこ
とができる。システムのシステム・ベンダーは、サード
パーティー周辺サプライヤのハードウェア及びソフトウ
ェアの品質に関してより少ない制御を通常有するので、
この故障封じ込め(fault containment) は、Ｉ／Ｏにお
いて特に重要である。問題は、Ｉ／Ｏシステム全体より
も単一のＩ／Ｏ装置またはコントローラに分離すること
ができる。本発明の更なる態様は、データをＩ／Ｏに送
信するためにＣＰＵによって用いられる技術を含む。本
発明のこの態様によれば、ＣＰＵとプロセッサ・システ
ムの他のコンポーネントとの間の入力／出力情報転送を
処理するために各ＣＰＵにブロック転送エンジンが備え
られる。それによって、ＣＰＵの個別のプロセッサ装置
は、メモリからＴＮｅｔネットワーク上に情報を得るこ
と、またはネットワークから情報を受け入れることのよ
りありふれたタスク(more mundane tasks)から取り除か
れる。ＣＰＵのプロセッサ装置は、所望の宛先、データ
の量、及び応答が必要であるならば、受信したときに応
答が配置されるメモリの場所、のような他の情報を伴っ
た、送られるべきデータを含んでいるメモリにデータ構
造を単にセットアップする。プロセッサ装置がデータ構
造を生成するタスクを終了したときには、ブロック転送
エンジンは、それが取って代わり、かつメッセージ・パ
ケットの形で、データを送ることを始める原因となるこ
とが知らされる。応答が期待されるならば、ブロック転
送エンジンは、応答が行くメモリの場所を含んでいる、
応答を処理するために必要な構造をセットアップする。
応答が受信されるとき及び受信されたならば、それは、
識別された期待メモリ位置に送られ、かつ応答を受信し
たことをプロセッサ装置に知らせる。
【００２２】本発明の更なる態様及び特徴は、添付した
図面に関連して本発明の以下の詳細な説明を読むことに
より当業者に明らかになるであろう。
【００２３】
【実施例】概要 ：ここで、図１を参照すると、本発明の種々の教示
により構成された、データ処理システムが参照番号１０
で示されている。図１が示すように、データ処理システ
ム１０は、それぞれの構造及び機能が実質的に同じであ
る二つのサブプロセッサシステム１０Ａ及び１０Ｂを備
えている。従って、特に示さない限り、サブプロセッサ
システム１０のいずれ一つの説明は、他のサブプロセッ
サシステム１０に同様に適用されるということが理解さ
れるべきである。従って、図１を続いて参照すると、サ
ブプロセッサシステム１０Ａ，１０Ｂのそれぞれは、中
央処理装置（ＣＰＵ）１２、ルータ１４、及びそれぞれ
がネイティブ（固有の）入力／出力（ＮＩＯ）バスによ
って多数（ｎ）のＩ／Ｏ装置１７に結合される複数の入
力／出力（Ｉ／Ｏ）パケット・インターフェイス１６を
含んで示されている。Ｉ／Ｏパケット・インターフェイ
ス１６の少なくとも一つは、保守プロセッサ（ＭＰ）１
８にも結合される。
【００２４】各サブプロセッサシステム１０Ａ，１０Ｂ
のＭＰ１８は、ＩＥＥＥ１１４９．１テスト・バス１７
（図１では、想像線で示す；明瞭化のために図２及び図
３では示されていない）及び、状態及び制御情報を素子
とＭＰ１８の間に伝達（通信）するためにＭＰ１８によ
って用いられるレジスタを、各素子に対して、含むオン
ライン・アクセス・ポート（ＯＬＡＰ）インターフェイ
スを介してそのサブプロセッサシステムの素子のそれぞ
れに接続する。ＭＰ１８は、メッセージ・パケットを生
成しかつ送ることによって、図１に示すように、ＣＰＵ
ｓ１２とも通信することができる。（実際には、ＭＰ１
８からの要求に応じてパケットを生成しかつ送るのは、
Ｉ／Ｏパケット・インターフェイス１６である。） ＣＰＵ１２、ルータ１４、及びＩ／Ｏパケット・インタ
ーフェイス１６は、“ＴＮｅｔ”リンクＬによって相互
接続され、双方向データ通信を供給する。各ＴＮｅｔリ
ンクＬは、二つの一方向１０ビット・サブリンク・バス
を備えている。各ＴＮｅｔサブリンクは、データの９ビ
ット及び付随クロック信号を運ぶ。図１に更に示すよう
に、ＴＮｅｔリンクＬは、サブプロセッサシステム１０
Ａ及び１０Ｂを互いに相互接続もし、各サブプロセッサ
システム１０に他の並びにＣＰＵ間通信のＩ／Ｏ装置へ
のアクセスを供給する。理解されるように、処理システ
ム１０のＣＰＵ１２は、そのようなアクセスは確証され
なければならないが、他のＣＰＵ１２のメモリへのアク
セスを付与されることができる − 本発明の重要な側
面である。ある程度類似なファッションで、ＣＰＵ１２
のメモリは、通常ＣＰＵによって起動された動作の結果
として、周辺装置へもアクセス可能である。これらのア
クセスは、方向の定まらない(wayward) 周辺装置１７に
よるＣＰＵ１２のメモリの汚染を防ぐためにも確証され
る。
【００２５】サブプロセッサシステム１０Ａ／１０Ｂ
は、図１（及び以下に説明する図２、図３）に示すよう
に一対になるのが好ましく、各サブプロセッサシステム
１０Ａ／１０Ｂペアは、ＣＰＵ１２、少なくとも一つの
ルータ１４、及び関連Ｉ／Ｏ装置を有する少なくとも一
つのＩ／Ｏパケット・インターフェイス１６を含んでい
る。
【００２６】各ＣＰＵ１２は、そこにおいてメッセージ
・パケットが送信及び／又は受信される、二つのＩ／Ｏ
ポート、Ｘポート及びＹポートを有する。ＣＰＵ１２
（例えばＣＰＵ１２Ａ）のＸポートは、対応サブプロセ
ッサシステム（例えば１０Ａ）のルータ（１４Ａ）へＴ
ＮｅｔリンクＬによって、接続する。逆に、Ｙポート
は、ＣＰＵ（１２Ａ）をコンパニオン・サブプロセッサ
システム（１０Ｂ）のルータ（１４Ｂ）に接続する。こ
の後者の接続は、他のサブプロセッサシステム（１０
Ｂ）のＩ／Ｏ装置へのＣＰＵ（１２Ａ）によるアクセス
に対する通信経路だけでなく、ＣＰＵ間通信に対してそ
のシステムのＣＰＵ（１２Ｂ）への通信経路も供給す
る。情報は、メッセージ“パケット”を介して処理シス
テム１０の素子とシステムの他の素子（例えば、サブプ
ロセッサシステム１０ＡのＣＰＵ１２Ａ）及びシステム
の他の素子（例えば、サブプロセッサシステム１０Ｂの
Ｉ／Ｏパケット・インターフェイス１６Ｂに関連したＩ
／Ｏ装置）との間で伝達される。各メッセージ・パケッ
トは、データを含みうるかまたは指令記号でありうる多
数の９ビット記号で構成される。メッセージ・パケット
は、メッセージ・パケットを送信しているコンポーネン
トによって供給される送信機クロックを伴った、ビット
−並列、記号−直列ファッションで、ＴＮｅｔリンクＬ
上に同期的に送信される。通信素子（即ち、送信機及び
受信機）間のクロックは、二つのモード、“近周波数(n
ear frequency)”モード、または“周波数封じ込み(fre
quency locked)”モードの一つで動作されうる。
【００２７】近周波数で動作するときには、送信素子及
び受信素子によって用いられるクロック信号は、所定の
トレランス（許容範囲）内で−実質的に同じ周波数であ
るべく制約されるが、別々であり、かつ局所的に生成さ
れる。この理由により、クロック同期先入り先出し（Ｃ
Ｓ ＦＩＦＯ）記憶装置構造（以下に詳述）を用いて、
受信機で記号を受信する固有の方法が開発された。ＣＳ
ＦＩＦＯは、近周波数動作の結果としてメッセージ・
パケットの受信機と送信機のクロック信号間に起こりう
るスキューを吸収すべく動作する。近周波数動作は、一
つのルータ１４から別のルータへ、またはルータ１４と
Ｉ／Ｏパケット・インターフェイス１６との間で、また
はルータ１４とシンプレックス・モード（以下に詳述）
で動作しているＣＰＵｓ１２の間で記号を送信するとき
に用いられる。
【００２８】周波数封じ込み動作は、同相である必要は
ないが、送信機及び受信機装置のクロック信号の周波数
が封じ込め(lock)られることを意味する。周波数封じ込
みクロック信号は、ルータ１４Ａ，１４Ｂと対になった
サブプロセッサシステム（例えば、図１のサブプロセッ
サシステム１０Ａ、１０Ｂ）のＣＰＵｓ１２との間で記
号を送信するために用いられる。送信及び受信素子のク
ロックは、位相関係にないので、近周波数動作に対して
用いられるものとは多少異なるモードで動作するにもか
かわらず−−クロック同期ＦＩＦＯ（ＣＳ ＦＩＦＯ）
が再び用いられる。各ルータ１４は、一つを除き、それ
ぞれが実質的の同じように構成される、６個の双方向Ｔ
Ｎｅｔポート、０〜５を備えている：ＣＰＵ１２に接続
するために用いられる二つのポート（４，５）は、ある
程度異なって構成される。この相違は、理解されるよう
に、サブプロセッサシステム１０のペアが、各ＣＰＵ１
２が同じ命令ストリームから同時に同じ命令を実行する
ために動作する、デュプレックス・モードと呼ばれる、
同期された、ロック−ステップ・モードで動作すること
ができるという事実による。デュプレックス・モードで
は、ある一つのＩ／Ｏ装置からの入力Ｉ／Ｏは、実質的
に同じ時間に両方のＣＰＵｓ１２に供給されるというこ
とが重要である。それゆえに、例えば、ルータ１４Ａの
ポート３で受信したメッセージ・パケットは、ルータ１
４Ａによって複写（複製）されかつ同じ記号が実質的に
同じ時間にＣＰＵｓ１２へ伝達されるようにルータ４，
５から送信される。ポート４，５がルータ１４の他のポ
ート０〜３とは異なるのは、この点においてである。
【００２９】図１は、本発明の別の特徴である、追加の
ルータ１４（図１では、ルータＲＸ 1 ，ＲＸ2 ，Ｒ
Ｙ1 ，及びＲＹ2 で示される）の使用による二つのサブ
プロセッサシステム１０Ａ，１０Ｂ間のクロス・リンク
接続を示す。図１に示すように、追加されたルータＲＸ
1 ，ＲＸ2 ，ＲＹ1 ，及びＲＹ2 は、それらをＩ／Ｏパ
ケット・インターフェイス１６Ｘ，１６Ｙに結合するた
めにサブプロセッサ１０Ａ，１０Ｂ（または、示したよ
うに、それぞれＸ及びＹ“側”）間にクロス・リンク接
続を形成する。ルータＲＸ1 −ＲＹ2 及びＲＹ1 −ＲＸ
2 間のクロス接続リンクは、ＣＰＵｓ１２Ａ，１２Ｂと
ルータ１４Ｂ，１４Ａの間のクロス・リンク接続Ｌｙと
同じように一つの側（ＸまたはＹ）から別の側へクロス
−リンク経路を供給する。しかしながら、ルータＲ
Ｘ1 ，ＲＸ2 ，ＲＹ1 ，及びＲＹ2 によって供給される
クロス・リンクは、Ｉ／Ｏパケット・インターフェイス
１６Ｘ，１６Ｙに接続されうるＩ／Ｏ装置（図示省略）
を一つの側（ＸまたはＹ）又は別の側へ送らせる。図１
に示すように、ルータＲＸ2 及びＲＹ2 は、Ｉ／Ｏパケ
ット・インターフェイス装置１６ｘ及び１６ｙにデュア
ル・ポートされたインターフェイスを供給する。もちろ
ん、Ｉ／Ｏパケット・インターフェイス１６Ｘ，１６Ｙ
が、ルータＲＸ2 及びＲＹ2 によって形成されたデュア
ル・ポート接続によって供給されたクロス−リンク接続
に対する代替としてデュアル・ポート及びルータＲ
Ｘ1 ，ＲＹ1 に接続するためのそれらデュアル・ポート
を有すべくそれ自身を構成することができるということ
は、いま明らかである。
【００３０】ルータ１４の構成及び設計が理解されたと
きに明らかになるように、それらは、図２及び図３に示
すような追加のサブプロセッサシステムを含むべく処理
システム１０の構造を拡張できるように用いるのに向い
ている。図２では、例えば、ルータ１４Ａ及び１４Ｂの
それぞれの一つのポートは、対応サブプロセッサシステ
ム１０Ａ及び１０Ｂを追加のサブプロセッサシステム１
０Ａ’及び１０Ｂ’に接続するために用いられ、それに
より、図１の基本処理システム１０のクラスタを含んで
いる更に大きな処理システムを形成する。同様に、図３
において上記の内容は、サブプロセッサシステム・ペア
１０Ａ／１０Ｂ，１０Ａ’／１０Ｂ’，１０Ａ’’／１
０Ｂ’’，及び１０Ａ’’’／１０Ｂ’’’を備えてい
る、８つのサブプロセッサシステム・クラスタを形成す
べく拡張される。次に、サブプロセッサシステムのそれ
ぞれ（例えば、サブプロセッサシステム１０Ａ）は、図
３が示すように、サブプロセッサシステム１０Ａ及び１
０Ｂが、サブプロセッサシステム１０Ａ’／１０Ｂ’，
１０Ａ’’／１０Ｂ’’，及び１０Ａ’’’／１０
Ｂ’’’を越えてクラスタを拡張するために、追加のル
ータ１４Ｃ及び１４Ｄをそれぞれ含むということを除
き、ＣＰＵ１２、ルータ１４、及びＩ／Ｏパケット・イ
ンターフェイス１６によってＴＮｅｔに接続されたＩ／
Ｏの同じ基本最小構成を本質的に有する。更に図３に示
すように、ルータ１４Ｃ及び１４Ｄの未使用ポート４及
び５は、クラスタを更に拡張するために用いうる。
【００３１】ルータ１４の設計、並びにシステム１０の
トポロジーを構成するときのルータ１４の適切な使用と
共に、メッセージ・パケットを送るために用いる方法に
より、図３の処理システム１０のＣＰＵ１２は、他のサ
ブプロセッサシステムの他の“端末装置”（例えば、Ｃ
ＰＵ又は／及びＩ／Ｏ装置）をアクセスできる。二つの
経路が、ＣＰＵ１２からＩ／Ｏパケット・インターフェ
イス１６に接続している最後のルータ１４まで利用可能
である。例えば、サブプロセッサシステム１０Ｂ’のＣ
ＰＵ１２Ｂは、（サブプロセッサシステム１０Ｂ’）の
ルータ１４Ｂ、ルータ１４Ｄ、及び（サブプロセッサシ
ステム１０Ｂ’’’）のルータ１４Ｂ及び、リンクＬＡ
を介して、ルータ１４Ａ（サブシステム１０
Ａ’’’）、（サブシステム１０Ａ’の）ルータ１４Ａ
を介するＯＲ、ルータ１４Ｃ、及びルータ１４Ａ（サブ
システム１０Ａ’’’）を介してサブプロセッサシステ
ム１０Ａ’’’のＩ／Ｏ１６’’’をアクセスできる。
同様に、サブ処理システム１０Ａ’’のＣＰＵ１２Ａ
は、データを読取りまたは書込むためにサブプロセッサ
１０ＢのＣＰＵ１２Ｂに含まれるメモリを（二つの経路
を介して）アクセスしうる。（処理システムの別のコン
ポーネントの一つのＣＰＵ１２によりメモリ・アクセス
は、分かるように、そのようにするための許可を有する
ことのアクセスを求めているコンポーネントを必要とす
る。この点において、各ＣＰＵ１２は、そのＣＰＵのメ
モリをアクセスするための許可を有している各コンポー
ネントに対するエントリを含み、通常、そのアクセスを
メモリの選択されたセクションに制限し、かつ許可した
アクセスの型を制限している、表を維持する。このよう
な方法で許可を要求することは、誤ったアクセスによる
ＣＰＵのメモリ・データの汚染を防ぐ。）
【００３２】図２に示す処理システムのトポロジーは、
サブプロセッサシステム１０Ａ’，１０Ｂ’のルータ１
４Ａ’，１４Ｂ’に接続すべく、ルータ１４Ａ、１４Ｂ
のポート１、及び補助ＴＮｅｔリンクＬＡを用いて達成
される。それによって得られたトポロジーは、図２に示
す処理システム１０のＣＰＵ１２（１２Ａ，１２Ｂ，１
２Ａ’，１２Ｂ’）とＩ／Ｏパケット・インターフェイ
ス１６との間に冗長通信経路を確立する。例えば、サブ
プロセッサシステム１０Ａ’のＣＰＵ１２Ａ’は、ルー
タ１４Ａ’（イン ポート４、アウト ポート３）、ル
ータ１４Ａ（イン ポート３、アウト ポート０）、及
び関連相互接続ＴＮｅｔリンクＬによって形成された第
１の経路によりサブプロセッサシステム１０ＡのＩ／Ｏ
１６Ａをアクセスしうる。しかしながら、ルータ１４
Ａ’が失われたならば、ＣＰＵ１２Ａ’は、ルータ１４
Ｂ’（イン ポート４、アウト ポート３）、ルータ１
４Ｂ（イン ポート３、アウト ポート１）、リンクＬ
Ａ、及びルータ１４Ａ（イン ポート１、アウト ポー
ト０）によって形成された経路によりＩ／Ｏ １６Ａを
アクセスしうる。また、図２のトポロジーは、システム
１０のＣＰＵｓ１２のペア間に冗長通信経路をも確立
し、フォルトトレラントＣＰＵ間通信に対する手段を供
給するということに注目する。
【００３３】図３は、図２に示したもののトポロジーの
拡張を示す。各サブプロセッサ・ペアの各ルータ１４の
一つのポートを相互接続し、サブプロセッサシステム１
０Ａ’’，１０Ｂ’’及び１０Ａ’’’，１０Ｂ’’’
のルータ１４（１４Ａ’’及び１４Ｂ’’）のポート１
間に追加の補助ＴＮｅｔリンクＬＡ（鎖線接続で図３に
示す）を用いることによって、二つの分離、独立データ
経路がＣＰＵ１２とＩ／Ｏパケット・インターフェイス
１６との間に見出すことができる。このファッションで
は、端末装置（例えば、ＣＰＵ１２またはＩ／Ｏパケッ
ト・インターフェイス１６）は、他の端末装置への少な
くとも二つの経路を有する。二つの端末装置間（例え
ば、図３のシステム１０における、ＣＰＵ１２と他のＣ
ＰＵ１２の間、またはＣＰＵ１２とＩ／Ｏパケット・イ
ンターフェイス１６との間）のアクセスの代替経路を供
給することは、重要な概念である。フォルト・ドメイン
(fault domain)の損失は、二つの残っているフォルト・
ドメイン間の通信を分断しない。ここで、フォルト・ド
メインは、サブプロセッサシステム（例えば、１０Ａ）
でありうる。それゆえに、ルータ１４Ａ’’’及び１４
Ｂ’’’間に補助ＴＮｅｔリンクＬＡなしで、電力が供
給される故障によりサブプロセッサシステム１０Ａが破
壊されたならば、サブプロセッサシステム１０ＢのＣＰ
Ｕ１２Ｂは、（ルータ１４Ａ、ルータ１４Ｃ、ルータ１
４Ａ’’’を介して、Ｉ／Ｏパケット・インターフェイ
ス１６’’’へ）Ｉ／Ｏパケット・インターフェイス１
６’’’へのアクセスを失うであろう。ルータ１４
Ａ’’’及び１４Ｂ’’’間の補助接続ＬＡで、サブプ
ロセッサシステム１０Ａの損失のよるルータ１４Ａ（及
びルータ１４Ｃ）の損失を伴っても、ＣＰＵ１２Ｂ間の
通信は、ルータ１４Ｂのルート、ルータ１４Ｄ、ルータ
１４Ｂ’’’、ルータ１４Ａ’’’へ、及び最後にＩ／
Ｏパケット・インターフェイス１６’’’への補助接続
ＬＡを介してまだ可能である。
【００３４】ＣＰＵアーキテクチャ：ここで図４を参照
すると、ＣＰＵ１２Ａがより詳細に示されている。ＣＰ
Ｕ１２Ａ及び１２Ｂの両方は、構成及び機能が実質的に
同じなので、ＣＰＵ１２Ａの詳細だけを説明する。しか
しながら、特に示さない限り、ＣＰＵ１２Ａの説明がＣ
ＰＵ１２Ｂにも同様に適用するということが理解される
であろう。図４に示すように、ＣＰＵ１２Ａは、両方の
プロセッサ装置２０ａ，２０ｂが同じ命令を受信しかつ
実行し、そして時間において実質的に同じ瞬間に、同じ
データ及び指令出力を発行するように、同期した、ロッ
ク−ステップ動作に対して構成される一対のプロセッサ
装置２０ａ，２０ｂを含む。プロセッサ装置２０ａ，２
０ｂのそれぞれは、対応キャッシュメモリ２２に、バス
２１（２１ａ，２１ｂ）によって、接続される。用いら
れる特定の型のプロセッサ装置は、キャッシュメモリ２
２が必要でないように十分な内部キャッシュメモリを含
むことができる。代替的に、キャッシュメモリ２２は、
プロセッサ装置２０の内部でありうるキャッシュメモリ
を補うために用いることができる。とにかく、キャッシ
ュメモリ２２が用いられたならば、バス２１は、１２８
ビットのデータ、１６ビットの誤り訂正コード（ＥＣ
Ｃ）チェックビットを導通すべく構成され、データ、
（データ及び対応ＥＣＣに対する）２５のタグ・ビッ
ト、タグ・ビットをカバーしている３つのチェックビッ
ト、２２のアドレス・ビット、アドレスをカバーしてい
る３ビットのパリティ、及び７つの制御ビットを保護す
る。
【００３５】また、プロセッサ２０ａ，２０ｂは、Ｘ及
びＹインターフェイス装置２４ａ，２４ｂに分離６４ビ
ット・アドレス／データ・バス２３を介して、それぞれ
結合される。所望ならば、各バス２３ａ，２３ｂ上で伝
達されたアドレス／データは、これはバスの幅を増大す
るが、パリティによっても保護することができる。（プ
ロセッサ２０は、アメリカ合衆国カリフォルニア州サン
タ・クララのシリコン・グラフィッス，インク(Silicon
Graphics, Inc.)のＭＩＰＳディビジョンから入手可能
なような、ＲＩＳＣ Ｒ４０００型マイクロプロセッサ
を含むべく構成されるのが好ましい。） Ｘ及びＹインターフェイス装置２４ａ，２４ｂは、プロ
セッサ装置２０ａ，２０ｂと（二つのＭＣハーフ２６ａ
及び２６ｂからなる）メモリ・コントローラ（ＭＣ）２
６及びダイナミック・ランダム・アクセス・メモリ・ア
レー２８を含んでいるＣＰＵ１２Ａのメモリ・システム
との間にデータ及び指令信号を伝達すべく動作する。イ
ンターフェイス装置２４は、７２ビット・アドレス／指
令バス２５により互いにかつＭｃｓ２６ａ及び２６ｂに
相互接続する。しかしながら、見て分かるように、（Ｅ
ＣＣの８ビットを伴った）データの６４ビット倍長語
（ダブルワード）は、インターフェイス装置２４ によ
ってメモリ２８に書込まれ、一つのインターフェイス装
置２４は、書込まれる倍長語の一つの語（例えば、上位
３２ビット部分）だけを駆動し、他のインターフェイス
装置２４は、倍長語の他の語（例えば、倍長語の下位３
２ビット部分）。更に、各書込み動作で、インターフェ
イス装置２４ａ，２４ｂは、誤りを検査するためにその
インターフェイス装置２４によって書込まれないデータ
上で他のものによって書込まれたデータでクロスチェッ
ク動作を実行する；また、読取り動作では、バス２５上
に置かれたアドレスが同じ方法でクロス・チェックされ
る。キャッシュメモリ２２並びに（主）メモリ２８に書
き込まれたデータの両方を保護するために用いられる特
定のＥＣＣは、通常のものであり、かつ単一ビット誤り
訂正、ダブルビット誤り検出を供給する。
【００３６】概念的に、各倍長語は、“奇数”及び“偶
数”語を含む。Ｍｃｓ２６の一つは、メモリに奇数語を
書込み、他のものは、偶数語を書込む。更に、Ｍｃｓ２
６は、その倍長語に対する８ビット誤り訂正コード（Ｅ
ＣＣ）と一緒に、一度に二つの倍長語を書込む。加え
て、ＥＣＣチェックビットは、倍長語だけでなく、倍長
語が書込まれるメモリ位置のアドレスをカバーするため
にも形成される。後者がアクセスされたときには、ＥＣ
Ｃは、単一ビット誤りを修正し、かつアクセスされた倍
長語が、倍長語がそれから記憶された位置のアドレスに
対応することを検査すると同時にデータに発生しうる、
ダブルビット誤りを検出するために用いられる。ＣＰＵ
１２Ａのインターフェイス装置２４ａ，２４ｂは、ＣＰ
Ｕ１２ＡのＸ及びＹ（Ｉ／Ｏ）ポートをそれぞれサービ
スするための回路素子を形成する。それゆえに、Ｘイン
ターフェイス装置２４ａは、プロセッサシステム１０Ａ
（図１）のルータ１４Ａのポートに双方向ＴＮｅｔリン
クＬｘによって接続し、Ｙインターフェイス装置２４ｂ
は、ＴＮｅｔリンクＬｙによりプロセッサシステム１０
Ｂ（図１）のルータ１４Ｂに同様に接続する。Ｘインタ
ーフェイス装置２４ａは、ルータ１４Ａとサブプロセッ
サシステム１０ＡのＣＰＵ１２Ａとの間の全てのＩ／Ｏ
トラフィックを処理する。同様に、Ｙインターフェイス
装置２４ｂは、ＣＰＵ１２Ａとサブプロセッサシステム
１０Ｂのルータ１４Ｂとの間の全てのＩ／Ｏトラフィッ
クに対して役割を果たす。
【００３７】Ｘインターフェイス装置２４ａをルータ１
４Ａに接続しているＴＮｅｔリンクＬｘ（図１、図２及
び図３）は、上述したように、それぞれがクロック信
号、及び９ビットのデータを運ぶ、二つの１０ビット・
バス３０x ，３２x を含む。バス３０X は、ルータ１４
Ａに送信されたデータを運ぶ；バス３２x は、ルータ１
４Ａから入力してくるデータを運ぶ。同様なファッショ
ンで、Ｙインターフェイス装置２４ｂは、一緒にＴＮｅ
ｔリンクＬｙを形成している二つの１０ビット・バス３
０（出力送信に対する）y 及び３２y （入力送信に対す
る）により（サブプロセッサシステム１０Ｂの）ルータ
１４Ｂに接続される。Ｘ及びＹインターフェイス装置２
４ａ，２４ｂは、ロック−ステップで同時の動作され、
実質的に同じ時間に同じ動作を実質的に実行する。それ
ゆえに、Ｘインターフェイス装置２４ａだけがデータを
バス３０x 上に実際に送信するが、同じ出力データがＹ
インターフェイス装置２４ｂによって生成され、そして
誤り検査に用いられる。Ｙインターフェイス装置２４ｂ
出力データは、それがＸインターフェイス装置２４ａに
よって受信されかつＸインターフェイス装置によって生
成される同じ出力データに対して比較されるところのク
ロス・リンク３４y によってＸインターフェイス装置２
４ａに結合される。このように、ＣＰＵ１２ａのＸポー
トで利用可能にされる出力データは、誤りについて検査
される。
【００３８】同じファッションで、ＣＰＵ１２Ａのポー
トから送信された出力データが検査される。Ｙインター
フェイス装置２４ｂからの出力データは、１０ビット・
バス３０y によりＹポートに、かつＸインターフェイス
装置によって生成されたもので検査される９ビット・ク
ロス・リンク３４y によりＸインターフェイス装置２４
ａに結合される。
【００３９】上述したように、二つのインターフェイス
装置２４ａ，２４ｂは、互いに同期の、ロック−ステッ
プで動作し、それぞれが同時に同じ動作を実質的に実行
する。この理由で、ＣＰＵ１２ＡのＸ及び／又はＹポー
トで受信したデータは、このロック−ステップ・モード
に二つのインターフェイス装置を維持すべく両方のイン
ターフェイス装置２４ａ，２４ｂによって受信されなけ
ればならない。それゆえに、一つのインターフェイス装
置（２４ａまたは２４ｂ）によって受信されたデータ
は、破線及び（Ｘインターフェイス装置２４ａによって
Ｘポートで受信される入力データをＹインターフェイス
装置２４ｂに伝達する）９ビット・クロス・リンク接続
３６x 及び（Ｙインターフェイス装置２４ｂによってＹ
ポートで受信したデータをＸインターフェイス装置２４
ａに伝達する）３６y に示されるように、他のインター
フェイス装置（２４ｂまたは２４ａ）に渡される。ある
一定のより強固なオペレーティング・システムは、マイ
クロプロセッサ・システムのコンテキストにおけるフォ
ルトトレラント機能で構成される。この型のマイクロプ
ロセッサ・システムは、ハードウェアまたはソフトウェ
アによって検出された故障から回復するためにソフトウ
ェアをイネーブルすることによってフォルトトレラント
環境を供給する。例えば、米国特許第 4,817,091号公報
は、各プロセッサが、継続動作の表示をそれにより供給
すべく、ソフトウェア制御の下で、システムのプロセッ
サのそれぞれ（それ自身を含む）に周期的にメッセージ
を送るようなマルチプロセッサ・システムを教示する。
プロセッサのそれぞれは、その通常タスクを実行するこ
とに加えて、別のプロセッサに対してバックアップ・プ
ロセッサとして動作する。バックアップ・プロセッサの
一つが同胞（シブリング）プロセッサからのメッセージ
表示を受信することに失敗した場合には、それ自身のタ
スクを実行することに加えて、その同胞（いま動作不能
であると考えられる) の動作を取って代わる。あまり強
固でないソフトウェアまたはオペレーティング・システ
ムを用いている（即ち、検出された故障から回復するた
めの本質的機能がない）、他のフォルトトレラント技術
は、ハードウェア及び検出された誤りから回復すべく動
作する論理回路で設計される。
【００４０】本発明は、両方の型のソフトウェアに対す
るハードウェア・プラットフォームを供給することに指
向される。それゆえに、強固なオペレーティング・シス
テムが利用可能であるときには、処理システム１０は、
ＣＰＵ１２Ａ及び１２Ｂのそれぞれが独立したファッシ
ョンで動作するような“シンプレックス”モードで動作
すべく構成することができる。ＣＰＵｓ１２は、ＣＰＵ
内部データ経路の種々の重要な地点に誤り検査回路素子
を有して構成される。ルータ１４は、システム１０で相
互接続されうる種々のＣＰＵｓ１２間でプロセッサ間通
信を供給すると共に、システムのＣＰＵからＩ／Ｏパケ
ット・インターフェイス１６によって制御される装置へ
の通信ルートを供給する。誤りが検出されたときには、
その誤りから回復する役割は、ほとんどの場合、ソフト
ウェアに残される。代替的に、あまり強固でないオペレ
ーティング・システム及びソフトウェアに対して、処理
システム１０は、一対のＣＰＵｓ（例えば、ＣＰＵｓ１
２Ａ，１２Ｂ）が同期された、ロック−ステップ・ファ
ッションで動作すべく図１に示すように一緒に結合され
るように“デュプレックス”モードで動作すべく構成さ
れているハードウェア・ベース・フォルトトレランスを
供給し、実質的に同じ瞬間に同じ命令を実行する。それ
ゆえに、各ＣＰＵは、他のチェックとして動作する。Ｃ
ＰＵｓ１２の一つが故障を生じる場合には、それは、
“フェイル−ファースト”でかつ誤りがシステムの残り
に拡散しかつそれらを汚染することが許容される前にシ
ャット・ダウンする。他のＣＰＵ１２は、二つのタスク
を実行すべく動作を継続する。次に、デュプレックス・
モード動作は、システム・ハードウェアに故障の効果を
マスクさせる。
【００４１】データ及び指令記号は、９ビット・データ
及び指令記号を含んでいるメッセージ・パケットによっ
て種々のＣＰＵｓ１２とＩ／Ｏパケット・インターフェ
イス１６との間で伝達される。ＣＰＵ１２の設計を簡略
化するために、プロセッサ２０は、外側のエンティティ
（例えば、別のＣＰＵ１２またはＩ／Ｏパケット・イン
ターフェイス１６を介するＩ／Ｏ装置）と直接通信する
ことから排除される。それよりも、見て分かるように、
プロセッサは、メモリにデータ構造を構成しかつインタ
ーフェイス装置２４に制御を転換する。各インターフェ
イス装置２４は、メモリからのデータ構造をアクセスし
かつメッセージ・パケットに含まれた情報による宛先へ
の通信に対して適切なＸまたはＹポートを介してそれら
を伝送するための直接メモリ・アクセス（ＤＭＡ）機能
のフォームを供給すべく構成されたブロック転送エンジ
ン（ＢＴＥ；図９）を含む。処理システム１０の設計
は、ＣＰＵのメモリ２８に外側のソース（例えば、ＣＰ
Ｕ１２ＢまたはＩ／Ｏ装置）によって読み取られるかま
たは書き込まれることを許容する。この理由で、ＣＰＵ
１２のメモリ２８の外部使用が許可されることを確実に
すべく注意が払われなければならない。それゆえに、メ
モリ２８へのアクセスは、アクセス要求が来た場所、要
求されたアクセスの型、要求されたアクセスの位置、等
のようなファクターを試験することによりアクセスを許
容するかまたは排除するアクセス妥当性検査（確認）機
構によって保護される。アクセス妥当性検査は、以下の
図１６〜図２０の説明中に記載されるアクセス妥当性検
査表（ＡＶＴ）論理回路によって実施される。
【００４２】本発明の種々の態様が、ルータ１４を介し
てＩ／Ｏパケット・インターフェイス１６とＣＰＵｓ１
２との間で伝送されるデータ及び指令パケットの構成を
用いる。従って、処理システム１０の構成の説明を続け
る前に、ＴＮｅｔリンクＬ上で送信されかつルータ１４
によって送られる（ルート付けられる）データ及び指令
記号及びパケットの構成をまず理解することは、有利で
ある。
【００４３】− パケット構成：４つの基本メッセージ
・パケット型がＣＰＵｓ１２とシステムの周辺装置１７
との間に指令記号及びデータを伝達するために用いられ
る。図５（ａ）〜図５（ｄ）は、そのパケットのフィー
ルドの分解と共に、一つのメッセージ・パケットの構成
を示す；図６〜図８は、他の３つのパケット型の構成を
示す。ＴＮｅｔエリア・ネットワーク上に書込みデータ
を伝達するために用いられるメッセージ・パケット型
は、ＨＡＤＣパケットとして識別され、かつ図５（ａ）
に示されている。図示するように、ＨＡＤＣパケット
は、４つのフィールドを有する：８バイト・ヘッダ・フ
ィールド、４バイト・データ・アドレス・フィールド、
Ｎバイト・データ・フィールド（より大きなデータは、
単一パケットによって移動することができるということ
が明らかであるが、Ｎは、６４の最大値であるのが好ま
しい）、及び４バイト・サイクリック冗長チェック（Ｃ
ＲＣ）フィールド。図５（ｂ）に詳細に示される、ヘッ
ダ・フィールドは、３バイト宛先ＩＤを含み、メッセー
ジ・パケットの最終宛先を識別する； メッセージ・パ
ケットのソースまたは送信者、トランザクションの型
（例えば、読取りまたは書込み動作）及びメッセージ・
パケットの型（例えば、データに対する要求か否か、ま
たはデータ要求への応答か否か）を識別する３バイト・
ソースＩＤ。宛先ＩＤは、４つのサブフィールドを含
む： 宛先が配置される“領域”を特定するための領域
ＩＤを含む１４ビット・サブフィールド；識別された領
域内の宛先を特定している、装置ＩＤを含んでいる６ビ
ット・サブフィールド；及び二つの経路間を選択するた
めに用いられる経路選択（Ｐ）ビット；及び更なる拡張
のために確保された３ビット。同様に、ソースＩＤは、
３つのサブフィールドを有する；送信者の領域を識別す
る、１４ビット領域ＩＤ；その領域内の送信装置を識別
する、６ビット装置ＩＤ；及び トランザクションの型
を識別する、上記したような、４ビット型サブフィール
ド。更に、制御フィールドは、９ビット指令／データ
“記号”によるメッセージ・パケットの添付したデータ
・フィールドに含まれるデータの量を特定する。（各記
号は、以下に示すように、指令記号としてデータバイト
を、またはその逆を、表わすことができる、単一ビット
誤りに対して保護すべく９ビット量としてコード化され
たデータの８ビット・バイト誤りである。）
【００４４】図５（ｂ）に特に示さないのは、宛先フィ
ールドが３つのサブフィールド、即ち、領域(Region)
（１４ビット）、装置(Device)（６ビット）及び経路選
択(Path Select) （１ビット）に分割されるという事実
である。領域フィールドの情報は、メッセージ・パケッ
トの宛先を含んでいる特定の“領域”を識別する。領域
の概念は、ルータ１４のアーキテクチャの説明に関連し
て以下に説明する。６ビット装置フィールドは、メッセ
ージ・パケットの最終宛先である特定の装置（例えば、
装置１７、ＣＰＵ１２、またはＭＰ１８）を識別する。
領域及び装置フィールドは、宛先を漸増的かつ一意に識
別する。経路選択ビットとして確保されたビットは、メ
ッセージ・パケットの宛先を含んでいる（図１に示した
ような）二つの“側”ＸまたはＹの一つまたは他のもの
を識別すべく動作する。経路選択ビットは、メモリ・ア
クセス妥当性検査（図１６及び図１７）及びルータのポ
ート選択動作（図３１）に関連して以下に更に説明す
る。残りの３ビットは、必要により更なる拡張のために
確保されている。４バイト・データ・アドレス・フィー
ルドは、図５（ｃ）に詳細に示される。アドレス・フィ
ールドは、ＨＡＤＣパケットの場合に、データの添付し
たＮバイトが書込まれる宛先の仮想位置を識別する。例
えば、メッセージ・パケットのソースが、ＣＰＵ１２の
メモリ２８に書込まれるべきデータを含んでいるＩ／Ｏ
装置１７であるならば、データ・アドレス・フィールド
は、データが書込まれるべきメモリ２８における位置を
識別しているアドレスを含む。（見て分かるように、Ｃ
ＰＵｓに対してデータ・アドレスは、ＡＶＴ論理回路
（図１６）によってメモリ２８をアクセスするために実
際に用いられる物理アドレスに変換される。Ｉ／Ｏパケ
ット・インターフェイス１６は、同様な妥当性検査及び
変換機構を有する。）アドレス・フィールドがＣＰＵ１
２のメモリ位置を識別するときには、フィールドは、二
つのサブフィールドを含む：アドレス・フィールドの上
位２０ビットは、２０ビット・メモリ頁数を形成する；
残りの１２ビットは、メモリ頁にオフセットを形成す
る。頁数は、妥当性検査情報を含むエントリを含んでい
る表の中へのインデックス（索引）としてＡＶＴ論理回
路（図１６）によって用いられる。
【００４５】説明したように、ＨＡＤＣメッセージ・パ
ケットは、処理システム１０の端末装置（例えばＣＰＵ
１２）間で書込みデータを伝達すべく動作する。しかし
ながら、他のメッセージ・パケットは、それらの機能及
び使用により、異なって構成されうる。それゆえに、図
６は、ヘッダ、アドレス、及びＣＲＣフィールドだけを
含んでいるＨＡＣメッセージ・パケットを示す。ＨＡＣ
パケットは、システム・コンポーネント（例えば、Ｉ／
Ｏ装置１７）に読取りデータ要求を送信するために用い
られる。図７は、８バイト・ヘッダ・フィールド、Ｎバ
イト・データ・フィールド（再度、いかなる整数でもあ
りうるが、Ｎは、６４までである）、及び４バイト・Ｃ
ＲＣフィールドを有している、ＨＤＣ型のメッセージ・
パケットを示す。ＨＤＣメッセージ・パケットは、要求
されたデータのリターン（戻り）を含む、読取り要求へ
の応答を伝達するためである。図８は、８バイト・ヘッ
ダ、及び４バイトＣＲＣだけを含んでいる、ＨＣメッセ
ージ・パケットを示す。ＨＣメッセージ・パケットは、
データを書込むための要求に肯定応答するために用いら
れる。
【００４６】− インターフェイス装置：Ｘ及びＹイン
ターフェイス装置２４（即ち、２４ａ及び２４ｂ−図
４）は、ＣＰＵ１２内の３つの主な機能を実行すべく動
作する：プロセッサ２０をメモリ２８にインターフェイ
スすること；プロセッサに対して透過的に動作するが、
その制御下で、Ｉ／Ｏサービスを供給すること；及び外
側ソースからのメモリ２８へのアクセスに対する要求の
妥当性を検査すること。まずインターフェイス機能に関
して、Ｘ及びＹインターフェイス装置２４ａ，２４ｂ
は、読取られた／書込まれたデータのフェイル−ファー
スト検査を含むような方法でデータを書込みかつ読取る
ためにプロセッサ２０ａ，２０ｂをメモリ・コントロー
ラ（Ｍｃｓ２６ａ，２６ｂ）及びメモリ２８にそれぞれ
伝達すべく動作する。例えば、書込み動作は、後で検索
（読取り）されたときに、適当なデータが検索されるだ
けでなく、適切なアドレスから検索されたことが分かる
ように、メモリ２８に書込まれたデータだけでなく、そ
のデータが書込まれる位置のメモリ・アドレスも、見て
分かるように、カバーする誤り訂正コード（ＥＣＣ）を
発生すべくそのインテグリティ（及び同時に、インター
フェイス装置２４が動作すること）を確実にすべく書込
まれるべきデータをクロス・チェックするために協同し
ている二つのインターフェイス装置２４ａ，２４ｂを有
する。
【００４７】Ｉ／Ｏアクセスに関して、プロセッサ２０
は、入力／出力システムと直接伝達するための機能を備
えていない；それよりも、それらは、メモリ２８にデー
タ構造を書込み、次にそれらのデータ構造を検索すべく
直接メモリ・アクセス（ＤＭＡ）動作を実行するインタ
ーフェイス装置２４へ制御を渡し、そして所望の宛先へ
の伝達のためにＴＮｅｔにそれらを渡さなければならな
い。（宛先のアドレスは、データ構造それ自体に示され
る。） Ｘ及びＹインターフェイス装置２４の第３の機能であ
る、メモリ２８へのアクセス妥当性検査は、インターフ
ェイス装置によって保守されるアドレス妥当性検査及び
変換（ＡＶＴ）表を用いる。ＡＶＴ表は、アクセスが許
可された各システム・コンポーネント（例えば、Ｉ／Ｏ
装置１７、またはＣＰＵ１２）に対するアドレス、許可
されたアドレスの型、及びアクセスが許可されるメモリ
の物理位置を含む。表は、入力メッセージ・パケットに
含まれたアドレスが仮想アドレスなので、アドレス変換
を実行するための手段にもなる。これらの仮想アドレス
は、メモリ２８をアクセスするためにメモリ制御装置２
６により認識可能な物理アドレスにインターフェイス装
置によって変換される。
【００４８】図９を参照すると、ＣＰＵ１２ＡのＸイン
ターフェイス装置２４ａの簡略化されたブロック図が示
されている。コンパニオンＹインターフェイス装置２４
ｂ（並びにＣＰＵ１２Ｂ、または他のＣＰＵ１２のイン
ターフェイス装置２４）は、実質的に同じように構成さ
れる。従って、インターフェイス装置２４ａの説明が処
理システム１０の他のインターフェイス装置２４にも同
様に適用されるということが理解されるであろう。図９
に示すように、Ｘインターフェイス装置２４ａは、プロ
セッサ・インターフェイス６０、メモリ・インターフェ
イス７０、割込み論理回路８６、ブロック転送エンジン
（ＢＴＥ）８８、アクセス妥当性検査及び変換論理回路
９０、パケット送信機９４、及びパケット受信機９６を
含む。
【００４９】− プロセッサ・インターフェイス：プロ
セッサ・インターフェイス６０は、プロセッサ２０ａと
Ｘインターフェイス装置２４ａとの間の情報フロー（デ
ータ及び指令）を処理する。６４ビット・アドレス及び
データ・バス（ＳｙｓＡＤ）２３ａと９ビット指令バス
２３ｂとを含んでいる、プロセッサ・バス２３は、プロ
セッサ２０ａ及びプロセッサ・インターフェイス６０を
互いに結合する。ＳｙｓＡＤバス２３ａは、通常の時分
割ファッションで、メモリ・アドレス及びデータを運ぶ
と同時に、指令バス２３ｂは、指令及びデータ識別子情
報（ＳｙｓＣｍｄ）を運び、ＳｙｓＡＤバス２３ａ上で
実質的に同時に運ばれた指令を識別しかつ認定する。プ
ロセッサ・インターフェイス６０は、プロセッサ・イン
ターフェイスのメモリまたは制御レジスタに読取り／書
込みを渡すためにプロセッサ装置２０ａによって発行さ
れた指令を解釈すべく動作する。更に、プロセッサ・イ
ンターフェイス６０は、（メモリ・コントローラ２６を
介して）メモリ２８へのアクセスに対してアドレス及び
データをバッファする一時記憶装置（図示省略）を含
む。メモリから読取ったデータ及び指令情報は、プロセ
ッサ装置２０ａへの途中で同様にバッファされ、かつプ
ロセッサ装置がそれを受容する準備ができたときに利用
可能になる。更に、プロセッサ・インターフェイス６０
は、Ｘインターフェイス装置２４ａに対して必要割込み
信号を生成すべく動作する。
【００５０】プロセッサ・インターフェイス６０は、双
方向性６４ビット・プロセッサ・アドレス／データ・バ
ス７６によってメモリ・インターフェイス７０及び構成
レジスタ７４に接続される。構成レジスタ７４は、Ｘイ
ンターフェイス装置２４ａの他のコンポーネントに含ま
れる種々の制御レジスタの記号的表現であり、かつそれ
らの特定コンポーネントを説明するときに説明する。し
かしながら、図９に特に示されていないが、構成レジス
タ７４の種々のものがＸインターフェイス２４ａを実施
するために用いられる論理回路の他のもの中に分散する
という事実により、プロセッサ・アドレス／データ・バ
ス７６は、同様にそれらのレジスタに対する読取りまた
は書込みに結合される。構成レジスタ７４は、プロセッ
サ２０ａに対して読取り／書込みアクセス可能である；
それらは、Ｘインターフェイス装置を“個人専用化”さ
せる。例えば、一つのレジスタは、ＣＰＵ１２Ａから生
ずるメッセージ・パケットのソース・アドレスを形成す
るために用いられる、ＣＰＵ１２Ａのノード・アドレス
を識別する；別の、読取り可能専用は、インターフェイ
ス装置２４の固定識別番号を含み、かつ他のレジスタ
は、例えば、（データ構造及びＢＴＥ指令／制御語が配
置される）ＢＴＥ８８、（メッセージ・パケットを介し
て受信した外部で生成された割込みについての情報を含
む割込みキューを指している）割込み論理回路８６、ま
たはＡＶＴ論理回路９０によって用いることができるメ
モリの領域を画定する。他のレジスタは、割込み論理回
路８６による割込みポスティング（記入）に対して用い
られる。レジスタの多くは、それらを採り入れている論
理回路コンポーネント（例えば、割込み論理回路８６、
ＡＶＴ論理回路９０、等）を説明するときに以下に更に
説明する。
【００５１】メモリ・インターフェイス７０は、二つの
３６双方向ビット・バス２５ａ，２５ｂを含むバス２５
によってＸインターフェイス装置２４ａをメモリ・コン
トローラ２６（及びＹインターフェイス装置２４ｂ；図
４参照）に結合する。メモリ・インターフェイスは、プ
ロセッサ装置２０、ＢＴＥ８８、及びＡＶＴ論理回路９
０からのメモリ・アクセスに対する要求間を調停(arbit
rate) すべく動作する。プロセッサ装置２０ａからのメ
モリ・アクセスに加えて、メモリ２８は、例えば、Ｉ／
Ｏ装置１７からプロセッサ装置２０ａによって読取られ
るべく要求されたデータを記憶するために、処理システ
ム１０のコンポーネントによってもアクセスされうる
か、またはメモリ２８は、プロセッサ装置によってメモ
リに予めセットアップされたＩ／Ｏデータ構造に対して
もアクセスされうる。これらのアクセスは、全て非同期
なので、それらは、調停されなければならず、かつメモ
リ・インターフェイス７０は、この調停を実行する。メ
モリ２８からアクセスされたデータ及び指令情報は、メ
モリ読取りバス８２によってメモリ・インターフェイス
からプロセッサ・インターフェイス６０に、並びに割込
み論理回路８６、ブロック転送エンジン（ＢＴＥ）８
８、及びアクセス妥当性検査及び変換（ＡＶＴ）論理回
路９０に結合される。以下に詳述するように、データ
は、倍長語量でメモリ２８に書込まれる。しかしなが
ら、Ｘ及びＹインターフェイス装置２４ａ及び２４ｂの
両方のメモリ・インターフェイス７０は、（６４ビッ
ト）倍長語を形成しかつバス２５に適用し、各メモリ・
インターフェイス７０は、その６４ビット倍長語量の３
２ビットだけを書込む役割を果たす；メモリ・インター
フェイス７０によって書込まれない３２ビットは、それ
らが誤りに対して同じ３２ビットと比較されるコンパニ
オン・インターフェイス装置２４によってメモリ・イン
ターフェイスに結合される。
【００５２】ちょっと脇道にそれると、図１〜図３の処
理システムでは、割込みは、特定割込み型を伝達するた
めに専用信号回線の従来技術を用いるよりも、メッセー
ジ・パケットとして送信される。割込み情報を含んでい
るメッセージ・パケットが受信されるときには、その情
報は、ＣＰＵ１２Ａの内部で生成された割込みと共に、
プロセッサ２０による作用に対して処理しかつポスティ
ングするために割込み論理回路８６に運ばれる。内部で
生成された割込みは、割込みの原因を示している、（割
込み論理回路８６の内部の）レジスタ７１にビットをセ
ットする。次に、プロセッサ２０は、割込みにより読取
りかつ作用することができる。割込み論理回路は、以下
により完全に説明する。Ｘインターフェイス装置２４ａ
のＢＴＥ８８は、直接メモリ・アクセスを実行すべく動
作し、かつプロセッサ２０に外部資源をアクセスさせる
機構を供給する。ＢＴＥ８８は、プロセッサ２０に透過
である、Ｉ／Ｏ要求を生成すべくプロセッサ２０によっ
てセットアップし、かつ要求が終了したときにプロセッ
サに知らせることができる。ＢＴＥ論理回路８８は、以
下に更に説明する。入力メッセージ・パケットに含まれ
るメモリ・アクセスに対する要求は、ＡＶＴ論理回路９
０によって妥当性が検査される。アクセス要求の妥当性
検査は、要求のソースの識別、要求されたアクセスの型
を含んでいる、種々の許可により行われる。更に、ＡＶ
Ｔ論理回路は、要求が適切に確認されたときに実際のア
クセスにするために用いることができる物理メモリ・ア
ドレスに、メッセージ・パケットに含まれたときには仮
想アドレスである、アクセスが所望である（受信したメ
ッセージ・パケットに含まれる）メモリ・アドレスを変
換する。また、ＡＶＴ論理回路９０は、以下により詳細
に説明する。
【００５３】ＢＴＥ論理回路８８は、送られるべきデー
タ及び／又は指令記号をパケット送信機９４に供給すべ
くＡＶＴ論理回路９０に関連して動作する。次に、パケ
ット送信機９４は、メッセージ・パケット・フォームに
ＢＴＥ及びＡＶＴ論理回路８８，９０から受信した情報
をアセンブルし、それらが送信できるまでそれらをバッ
ファする。更にまた、ＢＴＥ及びＡＶＴ論理回路８８，
９０は、入力メッセージ・パケットを受信し、解釈しか
つ処理すべくパケット受信機９６で動作し、必要により
それらをバッファし、かつメモリ２８に記憶するために
必要な８バイト幅フォーマットにそれらを変換する。プ
ロセッサから発生されたトランザクション要求を含んで
いる出力メッセージ・パケット（例えば、Ｉ／Ｏ装置か
らブロック・データを要求している読取り要求）は、要
求トランザクション論理回路（ＲＴＬ）１００によって
監視される。ＲＴＬ１００は、要求が所定の期間内に応
答するかどうかを確認するアウトバウンド（出発）要求
に対するタイム−アウト・カウンタを供給する；もしそ
うでなければ、ＲＴＬは、要求が受け入れられなかった
ことをプロセッサ２０に報告すべく（割込み論理回路８
６によって処理されかつ報告される）割込みを生成す
る。加えて、ＲＴＬ１００は、応答を確認する。ＲＴＬ
１００は、応答に対するアドレスを保持し、かつそれが
応答を位置決めできるようにプロセッサ２０に既知な位
置で応答をメモリ２８に配置することができるように応
答が受信されたときにこのアドレスをＢＴＥ８８に進め
る。
【００５４】ＣＰＵｓ１２のそれぞれは、説明するよう
に、多数の方法で検査される。一つのそのような検査
は、各ＣＰＵのインターフェイス装置２４ａ，２４ｂの
動作の前進(on-going)監視である。インターフェイス装
置２４ａ，２４ｂは、ロック−ステップで動作するの
で、同期性検査は、それらの内部状態のあるものの連続
比較によりペアになったインターフェイス装置２４ａ，
２４ｂの動作状態を監視することによって実行できる。
このアプローチは、ＣＰＵ１２Ａの装置２４ａに含まれ
る状態マシン（図示省略）の１ステージを使用し、かつ
そのステージによって想定された各状態をインターフェ
イス装置２４ｂのその同じ状態マシン・ステージと比較
することによって実施される。インターフェイス装置２
４の全ての装置は、それらの動作を制御すべく状態マシ
ンを用いる。従って、インターフェイス装置２４とＭＣ
２６との間のデータ転送を制御するメモリ・インターフ
ェイス７０の状態マシンを用いるのが好ましい。それゆ
えに、インターフェイス装置２４ａのメモリ・インター
フェイス７０に用いられる状態マシンの選択されたステ
ージが選択される。また、一つのインターフェイス装置
２４ｂの状態マシンの同じステージも選択される。二つ
の選択されたステージは、インターフェイス装置２４
ａ，２４ｂ間で伝達されかつインターフェイス２４ａ，
２４ｂの両方に含まれる比較回路によって受信される。
インターフェイス装置が互いにロック−ステップで動作
すると、状態マシンは、同じ同一状態を通って同様にマ
ーチし、実質的に同じ瞬間で各状態を想定する。インタ
ーフェイス装置が誤りに遭遇するか、または故障したな
らば、そのアクティビティは、インターフェイス装置が
発散する原因となり、かつ状態マシンは、異なる状態を
想定する。また、状態マシンから比較回路に伝達された
選択ステージが異なる場合もある。この相違は、比較回
路が、そのＣＰＵのインターフェイス装置２４ａ，２４
ｂがもはやロック−ステップでないＣＰＵ１２Ａ（また
は１２Ｂ）の注意を喚起する“損失ｓｙｎｃ(lost syn
c) ”誤り信号を発行し、かつそれに応じて作用する原
因となる。この技術の一例は、Humphrey, et. al. によ
り発明されかつ本願発明の出願人にアサインされた米国
特許第 4,672,609号公報に見ることができる。
【００５５】図９に戻ると、ＣＰＵ１２ＡのＸインター
フェイスのパケット受信機９６は、Ｘポートだけをサー
ビスすべく機能し、サブプロセッサシステム１０Ａ（図
１）のルータ１４Ａによって送信されたそれらのメッセ
ージ・パケットだけを受信する。Ｙポートは、コンパニ
オン・サブプロセッサシステム１０Ｂのルータ１４Ｂか
らメッセージ・パケットを受信すべくＹインターフェイ
ス装置２４ｂによってサービスされる。しかしながら、
両方のインターフェイス（並びにＭｃｓ２６及びプロセ
ッサ２０）は、示されたように、基本的に構造及び機能
において両方が実質的に同一である互いのミラー・イメ
ージである。この理由で、一つのインターフェイス装置
（例えば、２４ａ）によって受信された、メッセージ・
パケット情報は、コンパニオン・インターフェイス装置
（例えば、２４ｂ）へも処理するために渡されなければ
ならない。更に、インターフェイス装置２４ａ，２４ｂ
の両方は、ＸまたはＹポートからの送信に対して同じメ
ッセージ・パケットをアセンブルするので、関連ポート
（例えば、Ｙポート）から実際に伝達されるインターフ
ェイス装置（例えば、２４ｂ）によって送信されるメッ
セージ・パケットは、誤りに対するクロス−チェックの
ために他のインターフェイス装置（例えば、２４ａ）に
も結合される。これらの特徴は、図１０及び１３に示さ
れている。
【００５６】− パケット受信機：図１０を参照する
と、Ｘ及びＹインターフェイス装置２４ａ，２４ｂのパ
ケット受信機９６（９６ｘ，９６ｙ）の受信部分は、拡
大して示されている。示したように、各パケット受信機
９６ｘ，９６ｙは、ＴＮｅｔリンク３２の対応している
ものを受信すべく結合されたクロックｓｙｎｃ（ＣＳ）
ＦＩＦＯ１０２を有する。ＣＳ ＦＩＦＯｓ１０２は、
パケット受信機９６の局所クロックに入力指令／データ
記号を同期すべく動作し、それらをバッファして、それ
をマルチプレクサ（ＭＵＸ）１０４に渡す。しかしなら
が、Ｘポート及びＸインターフェイス２４ａのパケット
受信機９６ｘで受信した情報は、ＭＵＸ１０４ｘに渡さ
れることに加えて、クロス−リンク接続３６x によりＹ
インターフェイス装置２４ｂのパケット受信機９６ｙの
ＭＵＸ１０４ｙに結合されるということに注目する。同
様なファッションで、Ｙポートで受信した情報は、クロ
ス−リンク接続３６y によりＸインターフェイス装置２
４ａに結合される。この方法で、対応Ｙ，Ｙインターフ
ェイス装置によりＸ，Ｙポートの一つで受信された情報
パケットの指令／データ記号は、両方が同じ情報を処理
しかつインターフェイス装置２４の他のコンポーネント
及び／又はメモリ２８に伝達するように他のものに渡さ
れる。
【００５７】図１０を続けると、どのポートＸ，Ｙがメ
ッセージ・パケットを受信しているいかにより、ＭＵＸ
ｓ１０４は、インターフェイス装置２４の記憶及び処理
論理回路１１０への通信に対してＣＳ ＦＩＦＯｓ１０
２ｘ，１０２ｙの一つまたは他のものの出力のいずれか
を選択する。各９ビット記号に含まれる情報は、その符
号化が図１４を参照して以下に説明される、指令または
データ情報の８ビット・バイトである。記憶及び処理論
理回路１１０は、まず９ビット記号を８ビットデータま
たは指令バイトに変換し、６４ビット倍長語としてバイ
トを編成し、よのように形成された倍長語を入力パケッ
ト・バッファ（特に示していない）に渡す。入力パケッ
ト・バッファは、それをメモリ・インターフェイス７
０、並びにＡＶＴ論理回路９０及び／又はＢＴＥ８８に
渡すことができるまで受信した情報を一時的に保持す
る。パケット受信機９６は、それぞれメッセージ・パケ
ットのＣＲＣを検査するＣＲＣチェッカ論理回路１０６
を含む。各ＣＲＣチェッカ論理回路１０６は、どのポー
ト（ＸまたはＹ）がメッセージ・パケットを受信するか
に関係なく、両方の受信機９６ｘ，９６ｙが受信したメ
ッセージ・パケットのＣＲＣを検査するように配置され
るということに、特に、注目する。この特徴は、フォル
ト分離機能を有する。この受信ステージで検査されるけ
れども、他のものからではなく一つの受信機からのＣＲ
Ｃ誤り表示は、二つの受信機間のインターフェイスまた
は誤りを発行している受信機の論理回路における問題を
示す。それゆえに、フォルトは、受信しているＣＳ Ｆ
ＩＦＯの出力からの経路のその部分に対して少なくとも
最初のうちは分離することができる。
【００５８】図示されていないのは、ＣＳ ＦＩＦＯｓ
１０２ｘ，１０２ｙの出力は、ＭＵＸ１０４に加えて指
令復号装置にも結合されるという事実である。指令復号
装置は、指令記号を認識すべく（以下に説明する方法で
データ記号からそれらを区分すべく）動作し、受信機制
御装置、パケット受信機動作を制御すべく機能する状態
マシン・ベース素子に印加される指令信号をそれから生
成すべく指令記号を復号する。上述したように、パケッ
トは、周期冗長検査（ＣＲＣ）値によって誤り保護され
る。それゆえに、受信したパケットのＣＲＣ情報がＭＵ
Ｘ１０４の出力に現れるときには、記憶制御装置の受信
機制御部分は、ＣＲＣ記号を計算するためにＣＲＣ検査
論理回路１０６をイネーブルし、同時に、データ記号
は、受信したＣＲＣに対する生成された量をメッセージ
・パケットと続いて比較すべく受信される。可能な誤り
がパケット受信機９６への送信中に生じたことを示して
いる、ミスマッチが存在するならば、ＣＲＣ検査論理回
路１０６は、割込みレジスタ（割込みレジスタ２８０；
図２１）をセットするために用いられる誤り割込み信号
（ＢＡＤＣＲＣ）を発行しかつパケットは、廃棄され
る。しかしながら、パケット・ヘッダは、後の試験のた
めに割込みキューにセーブされる。
【００５９】以下に更に説明するように、ＣＳ ＦＩＦ
Ｏｓは、インターフェイス装置２４のパケット受信機９
６においてだけでなく、ルータ１４及びＩ／Ｏパケット
・インターフェイス１６の各受信ポートでも見出され
る。しかしながら、ＣＰＵｓ１２Ａ，１２Ｂとルータ１
４Ａ，１４Ｂ（即ち、ポート１及び２）を接続するＴＮ
ｅｔリンクＬから記号を受信するために用いられたＣＳ
ＦＩＦＯｓは、ルータ１４の他のポート上で用いられ
るもの、及びＣＰＵ１２に直接接続されていない他のル
ータ１４とは多少異なる。換言すると、周波数ロックド
(frequency locked)クロッキングを用いている素子間で
記号を伝達するために用いられたＣＳ ＦＩＦＯｓは、
近周波数クロッキングを用いている素子間で記号を伝達
するために用いられたものとは異なる。また、以下の説
明は、ＣＳ ＦＩＦＯｓは、近周波数モード（即ち、送
信及び受信素子のクロック信号は、同じである必要はな
いが、所定のトレランス内であることが期待される）で
動作している素子間でＴＮｅｔリンクＬ上の情報を転送
することにおける重要部分の役をするということも明ら
かにする。しかし、ＣＳＦＩＦＯｓは、一対のサブプロ
セッサシステムがデュプレックス・モードで動作しかつ
サブプロセッサシステム１０Ａ，１０Ｂの二つのＣＰＵ
ｓ１２Ａ及び１２Ｂが同期された、ロック−ステップで
動作し、同時に同じ命令を実行するときには、より重要
な部分の役をし、かつ固有の機能を実行する。この後モ
ードで動作しているときには、ルータ１４Ａまたは１４
Ｂの一つからＣＰＵｓ１２Ａ及び１２Ｂに送信された情
報が、同期、ロック−ステップ動作を維持するために本
質的に同時に両方のＣＰＵｓによって受信されること
は、絶対必要である。ルータ１４Ａ及び１４Ｂのクロッ
クキング・レジムがＣＰＵｓ１２Ａ及び１２Ｂのものに
正確に同期されることを確実にするのは、周波数封じ込
みクロッキングを用いているときでさえも、非常に難し
いので、これは、不幸にも、容易なタスクではない。Ｃ
ＰＵｓ１２のパケット受信機９６において、ＣＰＵ１２
に記号を送信するために用いられるルータ１４のクロッ
クとそれらの記号を受信すべくインターフェイス装置２
４によって用いられるクロックとの間の可能な相違を収
容する(accommodate) ことは、ＣＳ ＦＩＦＯｓ１０２
の機能である。
【００６０】ＣＳ ＦＩＦＯ １０２の構造は、図
に、説明の目的で、図式的しめされている；ＣＳ ＦＩ
ＦＯの好ましい構造は、図１２に示されている。再び、
ＣＳＦＩＦＯに対してここで参照がなされるときには、
特に示さない限り、図１１を参照して説明される機能及
び動作、及び図１２に示された構造を有している構造を
参照することを意図するということが理解されるべきで
ある。従って、図１１のＣＳ ＦＩＦＯの説明は、その
性質において一般的であることを意図しており、そのよ
うに理解されるべきである。更に、上記したように、周
波数ロックド動作に用いられるＣＳ ＦＩＦＯｓのある
ものは、近周波数動作で用いられるものと異なるが、以
下の説明は、両方に適用する。その説明に続いては、近
周波数環境における動作のためにＣＳ ＦＩＦＯの一般
的な構成になされなければならない変更の説明である。
図１１に示すのは、パケット受信機９６ｘのＣＳ ＦＩ
ＦＯ １０２ｘである。ＣＳ ＦＩＦＯ １０２ｙは、
ＣＳ ＦＩＦＯ １０２ｘの以下の説明がＣＳＦＩＦＯ
１０２ｙに同様に適用されることが理解されるような
実質的に同一の構成及び動作である。図１１では、ＣＳ
ＦＩＦＯ １０２ｘは、ルータ１４Ａ（図１）の送信
（Ｘｍｔ）レジスタ１２０から送信される９ビット指令
／データ記号及びルータからの添付送信クロック（Ｔ＿
Ｃｌｋ）を受信すべくＴＮｅｔリンク３２x によって結
合されて示される。図１１の破線Ｂは、対応ＴＮｅｔリ
ンク３２x の一端における送信エンティティ（ルータ１
４Ａ）とＣＰＵ１２Ａの受信エンティティ、パケット受
信機９６ｘとの間のクロック境界を記号化する。従っ
て、ＣＳ ＦＩＦＯ １０２ｘは、記憶キュー１２６へ
渡される前にそれらが一時的に保持される（例えば、一
つのＴ＿Ｃｌｋ期間に対して）受信（Ｒｃｖ）レジスタ
１２４で９ビット記号を受信する。記憶キュー１２６
は、表示及び説明の容易のために４つの位置を含んで示
される。しかしながら、追加記憶位置が供給でき、かつ
事実必要または所望でありうることは、この分野におけ
る当業者には、明らかである。
【００６１】受信した記号は、プッシュ・ポインタ・カ
ウンタ１２８によって識別された記憶キュー１２６の位
置で（Ｒｃｖレジスタ１２４から）ＣＳ ＦＩＦＯ １
０２ｘ上に“プッシュ”される。プッシュ・ポインタ・
カウンタ１２８は、Ｔ Ｃｌｋによってクロックされ
る、バイナリ・カウンタ（２進計数器）の形であるのが
好ましい。次に、受信した記号は、プル・ポインタ・カ
ウンタ１３０によって識別される記憶キュー１２６の位
置から逐次的に“プル(pull)”され、ＦＩＦＯ出力レジ
スタ１３２に渡される。局所クロック信号、“Ｒｃｖ
Ｃｌｋ”は、記憶キュー１２６及びＦＩＦＯ出力レジス
タ１３０から記号をプルするために用いられ、（ＣＰＵ
１２Ａに対して）内部で生成された信号によって生成さ
れる。ＦＩＦＯ出力レジスタ１３２からの記号は、ＭＵ
Ｘ１０４ｘに行く。ＴＮｅｔ送信に用いられたプロトコ
ルにより、記号の一定ストリームは、常に全ての送信ポ
ート（例えば、ＣＰＵ１２ａのＸ及びＹポート、ルータ
１４ＡまたはＩ／Ｏインターフェイス１６のいずれかの
送信ポート−図１）から送信される；それらは、ある一
定の情況（例えば、リセット、初期化、同期化及び以下
に説明するその他）の間を除いて − 実際の指令／デ
ータ記号（例えば、パケット）またはＩＤＬＥ記号のい
ずれかでありうる。上述したように、ルータ１４Ａの送
信レジスタ１２０に保持された各記号は、Ｒｃｖレジス
タ１２４に結合され、かつルータ１４Ａによって供給さ
れるクロック信号、Ｔ＿Ｃｌｋで、記憶キュー１２６に
記憶される。逆に言えば、記号は、局所的に生成された
クロック、Ｒｃｖ Ｃｌｋと同期して記憶キュー１２６
からプルされる。これらは、実質的に同じ周波数である
にもかかわらず、二つの異なるクロック信号である。し
かしながら、ＣＳ ＦＩＦＯ １０２ｘに入ってくる記
号とＣＳ ＦＩＦＯからプルされるその同じ記号との間
に十分な時間（例えば、２〜３のクロック）が存在する
限り、準安定性問題が存在すべきではない。入力クロッ
ク信号（Ｔ＿Ｃｌｋ）及びＲｃｖ Ｃｌｋが周波数封じ
込みモードで動作されるときには、ＣＳ ＦＩＦＯ１０
２ｘは、決してオーバーフローまたはアンダーフローす
べきでない。
【００６２】ＣＳ ＦＩＦＯ １０２ｘを初期化するの
は、次の通りである。アウトセットでは、ルータ１４Ａ
は、送信クロック信号、Ｔ＿Ｃｌｋの各パルスに対する
ＩＤＬＥ記号を送信し、ＩＤＬＥ記号でＲｃｖレジスタ
１２４、記憶キュー１２６、及びＦＩＦＯ出力レジスタ
１３２を最後に充たし、ＣＳ ＦＩＦＯ １０２ｘをア
イドル状態にリセットする。プッシュ・ポインタ・カウ
ンタ１２８及びプル・ポインタ・カウンタ１３０は、Ｓ
ＹＮＣ指令記号の受信（及び検出）によりリセットされ
る。ＳＹＮＣ信号の受信は、プッシュ・ポインタ・カウ
ンタ１２８を、記憶キュー１２６の特定の位置に対する
ポイントにセットする原因になる。同時に、プル・ポイ
ンタ・カウンタ１３０は、好ましくは２つの記憶位置に
よってプッシュ・ポインタ・カウンタのそれから離間し
た記憶キュー１２６の位置におけるポイントに同様にセ
ットされる。それゆえに、公称(nominal) ２クロック遅
延は、記憶キュー１２６に入ってくる記号と記憶キュー
を出て行くその同じ記号との間に確立され、それがクロ
ック・アウトされかつＭＵＸ１０４ｘ（及び１０４ｙ）
によって記憶及び処理装置１１０ｘ（及び１１０ｙ）に
渡される前に記憶キュー１２６に入ってくる各記号を整
定(settle)させる。送信及び受信クロックは、位相−独
立であるので、公称２クロック遅延は、許容されたリセ
ット・スキューが１クロック以下であるべく期待される
ようにある所定量が＋または−の誤りを含む。
【００６３】図１２は、各組合せが記憶キュー１２６の
記憶位置を形成している、マルチプレクサ／ラッチ組合
せ１４０，１４２によって形成されているとして記憶キ
ュー１２６を示している、ＣＳ ＦＩＦＯ １０２ｘの
一つの実施を示す。ラッチ１４２は、Ｔ＿Ｃｌｋの各パ
ルスでクロックされる。プッシュ・ポインタ・カウンタ
１２８は、その関連ラッチ１４２に結合されるべくマル
チプレクサ１４０の一つにｒｃｖレジスタ１２４の出力
を選択させるべくデコータ１４４によって復号される。
ラッチは、Ｔ＿Ｃｌｋと、Ｒｃｖレジスタを関連ラッチ
１４２に伝達させるためにマルチプレクサ１４０の別の
ものをもたらすべくインクリメントされたプッシュ・ポ
インタ・カウンタとで装填される。ｒｃｖレジスタ１２
４の出力を受信すべく選択されないそれらのラッチ１４
２は、その代わりにＴ＿Ｃｌｋを有するラッチの内容を
受信しかつ装填する。実質的に同じ時間に、プル・カウ
ンタ１３０は、各Ｒｃｖ Ｃｌｋで − ＦＩＦＯ出力
レジスタ１３２に転送されかつＦＩＦＯ出力レジスタ１
３２によって装填されるべく、マルチプレクサ１４６を
介して、ラッチの一つの内容を選択する；プル・ポイン
タ・カウンタは、同時に、更新される（インクリメント
される）。
【００６４】ＣＳ ＦＩＦＯ １０２ｘは、一対のＣＰ
Ｕｓ１２がデュプレックス・モードで機能しているとき
にだけ、かつルータ１４Ａ，１４ＢとペアになったＣＰ
Ｕｓ１２Ａ，１２Ｂとの間の送信に対してだけ用いられ
る周波数封じ込みクロッキング（即ち、Ｔ＿Ｃｌｋ及び
Ｒｃｖ Ｃｌｋは、周波数において実質的に同じである
が、同相である必要なない）を実施すべく構成される
（図１、図２及び図３）。ＣＰＵｓ１２と通信していな
い（デュプレックス・モードで機能している）ルータ１
４（及びＩ／Ｏインターフェイス１６）の他のポート
は、近周波数クロッキングで記号を送信すべく動作す
る。そうであっても、クロック同期化ＦＩＦＯｓは、近
周波数クロッキングで送信された記号を受信すべくこれ
らの他のポートで用いられ、これらクロック同期化ＦＩ
ＦＯｓの構造は、周波数封じ込み環境で用いられたも
の、即ち、ＣＳ ＦＩＦＯｓ １０２のものと実質的に
同じである。しかしならが、違いが存在する。例えば、
記憶キュー１２６の記号位置は、９ビット幅である；近
周波数環境では、クロック同期化ＦＩＦＯｓは、１０ビ
ット幅であるキュー１２６の記号位置を用い、余分のビ
ットは、その状態に依存して、関連記号が有効か否かを
識別する、“有効”フラグである。この特徴は、この議
論において更に説明する。
【００６５】ルータ１４は、記号を送信または受信すべ
くルータ１４のものと同じ公称周波数であるが、多少異
なる実周波数を有する、他のクロック・ソースの保護
（影響）の下で走る他のキャビネットの装置（例えば、
他のルータまたはＩ／Ｏインターフェイス１６）と通信
しているそれ自身をしばしば見出しうる。これは、近周
波数情況であり、かつこれは、記号転送に対するクロッ
キングのこの形は、デュプレックス・モードであるとき
にＣＰＵ１２に直接接続するそれらのポートを除くルー
タ１４の全ポートで見られる。近周波数モードでは、ク
ロック信号（例えば、一端で記号を送信するために用い
られるクロック、及び他端で記号を受信するために用い
られるクロック）は、他に対してサイクルを結果として
ゲインする一つでゆっくりドリフトしうる。これが起き
るときには、ＣＳ ＦＩＦＯ １０２の二つのポインタ
（それぞれプッシュ及びプル・ポインタ・カウンタ１２
８，１３０）は、どのエンティティ（送信機または受信
機）がより速いクロック・ソースを有するかによって、
より近い記憶キュー１２６の一つの記号位置または互い
にもっと離れた一つの記号位置のいずれかをポイントす
る。このクロック・ドリフトを処理するために、二つの
ポインタは、周期的に効果的に再同期される。
【００６６】ＣＰＵｓ１２がペアにされかつデュプレッ
クス・モードで動作しているときには、全ての４つのイ
ンターフェイス装置２４は、同じデータを送信しかつ同
じクロック（Ｔ＿Ｃｌｋ及びＲｃｖ Ｃｌｋ）でデータ
を受信すべく、ことのほか、ロック−ステップで動作
し、周波数封じ込みクロッキングが必要でありかつ用い
られる。ＣＰＵｓ１２がシンプレックス・モードで動作
するときには、それぞれは他とは独立であり、クロッキ
ングは、近周波数であるだけが必要である。インターフ
ェイス装置２４は、Ｒｃｖレジスタ１２４を初期化しか
つ送信ルータ１４に同期するためにＳＹＮＣ指令記号と
の組合せで用いられるＳＹＮＣ ＣＬＫ信号を受信す
る。記号転送に対して近周波数または周波数封じ込みク
ロッキング・モードのいずれかを用いるときには、ＣＳ
ＦＩＦＯ １０２ｘは、ある既知の状態から開始する
のが好ましい。入力記号は、パケット受信機９６の記憶
及び処理装置１１０によって試験される。記憶及び処理
装置１１０は、指令記号を探し、かつそれにより適切に
作用する。ここで関連するのは、パケット受信機９６が
ＳＹＮＣ指令記号を受信するときにそれが記憶及び処理
装置１１０によって復号されかつ検出されることであ
る。記憶及び処理装置１１０によるＳＹＮＣ指令記号の
検出は、ＲＥＳＥＴ信号のアサーションをもたらす。Ｒ
ＥＳＥＴ信号は、ＳＹＮＣ ＣＬＫ信号の同期制御下
で、（クロック同期化バッファを含んでいる）入力バッ
ファを所定の状態にリセットし、かつそれらをルータ１
４に同期すべく用いられる。
【００６７】ルータ１４Ａ，１４Ｂの一つまたは両方の
インターフェイス装置２４のＣＳＦＩＦＯｓ １０２の
同期化は、同期化を説明するセクションにおいて以下に
より完全に説明する。
【００６８】− パケット送信機：各インターフェイス
装置２４は、ＣＰＵ１２のＸまたはＹポートの一つだけ
から送信しかつそこで受信すべく割り当てられる。イン
ターフェイス装置２４の一つが送信するときには、他
は、送信されるデータを検査すべく動作する。シンプレ
ックス・モードで動作するときでさえもＣＰＵ１２に自
己検査フォルト検出及びフォルト包括機能を供給するの
で、これは、パケット送信機の重要な機能（特徴）であ
る。この機能（特徴）は、Ｘ及びＹインターフェイス装
置２４ａ，２４ｂのパケット送信機９４ｘ，９４ｙを、
短縮形で、それぞれ表わす、図１３に示されている。両
方のパケット送信機は、同じように構成され、一つ（パ
ケット送信機９４ｘ）の説明は、特に示したことを除
き、他（パケット送信機９４ｙ）に同様に適用される。
図１３に示すように、パケット送信機９４ｘは、倍長語
（６４ビット）フォーマットで−送信されるべきデータ
を、関連インターフェイス装置（ここでは、Ｘインター
フェイス装置２４ａ）のＢＴＥ８８またはＡＶＴ９０か
ら、受信するパケット・アセンブリ論理回路１５２を含
む。パケット・アセンブリ論理回路１５２は、ＣＰＵ１
２のＸまたはＹポートからの送信の準備ができるまで情
報をバッファし、倍長語フォーマットからバイト・フォ
ーマットにデータを変換すべくバイト・ステアリング動
作を実行し、パケット・フォーマットにバイトをアセン
ブルし、かつＸまたはＹエンコーダ１５０ｘ，１５０ｙ
の一つにそれらを渡す。エンコーダ１５０の一つだけ
が、どのポート（ＸまたはＹ）が合成メッセージ・パケ
ットを送信するかによって、バイトを受信する。
【００６９】８ビット・バイトを受信するＸまたはＹエ
ンコーダ１５０は、図１４に示した９ビット指令／デー
タ記号にそれを符号化すべく動作する。合成９ビット記
号の３つの左側ビットの符号化が以下の表１の３つの最
左列に示される。
【００７０】
【表１】 表 １ ８Ｂ−９Ｂ 記号符号化 ─────────────────────────────── ＣＤＣ ＣＤＢ ＣＤＡ 機 能 ０ ０ ０ 指令 ０ ０ １ 誤り ０ １ ０ 誤り １ ０ ０ 誤り ０ １ １ データ＜７：６＞＝００ １ ０ １ データ＜７：６＞＝０１ １ １ ０ データ＜７：６＞＝１０ １ １ １ データ＜７：６＞＝１１
【００７１】表１が示すように、図１４に関連して見る
と、９ビットの高位３ビット（ＣＤＣ，ＣＤＢ，ＣＤ
Ａ）は、記号の残りの、下位６ビット（ＣＤ５，ＣＤ
４，ＣＤ３，ＣＤ２，ＣＤ１，及びＣＤ０）が（１）指
令情報または（２）データとして解釈されるべきかを示
すべく符号化される。結果として、３つの上位ビットＣ
ＤＣ，ＣＤＢ，及びＣＤＡが全てゼロであるならば、９
ビット記号は、指令記号としてそれにより識別され、か
つ残りの６ビットは、指令を形成する。例えば、“００
０ｃｃｃｃｃｃ”と表される指令／データ記号は、
“ｃ”ビットが指令である、指令として解釈される。他
方、指令／データ記号の、３つの上位ビットＣＤＣ，Ｃ
ＤＢ，及びＣＤＡが、データを表わす４つの値のいずれ
かを取るならば、それらは、残りの６ビットのデータと
組合わされるべき２ビットのデータとして解釈され、そ
れから１バットのデータを得る。残りの６ビットは、デ
ータバイトの下位ビットである。従って、“１１０００
１１０１”と表される、指令／データ記号は、データ記
号として解釈され、かつ“１０００１１０１”と表され
る１バイトのデータに変換される。上位３ビットが ０
０１，０１０，及び１００の形を取るならば、それは誤
りである。
【００７２】指令記号からそのデータ記号を分離する３
つの誤りコードは、指令及びデータ間の二つの最小ハミ
ング距離(Hamming distance)を確立する。単一ビット誤
りは、データを指令記号にまたはその逆に変えることが
きない。更に、（データ記号とは反対側の）指令記号の
下位６ビットは、指令を含んでいる６ビット位置が正確
に３つの“１”を常に含むような既知の“６つのうちの
３つ”の符号に符号化される。全ての単一方向誤り、並
びに指令記号のあらゆる奇数の誤りは、検出される。デ
ータにおける誤りは、指令記号をデータに変える誤りで
あるように、パケットＣＲＣｓを介して検出される。デ
ータを指令記号に変える誤りは、以下により完全に説明
されるように、ＣＲＣ及び／又はプロトコル違反（妨
害）誤りによって検出される。ＸまたはＹエンコーダ１
５０のどれがパケット・アセンブリ論理回路１５２から
情報のバイトを受信するのかは、取るべき経路を示して
いる経路ビット（Ｐ）を含んでいる、送信されるべき情
報に含まれる宛先ＩＤに基づく。例えば、情報の宛先Ｉ
Ｄは、それがＣＰＵ１２のＸポートを介して送られると
いうことを提案するものと想定する。（パケット送信機
９４ｘ，９４ｙの両方の）パケット・アセンブリ論理回
路１５２は、その情報をＸエンコーダ１５０ｘに送る；
同時に、それは、ＩＤＬＥ記号をＹエンコーダ１５０ｙ
に送る。（記号は、Ｘ及びＹポートから連続的に送られ
る： それらは、送信される処理におけるメッセージ・
パケットを形成する記号、ＩＤＬＥ記号、または制御機
能を実行すべく用いられる他の指令記号のいずれかであ
る。） Ｘ及びＹエンコーダ１５０の出力は、マルチプレクサ１
５４、１５６を含んでいる、マルチプレキシング構造に
印加される。マルチプレクサ１５４の出力は、Ｘポート
に接続する。（インターフェイス装置２４ｂは、マルチ
プレクサ１５４の出力をＹポートに接続する。）マルチ
プレクサ１５６は、クロス−リンク３４ｙを介して、Ｙ
ポートに接続するマルチプレクサ１５４の出力も受信す
るチェッカ論理回路１６０に接続する。Ｘポート及びＴ
Ｎｅｔリンク３０x に接続するマルチプレクサ１５４の
出力は、（インターフェイス装置２４ｂの）パケット送
信機９４ｙのチェッカ論理回路１６０にクロス−リンク
３４x によっても結合されるということに注目する。
【００７３】マルチプレクサの選択（Ｓ）入力は、構成
レジスタ１６２のＸ／Ｙステージからの１ビット出力を
受信する。構成レジスタ１６２は、インターフェイス装
置２４に形成されるＯＬＡＰ（図示省略）を介してＭＰ
１８にアクセス可能であり、かつ インターフェイス装
置２４を、特に、“個人専用”にする情報を伴って書込
まれる。ここで、構成レジスタ１６２のＸ／Ｙステージ
は、Ｘエンコーダ１５０ｘ出力をＸポートに伝達すべく
Ｘインターフェイス装置２４ａのパケット送信機９４ｘ
を構成する；Ｙエンコーダ１５０ｙの出力は、チェッカ
１６０に同様に結合される。同様なファッションで、
（Ｙインターフェイス装置２４ｂの）Ｙパケット送信機
９４ｙの構成レジスタ１６２のＸ／Ｙステージは、マル
チプレクサ１５４にＹエンコーダ１５０ｙの出力を選択
させ；かつそれがＸポート送信と比較されるパケット送
信機１６０のチェッカ１６０に結合されるべくＸエンコ
ーダ１５０ｘの出力を選択させるような状態にセットさ
れる。簡単に言うと、ＸまたはＹポートからのメッセー
ジ・パケット送信の動作は、次の通りである。まず、示
されたように、メッセージ・パケット送信が存在しない
ときには、Ｘ及びＹエンコーダの両方は、制御機能を実
行すべく用いられるＩＤＬＥ記号または他の記号を送信
する。両方のパケット送信機９４の構成レジスタ１６２
のＸ／Ｙステージが上記したようにセットされると（即
ち、マルチプレクサ１５４によって出力ポート（Ｘ）に
伝達されたパケット送信機９４ｘのＸエンコーダ１５０
ｘ；マルチプレクサ１５４によってポート（Ｙ）に伝達
されたパケット送信機９４ｙのＹエンコーダ１５０
ｙ）、（パケット送信機９４ｘの）Ｘエンコーダ１５０
ｘからのＩＤＬＥ記号は、ＣＰＵ１２ＡのＸポートから
送信され、かつ（パケット送信機９４ｙの）Ｙエンコー
ダ１５０ｙによって生成されたＩＤＬＥ記号は、Ｙポー
トから送信される。同時に、Ｘポート送信は、パケット
送信機９４ｙのチェッカ１６０にクロス−リンク３４ｘ
によって結合され、かつそのパケット送信機のＸエンコ
ーダ１５０ｘによって生成されたもので検査される。同
じ方法で、Ｙポートから出力するＩＤＬＥ記号は、パケ
ット送信機９４ｙから、それらがパケット送信機９４ｘ
のＹエンコーダ１５０ｙによって生成されたものに対し
て検査されるパケット送信機９４ｘのチェッカ１６０に
結合される。
【００７４】この説明は、重要な事実を明らかにする：
パケット送信機は、それらが正しい動作に対して監視さ
れるためにメッセージ・パケットを送信する必要がな
い。逆に、メッセージ・パケット・トラフィックが存在
しないときでさえも、二つのパケット・インターフェイ
ス９４（及び、それにより、それらが関連するインター
フェイス装置２４）の動作は、連続的に監視される。チ
ェッカの一つがそれに印加されたものの間でミスマッチ
を検出したならば、ＥＲＲＯＲ信号がアサートされて、
プロセッサ２０による適切なアクションに対して内部割
込みがポスト（表示）されることを結果として生ずる。
メッセージ・パケット・トラフィックは、同じような方
法で動作する。パケット送信機９４のパケット・アセン
ブリ論理回路１５２が送信に対して情報を受信し、かつ
宛先ＩＤがＸポートが用いられるべきであることを示す
ということを、ここで、想定する。パケット・アセンブ
リ論理回路は、各バイトを符号化された９ビット形に変
換する、両方のインターフェイス装置９６のＸエンコー
ダ１５０ｘに、一度に１バイトずつ、その情報を進め
る。パケット送信機９４ｘのＸエンコーダ１５０ｘの出
力は、ＸポートかつＴＮｅｔリンク３０ｘ、及びパケッ
ト送信機９４ｙのチェッカ１６０にマルチプレクサ１５
４によって伝達される。また、パケット送信機９４ｙの
Ｘエンコーダの出力は、それが、パケット送信機９４ｘ
からのもので検査される、チェッカ１６０にだけ、マル
チプレクサ１５６によって、結合される。再び、インタ
ーフェイス装置２４ａ，２４ｂの動作、及びそれらが含
むパケット送信機は、誤りに対して検査される。
【００７５】同じファッションで、Ｙポート・メッセー
ジ・パケット送信が監視されるということをここで理解
することができる。図９にちょっと戻り、出力メッセー
ジ・パケットがプロセッサ始動型トランザクション（例
えば、読取り要求）であるならば、プロセッサ２０は、
応答でメッセージ・パケットが戻されることを期待す
る。それゆえに、ＢＴＥ８８が送られるべきデータをメ
モリ２８からパケット送信機９４に転送するときには、
それは、要求トランザクション論理回路１００の要求タ
イマ（図示省略）をセットし、その内で応答を受信すべ
きタイムアウト期間をマーキングすることを要求タイマ
に開始させる。出力要求に対する応答が受信されたとき
には、パケット受信機９６の応答整合(reply match) 回
路は、メッセージ・パケットが応答であり、かつ要求タ
イマがリセットされることを決定する。宛先への顕著な
要求の各数に対して一つの要求タイマ（図示省略）だけ
が存在する。ＢＴＥ８８がトランザクションの送信を始
動するたびに、タイマがリセットされる。他方、割り当
てられた時間内に応答が受信されなかったならば、要求
タイマは、特定のトランザクション（例えば、読取り要
求）に対する応答の欠如をプロセッサ２０にそれにより
報告すべく割込み論理回路（図２１）にタイムアウト
（時間切れ）信号を発行する。複数の顕著な要求が管理
されることが望ましいならば、要求タイマの追加するも
の−−各顕著な要求に対して一つ−−を用いることがで
きる。
【００７６】ＣＰＵ１２Ａのメモリ２８への外部アクセ
スが供給されるけれども、それは、保護なしではない。
メモリ２８へのアクセスに対する外部的に生成された要
求は、認められ、かつ２〜３の例として、要求のソース
の識別、要求されたアクセスの型（例えば、読取りまた
は書込み）、アクセスのメモリ領域、を含んでいる、あ
る一定の基準に従って許可されたときにのみ許される。
また、アクセスされることが望ましいメモリ装置２８の
メモリの領域は、仮想またはＩ／Ｏメモリ・アドレスに
よりメッセージ・パケットで識別される（それにより、
仮想記憶方法を使用させる）。許可、及び許されるなら
ば、アクセスの決定は、これらの仮想アドレスがメモリ
２８の物理アドレスに変換されることを必要とする。そ
して、ＣＰＵ１２Ａの外部の装置または素子によって生
成された割込みは、プロセッサ２０を中断すべくメッセ
ージ・パケットを介して送信され、受信したときにメモ
リ２８にも書き込まれる。これら全ては、割込み論理回
路及びＡＶＴ論理回路８６，９０によって処理される。
ＡＶＴ論理回路装置９０は、メモリ２８へのアクセスが
許可された各可能な外部ソースに対するＡＶＴエントリ
を含んでいる（メモリ２８のプロセッサ２０によって保
守される）表を用いている。各ＡＶＴエントリは、指定
のソース素子または装置、及びアクセスが認められるメ
モリの、特定の頁（頁は、標準的に４Ｋ（４０９６）バ
イトである）、または頁の一部分を識別する。一頁以上
がＣＰＵ１２の外部の素子によってアクセスされるなら
ば、素子によってアクセスされることが望ましい各頁に
対してＡＶＴエントリが存在しなければならない。更
に、各ＡＶＴエントリは、許可されたメモリ動作の型
（例えば、書込み、読取り、または両方）の情報を含
む。ＡＶＴ表は、必要でなく、かつ“期待された”メモ
リ・アクセスに対して用いられない。期待されたメモリ
・アクセスは、Ｉ／Ｏ装置からの情報に対する読取り要
求のような、ＣＰＵ１２（即ち、プロセッサ２０）によ
って始動されたものである。これら後者のメモリ・アク
セスは、各プロセッサ始動型要求に割り当てられたトラ
ンザクション・シーケンス番号（ＴＳＮ）によって処理
される。読取り要求が生成された頃に、プロセッサ２０
は、読取り要求に応じて受信されることが期待されるデ
ータに対してメモリの領域を割り当てる。この領域に対
するアドレスは、読取り要求が送られるときに要求トラ
ンザクション論理回路１００によって保守されるレジス
タ・ファイル（図示省略）に記憶され、かつアドレスに
対するレジスタ・ファイルへのポインタは、ＴＳＮであ
る。それゆえに、読取り要求への応答は、データを伴っ
てリターンし、かつ戻されたデータを記憶すべくメモリ
のバッファ領域のアドレスを得るためにそれが運ぶＴＳ
Ｎを用いる。
【００７７】アクセス妥当性検査は、以下のセクション
でより完全に説明される。メモリ・アレー２８は、事実
上、それぞれがメモリ２８に書込まれるかまたはメモリ
２８から読取られる各６４ビットの倍長語の半分を管理
するメモリ・コントローラ２６ａ，２６ｂによってそれ
ぞれが管理される二つの半分に分割される。次に、メモ
リ・コントローラ２６ａ及び２６ｂは、各インターフェ
イス装置２４ａ，２４ｂのメモリ・インターフェイス７
０にそれぞれ結合される。６４ビット倍長語は、“上
位”ＭＣ２６ａによって書込まれる上位３２ビット（及
び関連ＥＣＣ）及び“下位”ＭＣ２６ｂによって書込ま
れる下位３２ビット（及び関連ＥＣＣ）でメモリ２８に
書込まれる。Ｍｃｓ２６ａ，２６ｂは、各々、インター
フェイス装置２４ａ，２４ｂ（図９）のそれぞれのメモ
リ・インターフェイス７０（７０ａ，７０ｂ）からデー
タの３２ビット及び４ＥＣＣチェック・ビットをそれぞ
れ受信する。図１５を参照すると、各メモリ・インター
フェイス７０は、メモリに書込まれるべき６４ビットの
データを、関連インターフェイス装置２４の、プロセッ
サ・インターフェイス６０からのバス８２またはＡＶＴ
論理回路９０（図９参照）からのバス８３のいずれかか
ら受信する。バス７６及び８３は、どれがＭＣＡＤバス
２５に結合されるべきであるかを選択するマルチプレク
サ（ＭＵＸ）８４に印加される。
【００７８】各メモリ・インターフェイス７０ａ，７０
ｂは、同じで、かつ全ての、メモリに書込まれるべき６
４ビットを受信するが、それぞれは、それら６４ビット
のデータの半分（及びそれぞれが生成する８ビットのＥ
ＣＣチエック・ビットの４つ）だけをＭｃｓ２６ａ，２
６ｂに転送する。Ｍｃｓ２６を駆動するために用いられ
ない３２ビット（及びＥＣＣ論理回路８５によって生成
された８ビットのＥＣＣチエック・ビットの４つ）は、
それらの間のクロス検査のために各メモリ・インターフ
ェイス７０から他に結合される。それゆに、例えば、
（インターフェイス装置２４ａの）メモリ・インターフ
ェイス７０ａは、６４ビットのデータの“上位”３２ビ
ット（及び８ビットＥＣＣ検査語の４ビット）だけでＭ
Ｃ２６ａを駆動する。同時に、メモリ・インターフェイ
ス７０ａは、そのコンパニオン・メモリ・インターフェ
イス７０ｂからデータの“下位”３２ビットを受信し、
かつ比較論理回路８１によりそれ自身の下位３２ビット
とそれを比較する。ミス比較が検出されたならばＥＲＲ
ＯＲ信号がアサートされる。同様なファッションで、コ
ンパニオン・メモリ・インターフェイス７０ｂは、メモ
リ２８に書込まれるべく６４ビット倍長語を伴って供給
されるが、下位３２ビット（及び生成されたＥＣＣ検査
ビットの４ビット）だけが用いられる。メモリ・インタ
ーフェイスは、メモリ・インターフェイス７０ａから上
位３２ビットを受信し、かつ比較論理回路８１でそれら
をそれ自身の上位３２ビットと比較して、ミス比較が結
果として生じたならばＥＲＲＯＲ信号を発行する。
【００７９】追加の誤り検査は、各メモリ・インターフ
ェイス７０のＥＣＣ検査回路８５によって読取り動作上
で実行される。ＭＣ２６から戻された各６４ビット倍長
語は、８つのＥＣＣ検査ビットを一緒に、両方のメモリ
・インターフェイス７０によって受信される。データ及
びＥＣＣ検査ビットは、各メモリ・インターフェイス７
０のＥＣＣ論理回路８５に印加され、通常のファッショ
ンでデータのインテグリティを検査するためのシンドロ
ームを生ずる。単一ビット誤りが検出されたならば、Ｅ
ＣＣ論理回路８５は、訂正（修正）を実行する；訂正不
可能な誤りが検出されたならば、ＥＣＣ論理回路は、割
込みレジスタ２８０（図２６）の状態をセットすること
を結果として生ずる、誤り信号（図示省略）を発行し、
かつ動作の凍結をもたらす。各メモリ・インターフェイ
スのＥＣＣ論理回路８５によって実施される特定のＥＣ
Ｃ検査は、１１２ビット・フィールドまでのＳＥＣ−Ｄ
ＥＣ−ＳｂＥＤアクロス(across)に対して８検査ビット
を用いる。コードは、奇数列重みコード(odd column we
ight code)であり、あらゆる単一誤りが奇数のシンドロ
ーム・ビットを生成することを意味する。１１２の可能
ビットのうち、６４は、データ、８は、検査ビットであ
り、４０ビットを未使用のまま残す。
【００８０】− アクセス妥当性検査：先に示したよう
に、ＣＰＵ１２Ａの外部の処理システム１０のコンポー
ネント（例えば、Ｉ／Ｏパケット・インターフェイス１
６の装置、またはＣＰＵ１２Ｂ）は、メモリ２８を直接
アクセスできるが、認定なしにではない。アクセス妥当
性検査は、インターフェイス装置２４のＡＶＴ論理回路
９０によって実施されるように、それらのメモリ位置に
書込まれるべきでない他のデータで良好なデータが誤っ
て(erroneously) または不注意に(inadvertently) 上書
きされることによりメモリ２８の内容が汚染されること
を防ぐべく動作する。同様に、アクセス妥当性検査は、
間違ったメモリ位置を不注意に読取り、それにより読み
取られるデータを要求しているエンティティまたはシス
テム素子に誤ったデータを供給する、アクセスに対する
保護も供給する。これら及び同様な理由で、アクセス妥
当性検査方法は、メモリ・アクセスが適切に行われるこ
と、即ち、適切な装置が適切なメモリ位置に書込むか、
または適切なメモリ位置から読取ること、を確実にすべ
く供給される。入力メモリ要求（即ち、読取りまたは書
込み）が確認されたならば、メモリ位置のアドレスは、
要求を運んでいるメッセージ・パケットのアドレス・フ
ィールドによって運ばれるように、メモリ・アドレスに
ＡＶＴ論理回路によって変換される。
【００８１】メモリ２８へのアクセスは、６つ検査の全
てを用いて、各インターフェイス装置２４（図９）のＡ
ＶＴ論理回路９０によって確認される：（１）要求を運
んでいるメッセージ・パケットのＣＲＣが誤りなしであ
る、（２）メッセージ・パケットで識別された宛先（例
えば、ＣＰＵ１２Ａ）が受信機のそれである、（３）メ
ッセージ・パケットで識別された要求のソースが正しい
ソースである、（４）シークされたアクセスの型がアク
セスを要求しているソースに対して許容される、（５）
アクセスがシークされるメモリ２８の位置へのアクセス
がソースに対して許容される、かつ（６）アクセスの転
送サイズが所定のバウンド（上下限）内である。最初の
検査は、上述したように、ＣＲＣ論理回路チェッカ１０
６によって、パケット受信機９６で行われる。受信した
メッセージ・パケットが不良ＣＲＣ（または、以下に示
すように、それが“このパケットは、不良”（ＴＰＢ）
指令記号でタグされる）を有することが見出されたなら
ば、パケットは、廃棄され、かつアクセスは、否定され
る。メッセージ・パケット・ヘッダに含まれる宛先ＩＤ
は、パケットの宛先が正しい（即ち、ＣＰＵによって受
信されたならば、適切なＣＰＵ１２が宛先として指定さ
れる）ことを確実にすべく受信素子に割り当てられた宛
先ＩＤに対して比較される。ミスマッチは、パケットが
何らかで誤指向され、かつパケットが再び廃棄され、そ
して、もちろん、アクセスが再び否定されたことを表わ
す。
【００８２】残りの検査は、少なくともそのメモリがア
クセスされる素子のメモリへのアクセスのある形が認め
られた各システム素子に対してアクセス妥当性検査（Ａ
ＶＴ）エントリ（図１８）を、メモリ２８において、保
持することによってなされる。入力パケットのヘッダの
アドレス・フィールドは、ソースＩＤ（ＳｏｕｒｃｅＩ
Ｄ）において識別されたシステム素子に対するＡＶＴエ
ントリを含んでいるメモリ位置へのポインタとして用い
られる。ＡＶＴ論理回路は、どのアクセスがメッセージ
・パケットの識別されたソースを許可されるかを決定す
るためにＡＶＴエントリの妥当性検査情報を用いる。そ
れゆえに、受信したメッセージ・パケットのソースＩＤ
フィールドは、パケットのクリエータがＣＰＵ１２のメ
モリ２８へのアクセスを許可されるかどうかを決定する
ために用いられる。この検査は、特定のソースが特定の
受信機のファシリティへのアクセスを認められるべきか
否かを決定するためにパケット・ヘッダのソースＩＤフ
ィールドをＡＶＴエントリ（ソースＩＤ）の部分と比較
することを含む。シークされるアクセスの型（例えば、
メモリの読取りまたは書込み）を識別している、パケッ
トの型フィードは、シークされるアクセスの型がメッセ
ージ・パケットによって識別されたソースを許可される
かどうか、またはパケットが求められていない応答（誤
りとして削除される）であるかどうかを決定すべく検査
される。
【００８３】そして、シークされたメモリ位置、及びあ
らゆる転送のサイズは、それらが特定のメッセージ・パ
ケット・ソースも許可されるかどうかを見るために検査
される。インターフェイス装置２４ａのアクセス妥当性
検査機構、ＡＶＴ論理回路８８は、図１６に詳細に示さ
れる。ＣＰＵ１２のメモリ空間へのアクセスをシークし
ている入力メッセージ・パケットは、パケット受信機９
６（図９）からＡＶＴ論理回路９０のＡＶＴ入力レジス
タ１７０へ転送されたそれらのヘッダの選択された部分
を有する。従って、ＡＶＴ入力レジスタ１７０は、ソー
スＩＤと、メモリ２８に書込まれるかまたはそれから読
取られるべきデータの量を識別している、レングス（Ｌ
ｅｎ）フィールドと、ＡＶＴ表エントリを含んでいるメ
モリ２８のエントリを指し示している、アドレス（ＡＶ
Ｔ頁＃）と、ＡＶＴエントリが指し示すそのメモリ頁の
中へのオフセットと、シークされたアクセスの型（Ｔｙ
ｐｅ）とを入力メッセージ・パケットから受信する。こ
れらの値は、ＡＶＴ入力レジスタ１７０のレジスタ・セ
グメント１７０ａ，１７０ｂ，．．．，１７０ｅにそれ
ぞれ含まれる。
【００８４】ＡＶＴ入力レジスタ１７０に含まれるＡＶ
Ｔ頁数フィールドは、妥当性検査に対して必要なＡＶＴ
エントリのアドレスを生成すべく組合せ論理回路１７６
によりそれがＡＶＴベース・レジスタ１７４の内容と組
合わされるＡＶＴアドレス論理回路１７２に結合され
る。ＡＶＴベース・レジスタ１７４は、ＡＶＴ表全体の
メモリにおける開始アドレスを含む。生起したアドレス
を用いて、ＡＶＴアドレス論理回路１７２は、次にＡＶ
Ｔエントリ・レジスタ１８０の中に装填される、そのＡ
ＶＴエントリに対するメモリをアクセスする。ＡＶＴア
ドレス論理回路１７２は、ＡＶＴ表に割り当てられたア
ドレス範囲内に入らないＡＶＴ頁数アドレスを検出する
ＡＶＴマスク・レジスタ１７５も含む。規則は、ＡＶＴ
マスク・レジスタ１７５のあるビット位置が０であるな
らば、ＡＶＴ頁数アドレスの対応ビットも０でなければ
ならない；そうでなければ、マスク検査論理回路１７７
がマスク誤りを検出しかつメモリ２８へのアクセスを否
定すべく動作するというようなものである。ＡＶＴエン
トリ・アドレス生成及びマスク動作は、図１７によく示
されている。図１７が図式で示すように、レジスタ・セ
グメント１７０ｃの２０ビットＡＶＴ頁数値の高位８ビ
ット部分は、ＡＶＴ表エントリ・アドレスの高位部分
（ビット１６−３１）を生成すべくＡＶＴベース・レジ
スタ１７４の内容と合計される。同時に、レジスタ・セ
グメント１７０ｃからのＡＶＴ頁数アドレスの残りの
（下位）１２ビットは、ＡＶＴエントリ・アドレスの部
分を直接形成する。ＡＶＴエントリは、４倍長語(quadw
ord)量なので、それらは、４倍長語境界上に位置決めさ
れる；それゆえに、ＡＶＴエントリ・アドレスの下位４
ビットは、示すように、常にゼロである。
【００８５】図１７は、マスク動作も示す。ＡＶＴ頁数
アドレスの高位２バイトは、マスク・レジスタ１７５に
含まれるマスクと比較される。０を含んでいるマスク・
レジスタのビット位置が“１”を有する高位２バイトの
対応ビット位置を検出したならば、マスク・レジスタ
は、メモリ２８へのアクセスを否定する“マスク誤り
（Ｍａｓｋ Ｅｒｒｏｒ）”信号をアサートし、かつプ
ロセッサ２０による作用に対して割込み論理回路８６
（図９）への割込みを生成しかつポストする。マスク動
作は、ＡＶＴエントリの表のサイズを変化させる。ＡＶ
Ｔマスク・レジスタ１７５の内容は、プロセッサ２０に
アクセス可能であり、プロセッサ２０にＡＶＴエントリ
表のサイズを随意に選択させる。最大ＡＶＴ表サイズ
は、あらゆる３２ビットＴＮｅｔアドレスの検証（及び
変換）を許容する；即ち、最大サイズＡＶＴエントリ表
は、２０20の異なる頁アドレスを検証しかつ変換するこ
とができる。最小サイズＡＶＴ表は、あらゆる２４ビッ
トＴＮｅｔアドレス（即ち、高位８ビットがゼロである
ようなＴＮｅｔアドレス）の検証及び変換を許容する。
最小ＡＶＴ表は、２０12の異なる頁アドレスを検証しか
つ変換することができる。
【００８６】従って、ＡＶＴ表エントリが１６バイトで
あるので、最大サイズＡＶＴ表は、専用メモリ空間の１
６メガバイトを必要とする。しかしながら、ＡＶＴマス
ク・レジスタ１７５及びＡＶＴアドレス論理回路１７２
の内容によって実行されるマスク動作は、ＡＶＴサイズ
をシステムのニーズにマッチさせる。非常に多数の外部
素子（例えば、システム中のＩ／Ｏ装置の数は、大き
い）を含む処理システム１０は、広範囲のＴＮｅｔアド
レス、及び対応ＡＶＴエントリを必要とし、かつＡＶＴ
エントリにメモリ２８のかなりの量のメモリ空間を確保
し（割り当て）なければならない。逆に、小さな数の外
部素子を有する、小さな処理システム１０は、小さなＡ
ＶＴ表を用いることができようにそのような大きなＴＮ
ｅｔアドレス要求を有さず、メモリ空間を節約する。従
って、小さなシステムでは、高位ビットは、用いられな
い（または、より正確には、用いられるべきでない）。
小さなＡＶＴ表が順番であるときには、ＴＮｅｔアドレ
スの高位ビットは、ゼロであるべきである；特定のシス
テムに対して範囲外であるＴＮｅｔアドレスを有するＡ
ＶＴ表エントリをシークする試みは、誤りである。マス
ク・レジスタ１７５の内容を用いて、そのような誤りを
検出することはマスク論理回路の機能である。それゆえ
に、あらゆるＣＰＵ１２（またはこの妥当性検査技術を
用いている他のシステム素子）に対するときのＡＶＴ表
拡張の許容可能サイズは、論理“ＯＮＥ（１）”にセッ
トされるビット位置によりマスク・レジスタ１７５の内
容によって示される。論理“ＺＥＲＯ（０）”にセット
されるマスク・レジスタ１７５のビット位置は、処理シ
ステム１０の限界の外側の、存在しないＴＮｅｔアドレ
スを表わす。許容可能ＴＮｅｔ範囲外のＴＮｅｔアドレ
スを有する受信パケットは、それがらＺＥＲＯであるべ
きところの論理ＯＮＥにセットされたビット位置を有す
る。ＡＶＴアドレス論理回路１７２は、この範囲外ＴＮ
ｅｔアドレスを検出し、かつＡＶＴ誤り割込みを発行さ
せる。
【００８７】メモリ２８で保守されることが必要なＡＶ
Ｔ表のサイズを変化することができることに加えて、上
述したように、図１７に示した技術は、また、可撓性を
伴ってメモリ２８にＡＶＴ表を位置決めさせるというこ
とが、いま当業者に明らかであろう。図１７は、ＡＶＴ
表が ２17（１２８Ｋ）の累乗境界上に位置決めするこ
とができるということを示す。各ＡＶＴエントリは、妥
当性検査処理の間中にＡＶＴエントリ・レジスタ１８０
に保持されるときに図１６に示したフィールドを含む１
２８ビット４倍長語である。ＡＶＴエントリは、二つの
基本フォーマットを有する：標準及び割込み。標準ＡＶ
Ｔエントリのフォーマットは、図１８（及び、ＡＶＴエ
ントリ・レジスタ１８０の内容を示すことによって、あ
る程度、図１６にも）に示される；割込みフォーマット
は、図２０に示される。ＡＶＴ論理回路９０の説明を続
ける前に、ＡＶＴエントリの意味及び内容の理解は、役
に立つであろう。図１８を参照すると、標準ＡＶＴエン
トリが５２ビットＰｈｙｓｉｃａｌ Ｐａｇｅ Ｎｕｍ
ｂｅｒ（物理頁数）フィールドを含んで示されている。
このフィールドの内容は、その内でアクセスがメッセー
ジ・パケットの要求ソースを許容されるメモリ２８の頁
の物理アドレスを識別する。（一般に、各メモリ頁は、
４Ｋ（４０９６）バイト・メモリ位置を含む。）Ｐｈｙ
ｓｉｃａｌ Ｐａｇｅ Ｎｕｍｂｅｒフィールドの内容
は、（妥当性検査をシークしているメッセージ・パケッ
トのヘッダから引き出された）ＡＶＴ入力レジスタ１７
０に保持される１２ビット・オフセット・フィールド１
７０ｄの内容と連結される。結果は、妥当性検査が許可
されるならば − データが書込まれるかまたは読取ら
れるメモリ２８内の位置の物理アドレス全体である。
【００８８】アクセスが特定の４Ｋ頁の全メモリ位置に
認められうると同時に、アクセスは、また、その頁の部
分だけに制限されうる。後者の制限を実施するために、
ＡＶＴエントリは、アクセスが許可されるメモリ２８の
識別された頁内の上部及び下部バウンドを画定する二つ
の１２ビット・フィールド（上部バウンド、下部バウン
ド；図１８）を含む。特に、ＡＶＴエントリの下部バウ
ンド・フィールドは、このＡＶＴ表エントリが適用され
る最低値を有するバイトのメモリ頁を有する（メモリ頁
内の）オフセットを指定する。上部バウンド・フィール
ドは、このＡＶＴ表エントリが適用される最高アドレス
を有するバイトのメモリ頁内のオフセットを指定する。
この値（例えば、オフセット値１７０ｄ＋ＡＶＴ入力レ
ジスタ１７０のＬｅｎフィールド１７０ｂの内容）を渡
すメモリ位置をアクセスする試みは、割込みを介してプ
ロセッサにポストされる誤りを結果として生ずる。１２
ビット“Ｐｅｒｍｉｓｓｉｏｎｓ（許可）”フィールド
は、ＡＶＴエントリに対応している要求ソースに認めら
れた許可を指定すべくＡＶＴエントリに含まれる。Ｐｅ
ｒｍｉｓｓｉｏｎｓフィールドは、図１９に示されてお
り、あるＰｅｒｍｉｓｓｉｏｎｓサブ・フィールド
（Ｅ，ＰＥＸ，ＰＥＹ，Ｉ，Ｃ，Ｗ，Ｒ，及びＢ）は、
メモリ・アクセスへの以下の認定を識別する：
【００８９】Ｅ： （Ｅｒｒｏｒ Ｅｎａｂｌｅ（誤り
イネーブル）） このＡＶＴエントリを通って指向され
る誤ったアクセスは、このフィールドが二つの特定状態
に一つ（例えば“ＯＮＥ”）にセットされるならば（割
込み論理回路に）報告される。
【００９０】ＰＥＸ： （Ｐａｔｈ Ｅｎａｂｌｅ Ｘ
（経路イネーブルＸ）） この１ビット・フィールドの
状態は、（全ての他の適用可能な許可も合致したなら
ば）このＡＶＴエントリを用いるべくゼロに等しいヘッ
ダの“ｐａｔｈ（経路）”ビットで受信したメッセージ
・パケットをイネーブルすべく“ＯＮＥ”にセットされ
る。このビットが“ＺＥＲＯ”にセットされたならば、
アクセスは、“ｘ経路”（経路＝０）にわたり受信した
ＡＶＴエントリが適用されるメッセージ・パケットが否
定される。否定は、割込み論理回路で割込みとしてログ
され、かつＥフィールドが誤り−報告をイネーブルする
状態（“ＯＮＥ”）にセットされたならば− プロセッ
サ２０に報告される。
【００９１】ＰＥＹ： （Ｐａｔｈ Ｅｎａｂｌｅ Ｙ
（経路イネーブルＹ）） この１ビット・フィールド
は、それがＯＮＥ（１）にセットされた経路ビットで受
信したメッセージ・パケットに適用されるということを
除き、ＰＥＸフィールドと同じ方法で動作する。
【００９２】Ｉ： （Ｉｎｔｅｒｒｕｐｔ（割込み））
このビットが（例えば、“ＯＮＥ”に）セットされた
ならば、他のフィールド（上部バウンド、等）は、割込
み書込みを処理しかつ割込みキューを管理するための新
しい定義を得る。これは、割込み論理回路８６の説明に
関して以下により詳細に説明する。
【００９３】Ｃ： （Ｃａｃｈｅ Ｃｏｈｅｒｅｎｃｙ
（キャッシュ・コヒーレンシー））これは、どのように
メモリ２８への書込み要求が処理されるかを指定すべく
符号化された、２ビット・フィールドである。一つの状
態にセットすると、要求書込み動作は、普通に処理され
る；第２の状態にセットすると、メモリのＡＶＴエント
リ・マップド領域の上部または下部バウンドに含まれた
部分キャッシュ回線(fractional cache line) を有する
アドレスを指定している書込み要求は、以下に説明す
る、割込みハンドラ２５０（図２１）によって保守され
るキャッシュ・コヒーレンシー・キューに書込まれる。
これは、第３の状態にセットされた全キャッシュ回線ア
ライメントを有さないメモリ２８のユーザ・データ構造
またはバッファ領域への書込み転送をＣＰＵ１２に管理
させ、このＡＶＴエントリをアクセスする全ての書込み
要求は、キャッシュ・コヒーレンシー・キューに書込ま
れる。第４の状態にセットすると、このＡＶＴエントリ
によって参照される物理メモリ位置は、ハードウェア・
コヒーレンシー機構を用いてアクセスされる。
【００９４】Ｗ： （Ｗｒｉｔｅ Ａｃｃｅｓｓ（書込
みアクセス）） この１ビット・フィールドの状態は、
Ｌｏｗｅｒ（下部）及びＵｐｐｅｒ（上部）Ｂｏｕｎｄ
（バウンド）フィールドによって識別されるメモリ領域
内で − 要求ソースに対してメモリへの書込みアクセ
スを認めるかまたは否定する。
【００９５】Ｒ： （Ｒｅａｄ Ａｃｃｅｓｓ（読取り
アクセス）） この１ビット・フィールドの状態は、指
定したメモリ領域内で − 要求ソースが読取り動作に
対してメモリへのアクセスを有するか否かを決定する。
【００９６】Ｂ： （Ｂａｒｒｉｅｒ Ａｃｃｅｓｓ
（バリア・アクセス）） この１ビット・フィールドの
状態は、指定したメモリ領域内で − 要求ソースがバ
イア動作（以下に説明）に対してメモリへのアクセスを
有するか否かを決定する。そして、ＡＶＴエントリの２
０ビット“ＳｏｕｒｃｅＩＤ”フィールドは、ＡＶＴエ
ントリの許可情報が適用される特定のソースを識別す
る。図１６に示されたＡＶＴ論理回路にここで戻ると、
一度ＡＶＴエントリのアドレスが形成されると、エント
リは、アクセスされかつＡＶＴ表エントリ・レジスタ１
８０に一時的に記憶される。ＡＶＴエントリ・レジスタ
１８０に含まれるように、Ｐｅｒｍｉｓｓｉｏｎｓフィ
ールドの内容は、アクセス論理回路１８４によりＡＶＴ
エントリ・レジスタに保持されるＴｙｐｅフィールドに
よって指定されたように、要求されるアクセスの型と比
較される。要求されたアクセスが許可されたものと一致
しないならば、アクセスは、否定され、あつアクセス論
理回路１８４は、ＯＲゲート１８４及びＡＮＤゲート１
８６を含んでいる誤り生成論理回路を介して生成された
ＡＶＴエントリ割込み信号をもたらすべく誤り信号
（“Ｎｏ”）をアサートする。シークされたアクセスの
型がＰｅｒｍｉｓｓｉｏｎｓの一つでないならば、アク
セスは、否定される。
【００９７】（ＡＶＴエントリ・レジスタ１８０の“ｓ
ｒｃ ＩＤ”値として識別される）アクセスされたＡＶ
ＴエントリのＳｏｕｒｃｅＩＤフィールドは、用いられ
るＡＶＴエントリに対応するソースを指定し、かつ比較
論理回路１９０によって要求メッセージ・パケットに含
まれるＳｏｕｒｃｅＩＤと比較される。再び、ミスマッ
チは、ＡＶＴ Ｅｒｒｏｒ Ｉｎｔｅｒｒｕｐｔ（誤り
割込み）を生成させることを比較論理回路１９０に結果
として生じ、そしてアクセスが否定される。同時に、Ａ
ＶＴエントリのＬｏｗｅｒ Ｂｏｕｎｄフィールド（Ａ
ＶＴエントリ・レジスタ１８０において“ｌｗｒ ｂｎ
ｄ”として図１６に示される）は、それがＡＶＴ入力レ
ジスタ・セグメント１７０ｄにおけるＯｆｆｓｅｔ（オ
フセット）値と比較される論理回路１９４を比較すべく
適用される。Ｏｆｆｓｅｔ値がＡＶＴエントリのＬｏｗ
ｅｒ Ｂｏｕｎｄフィールドに含まれたものよりも小さ
く、アクセスが許可された頁部分の外側であるというこ
とを示しているならば、コンパレータ（比較器）１９４
は、ＯＲゲート１８４及びＡＮＤゲート１８６を介し
て、ＡＶＴ誤り割込みを生成する、信号を始動し、メモ
リ２８へのアクセスを否定する。
【００９８】同様に、比較論理回路１９６は、（書込み
動作が要求されたならば）書込まれるべきデータの量
が、（エントリのＬｏｗｅｒ及びＵｐｐｅｒ Ｂｏｕｎ
ｄフィールドによって画定されるように）要求ソースに
割り当てるメモリ空間の量を超えるかどうかを決定すべ
く − 加算器論理回路２００から − ＵｐｐｅｒＢ
ｏｕｎｄフィールド（ＡＶＴエントリ・レジスタ１８０
の“ｕｐｒ ｂｎｄ”）をＬｅｎフィールド（即ち、書
込まれるべきデータ・バイトの数）及びＯｆｆｓｅｔの
合計と比較する。アクセス要求が確認されたならば、Ａ
ＶＴエントリ・レジスタ１８０のＰｈｙｓｉｃａｌ Ｐ
ａｇｅ Ｎｕｍｂｅｒ （ｐｈｙｓ ｐｇ ＃）内容
は、アクセスが行われるメモリ位置をアドレス指定すべ
く、図１７に関して上述したように、ＡＶＴ入力レジス
タ１７０からのＯｆｆｓｅｔと一緒に、用いられる。シ
ステム１０の素子（例えば、装置１７とＣＰＵ１２；図
１、図２及び図３）間のメッセージ・パケットの通信
は、ことのほか、アクティビティを要求するか、または
アクティビティを報告するか、或いは誤りの発生を知ら
せるべく割込みを分配する、新規な方法にも採り入れら
れる。それゆえに、割込みメッセージ・パケット送付
は、他の素子間通信と同じ方法でＴＮｅｔネットワーク
・システムを用い、かつ３つのステージ進行を含む：
（１）ソース素子からの割込みメッセージ・パケットの
生成及びタスク指名（ディスパッチ）；（２）その宛先
へのＴＮｅｔネットワークを通る割込みメッセージ・パ
ケットの伝播；（３）宛先での作用に対する解釈及び
“ポスティング”。あらゆるシステム素子は、割込みメ
ッセージ・パケットの受信者でありうる。宛先がＣＰＵ
であるならば、割込みメッセージ・パケットは、実質的
に、メッセージ・パケット・ヘッダのＤｅｓｔｉｎａｔ
ｉｏｎ ＩＤフィールド（図５（ｂ））がＣＰＵを識別
し、かつＡｄｄｒｅｓｓフィールドがどのように割込み
メッセージ・パケットが処理されるべきかの命令を含ん
でいるＡＶＴエントリ（Ｉｎｔｅｒｒｕｐｔ Ｄｅｓｃ
ｒｉｐｔｏｒ）を選択するような標準“書込み”要求で
ある。
【００９９】割込みアクティビティの始動するための許
可は、また、ＡＶＴ論理回路８８によって確認されなけ
ればならない。それゆえに、受信したメッセージ・パケ
ットは、割込みを説明する割込みデータを含む。その割
込みデータは、割込みが受信されかつ“ポスト”され、
そしてプロセッサ２０によってサービスする準備ができ
ていることを示すべくプロセッサ２０に供給する信号
で、メモリ２８の特定のキュー（割込みキュー）に書込
まれるべきである。割込みキューは、特定のメモリ位置
にあるので、プロセッサは、必要なときに割込みデータ
を得ることができる。割込みに対するＡＶＴ割込みエン
トリは、二つの型の一つでありうる：マルチエントリ・
キュー型割込み、または単一エントリ・キュー型割込
み。ＡＶＴ割込みエントリの両方の型に対するフォーマ
ットは、基本的に同じであり、そのフォーマットは、図
２０に示されている。マルチエントリ・キュー型割込み
に対するＡＶＴ割込みエントリは、割込みを送付すべく
最初に構成されたか、またはルータ１４或いは受信ＣＰ
Ｕ（例えば、不良ＣＲＣ）によって検出された例外によ
り途中で割込みになったかのいずれかである受信したメ
ッセージ・パケットに対して用いられる。これらのエン
トリは、上述したのとほぼ同じ方法でメッセージ・パケ
ットを確認すべくＡＶＴ論理回路９０によって用いら
れ、かつ割込みメッセージ・パケットのヘッダ、及び付
随しているデータが記憶されるメモリ２８の円形キュー
を識別すべく割込み論理回路８６（図９及び図２１）に
よって用いられる。更に、割込み論理回路８６は、信号
受信及び／又はマルチエントリ割込みの生成に対して割
込みまたは“原因”レジスタ２８０（図２１：以下によ
り完全に説明される）にビットをセットする。
【０１００】単一エントリ・キュー型割込みに対するＡ
ＶＴ割込みエントリは、ＡＶＴ割込みエントリが記憶に
対してメッセージ・パケット情報を指向する割込みデー
タ構造が、メモリ２８における（変更可能であるが）固
定された位置であるということを除き、実質的に同じよ
うな方法で動作する。両方のＡＶＴ割込みエントリ型
（マルチエントリ及び単一エントリ割込み）は、図２０
に示した４倍長語（１２８ビット）フォーマットを有す
る。ＡＶＴ割込みエントリの６４ビット・セグメント
（“Ｑｕｅｕｅ Ｂａｓｅ Ａｄｄｒ（キュー・ベース
加算器）”）は、割込みデータが書込まれる割込みキュ
ーのメモリ２８の位置へのポインタとして用いられる。
割込みキューは、割込みをサービスするときに、割込み
データが割込み論理回路８６によりＦＩＦＯキューのテ
ール(tail)で受信されかつ挿入され、かつプロセッサ２
０によりキューのヘッド(head)から抽出されるようにＦ
ＩＦＯの形で構成される。また、ＡＶＴ割込みエントリ
は、ソースＩＤ情報を含んでいる２０ビット・セグメン
ト（“ＳｏｕｒｃｅＩＤ”）も含み、割込み処理による
注意をシークしている外部装置を識別する。ＡＶＴ割込
みエントリのソースＩＤ情報が、コンパレータ１９０
（図１６）によって実行される比較によって決定される
ように、入力メッセージ・パケット（Ｓｏｕｒｃｅ；図
５（ｂ））のヘッダに含まれたものとマッチしないなら
ば、割込みキューへのアクセスは、否定され、かつＡＶ
Ｔ誤り割込みが生成される。
【０１０１】ＡＶＴ割込みエントリの１２ビット“Ｐｅ
ｒｍｉｓｓｉｏｎｓ”セグメントは、標準ＡＶＴエント
リに関して上述したのと同じ許可情報を含む。しかしな
がら、一般に、割込みを送付するメッセージ・パケット
は、書込み要求として構成され、それがメモリ２８に運
ぶ割込みデータを書込むべくシークする。それゆえに、
適切なＡＶＴ割込みエントリは、割込みデータをメモリ
２８に書込ませるべくセットされたＷｒｉｔｅ Ａｃｃ
ｅｓｓ（書込みアクセス）ビット（Ｗ）を有する。Ｐｅ
ｒｍｉｓｓｉｏｎｓフィールドの割込みビット（Ｉ）
は、セットされたときに、割込みメッセージ・パケット
を確認しかつ処理するためのものとしてＡＶＴ割込みエ
ントリを識別する。そして、ＡＶＴ割込みエントリの４
つの、１バイト・セグメント（“ｃ”，“ｑ”，
“ｌ”，及び“ｚ”）は、（１）プロセッサ２０にセッ
トされた割込みレベルを決定するために用いられる割込
みの“ｃｌａｓｓ（クラス）”（以下により完全に説明
される）；（２）、その内容が（Ｑｕｅｕｅ Ｂａｓｅ
Ａｄｄｒｅｓｓ（キュー・ベース・アドレス）フィー
ルドによって識別された）特定のキューのどこに割込み
データが書込まれるべきであるかということを示す、レ
ジスタを、分かるように、選択するために用いられるキ
ュー数；（３）そこに記憶することができる倍長語の数
による各キュー位置で利用可能な記憶装置のサイズまた
は量；及び（４）キューのどこにデータが書込まれるか
を識別するために用いられるキュー・テール・カウンタ
におけるビットの数、をそれぞれ識別する。Ｑｕｅｕｅ
Ｂａｓｅ Ａｄｄｒ、とｃ，ｑ，ｌ，及びｚセグメン
トは、メモリ２８の位置をポイントすべく割込み論理回
路８６によって用いられる。割込み論理回路８６は、そ
れぞれが割込みデータを挿入することができる４つのキ
ューの一つをポイントする４つの“テール”・カウンタ
を含む。４つのカウンタの特定の一つは、ＡＶＴ割込み
エントリのｑセグメントの内容によって選択される。そ
こから割込みエントリが引き出される点である、キュー
の他端は、４つの“ヘッド”・カウンタの一つによって
識別される。ヘッド及びテール・カウンタの（ビット数
による）サイズは、以下に示す表２に指定されたよう
に、９により負にバイアスされた、ｚサブ・フィールド
によって指定される。キュー・テール・カウンタ・サイ
ズは、テール・ポインタがゼロの値にラップバック(wra
p back) するときを決定するために用いられる。各エン
トリのサイズによって分割された語の数（バイト）は、
キュー・エントリの数を与える。最短キューは、ほんの
３２エントリ（１２８バイト・エントリによって分割さ
れた４ｋＢキュー）を有して、４ｋＢを必要とすると同
時に、最長キューは、３２，７６８エントリ（エントリ
当たり１６バイトによって分割された５１２ｋＢ）と同
じ数だけ有することができる。
【０１０２】
【表２】表 ２ Ｚ 解 釈 ０ ５１２ 倍長語 （４Ｋ バイト） １ １Ｋ 倍長語 （８Ｋ バイト） ２ ２Ｋ 倍長語 （１６Ｋ バイト） ３ ４Ｋ 倍長語 （３２Ｋ バイト） ４ ８Ｋ 倍長語 （６４Ｋ バイト） ５ １６Ｋ 倍長語 （１２８Ｋ バイト） ６ ３２Ｋ 倍長語 （２５６Ｋ バイト） ７ ６４Ｋ 倍長語 （５１２Ｋ バイト） ８−１５ 使用せず
【０１０３】割込みキューの各割込みエントリのサイズ
は、以下の表３に示した方法で、４倍長語で、１フィー
ルドによって指定される。
【０１０４】
【表３】表 ３ １ 解 釈 ０ １ ４倍長語 （１６ バイト） １ ２ ４倍長語 （３２ バイト） ２ ４ ４倍長語 （６４ バイト） ３ ８ ４倍長語 （１２８ バイト） ４−１５ 使用せず
【０１０５】− 割込み処理：上記したように、本発明
の新規の特徴（機能）は、サービスをするためにＣＰＵ
１２に割込みを送付すべくＴＮｅｔネットワーク・メッ
セージ送付能力を用いる能力（機能）である。例えば、
Ｉ／Ｏ装置は、トランザクションを送付したメッセージ
・パケットにおける不適当なアドレス、またはＣＲＣ誤
りを有するメッセージ・パケットの受信、または受信メ
ッセージ・パケットが受信者を識別しなかった宛先アド
レスを有していたということに気付く（注目する）こと
のような多数の理由によりＣＰＵによって発行される読
取りまたは書込みトランザクションを終了することがで
きないであろう。Ｉ／Ｏ装置、またＩ／Ｏインターフェ
イス素子によって気付かれた（注目された）、これら及
び他の誤り、例外、及び不規則性は、ＣＰＵの介入を必
要とする条件（状態）になることができる。従来のシス
テムでは、そのような条件（状態）は、割込みの対象事
項である；そこで、それらは、そのような割込みが送付
されないということを除き、過去におけるように −
割込み条件（状態）についての情報を殆どまたは全く有
さなず、かつそのような目的のためにだけ確保された信
号回線によって − しかしシステムのＩ／Ｏ素子に利
用可能なメッセージ・システムを通して、ここにある。
この特徴（機能）は、余分な信号回線に対する必要性を
低減する（他の使用に対して信号回線空間が利用可能で
あるものを許容する）だけでなく、ＣＰＵが調査を実行
するために時間を費やさなくてもよいように割込みの原
因になったものに対するより多くの情報を供給すること
ができるファシリティを供給する。
【０１０６】この特徴（機能）により、メモリ２８に書
込まれるべき割込みタスク指名を含んでいる、入力メッ
セージ・パケットは、妥当性検査のためにＡＶＴ論理回
路９０（図１６）にまず渡される。また、ＡＶＴ論理回
路９０は、メッセージ・パケットが正規のＩ／Ｏ書込み
要求、割込み、あるいは禁止されているメモリ２８への
誤アクセスであるか否かを決定する。ＡＶＴ論理回路９
０のＡＶＴベース・レジスタ１７４の内容は、標準メッ
セージ・パケットに対して上述したのと同じような方法
で主メモリにおけるＡＶＴ割込みエントリに対するポイ
ンタを生成するためにＡＶＴ入力レジスタ１７０に含ま
れる頁数フィールド１７０ｃ（図１６）を伴って用いら
れる（例えば、データを読取るかまたは書込むためにメ
モリ２８へのアクセスをシークすること）。形成された
アドレスによってそのように識別されたＡＶＴエントリ
は、メモリ２８からアクセスされかつインターフェイス
装置２４（図９）の割込み論理回路８６による使用のた
めにＡＶＴエントリ・レジスタ１８０にセットされ、図
２１に詳細に示される。一度その割込み情報を運んでい
るメッセージ・パケットがＡＶＴ論理回路９０によって
クリアされたならば、割込み情報を処理する役割を果た
すのは、割込み論理回路８６である。割込み論理回路８
６は、４つのキュー・テール・レジスタ２５６の内容を
受信し、かつそれらの間で選択する、マルチプレクサ
（ＭＵＸ）２５２を含んで、図２１に示されている。同
様に、ＭＵＸ２５４は、４つのキュー・ヘッド・レジス
タ２６２の内容を受信し、かつそれらの間で選択する。
各ＭＵＸ２５２，２５４の選択入力は、ＡＶＴエントリ
・レジスタ１８０に保持された（割込みメッセージ・パ
ケットに対応している）検索ＡＶＴエントリの“ｑ”セ
グメントの内容を受信すべく結合される。使用すべくキ
ュー・レジスタ２５６，２６２の各グループからの一つ
を選択するために用いられるのは、ｑ値である。
【０１０７】数は、ここでは、以下に説明する理由によ
り４つに制限されるが、割込みデータの記憶を処理する
ためにメモリにセット・アップされたあらゆる数のキュ
ーが存在しうる。各そのようなキューのメモリ２８内の
位置は、アクセスされたＡＶＴエントリのキュー・ベー
ス・アドレス値によって指定され、かつエントリ・レジ
スタ１８０（図１６の“ｐｈｙｓ ｐｇ＃”； 図２１
の“ベース”）に保持される。４つのキュー・テール・
レジスタ２５６の内容は、それぞれが特定のキューの中
にオフセットを形成してキュー・ベース・アドレス値に
よって指定される。選択したキュー・テール・レジスタ
２５６の内容は、加算器２５８によりキュー・ベース・
アドレスと組合わされ、そこで割込みデータが書込まれ
る指定されたキューの中にエントリ・ポイントを形成す
る。さらに多くのまたは少ないキューを維持（保守）す
ることができるということは、当業者には、明らかなこ
とであるが、４つのキュー・ヘッド及びテール・レジス
タ２６２，２５６は、４つのキューを処理することだけ
に割込み論理回路８６を制限する。レジスタ２５６は、
特定のキューの“テール”の位置を指定し、次の受信割
込みデータが配置されるキュー・エントリを指し示す。
４つのキュー・ヘッド・レジスタ２６２は、特定のキュ
ーの他端を指定する。
【０１０８】キュー・ベース・アドレスと選択されたテ
ール・キュー・レジスタ２５６の内容との組合せから生
起されたアドレスは、４倍長語（１６バイト）境界上に
位置合わせすべく形成されるのが好ましい。これは、キ
ュー・エントリ・アドレスの下位４ビットを０に強要す
ることによって達成される。キュー・エントリ・アドレ
スの形成は、図２２に図式的に示され、選択されたテー
ル・レジスタ２５６の１５ビット内容の高位７ビット
が、ＡＶＴエントリ・レジスタ１８０に含まれるキュー
・ベース・アドレス・フィールドのビット位置１２−３
１に付加されることを示している；この合計の結果は、
キュー・エントリ・アドレスの高位２０ビット（ビット
位置１２−３１）を形成する。選択されたテール・レジ
スタ２５６の下位８ビット内容は、キュー・エントリ・
アドレスの下位ビット位置４−１１として直接用いられ
る。上述したように、キュー・エントリ・アドレスの下
位４ビット（ビット位置０−３）は、所望の位置合わせ
に対して全てゼロに強要される。纏めると、割込みを含
んでいるメッセージ・パケットは、それらが、実質的
に、受信ＣＰＵ１２のメモリ２８にデータを書込むため
の要求であるので、他のメッセージ・パケットと同じ方
法で最初処理され、その要求は、ＡＶＴ論理回路９０に
よって確認されなければならない。それゆえに、メッセ
ージ・パケットからの情報は、ＡＶＴ入力レジスタ１７
０及びＡＶＴエントリを位置決めしかつメモリ２８から
アクセスするために用いられる部分（フィールド１７０
ｃ及び１７０ｄ）にセットされる。ＡＶＴエントリは、
メッセージ・パケットが割込み処理に対する適当な情報
を含むならば、ＡＶＴエントリ・レジスタ１８０にセッ
トされる割込みＡＶＴエントリでありかつ割込みを確認
（オーセンチケート）するために用いられ、そして、割
込み論理回路８６を用いて、ＡＶＴエントリに含まれる
ベース・アドレス情報によって指定された４つの円形キ
ューの一つに割込みデータを記憶する。プロセッサ２０
は、通知され、かつ割込みが処理されるか否か、及びど
のように処理されるということは、それら次第である。
【０１０９】キューに割込みメッセージ・パケット・デ
ータを記憶して、アドレス指定は、次のメッセージ・パ
ケットの割込みデータの受信を見越して更新されなけれ
ばならない。割込みデータが選択キューに書込まれた
後、ＡＶＴ表エントリ・レジスタ１８０に含まれる
“１”フィールドの内容は、組合せ(combiner)回路２７
０により選択テール・キュー・レジスタ２５６と組合わ
され、その出力は、次の割込みメッセージ・パケットの
割込みデータが記憶されるところで新しいオフセットを
キューに変える(turn into) べく“ｍｏｄ ｚ”回路２
７３によって処理される。その新しいオフセット値は、
選択テール・キュー・レジスタ２５６に戻される。同時
に、組合せ回路２７０の出力は、比較回路２７２に供給
される。割込み問合わせは、ｚのモジュール・サイズを
有するファッションで環状であるべく構成される。ｍｏ
ｄ ｚ回路は、環状性を維持する出力を生成する。テー
ル・キュー・ポインタがキューにおけるネスト・エント
リ・ポイントを識別し、かつヘッド・ポインタがキュー
にどのくらいのルームが残っているのか、対応テール・
ポインタに関して、識別するので、これら二つの値が等
しいならば、キューは、充満（いっぱい）である。それ
ゆえに、（選択されたヘッド・キュー・レジスタ２６２
によって供給された）ヘッド・ポインタを最後のエント
リの結果として生成されたテール・ポインタと比較する
ことによってこの決定を行うのは、比較回路２７２であ
る。キューに対してヘッド及びテール・ポントがいま等
しいならば、比較回路２７２は、それ自身が割込み信号
である、“Ｑｕｅｕｅ Ｆｕｌｌ（キュー充満）”警告
信号を発行する。Ｑｕｅｕｅ Ｆｕｌｌ警告信号は、事
項(matter)が適格に処理されないならば、キューがいっ
ぱいであったならば、追加割込みメッセージが廃棄され
るので、遅く受信した割込みデータが失われうるとい
う、警告としてプロセッサ装置２０に運ばれる“固有(i
ntrinsic) ”の割込みになる。
【０１１０】入力メッセージ・パケット割込みは、割込
みレジスタ２８０の多数のビット位置の一つをまずセッ
トすることによって割込みをプロセッサ２０にポストさ
せる。マルチ−エントリ・キュー型割込みは、プロセッ
サ２０にポストするために割込みレジスタ２８０ａにセ
ットされる；単一エントリ・キュー割込みは、割込みレ
ジスタ２８０ｂを用いる。どのビットがセットされたか
は、ＡＶＴ入力レジスタ１８０に保持されたＡＶＴエン
トリのクラス・フィールド（ｃ）に依存する。
【０１１１】まずマルチ−エントリ・キュー型割込みを
考慮すると、マルチ−エントリ・キュー型割込みが決定
された後すぐに、インターフェイス装置は、復号回路２
８３に印加（供給）される対応割込み信号（Ｉ１）をア
サートする。復号回路２８３は、セットすべきレジスタ
２８０ａのレジスタ位置を決定すべくＡＶＴエントリ・
レジスタ１８０からクラス（ｃ）値を受信しかつ復号
し、それによりプロセッサ２０に受信割込みに関する先
進の情報、即ち、（１）ポストされた割込みの型、及び
（２）その割込みのクラス、を供給する，同様に、単一
エントリ・キュー割込みは、受信したときに、セットす
べきレジスタ２８０ｂのビット部分を決定すべくクラス
（ｃ）値を受信しかつ復号する、復号論理回路２８７に
対応割込み信号（Ｉ２）をアサートさせかつ印加させ
る。
【０１１２】テール及びヘッド・キュー・レジスタ２５
６，２６２は、マルチプレクサ（ＭＵＸｓ）２７６，２
７４の別のペアにも結合される。更新レジスタ２７８の
内容は、比較回路２７９によって互いに比較されるレジ
スタ２５６，２６２の対応ペアを選択する。更新レジス
タは、比較のためのレジスタ・ペアを選択するためにプ
ロセッサ２０によって書込み可能である。二つの選択さ
れたレジスタ２５６，２６２の内容が等しく、対応キュ
ーが空であるということを示していることがわかったな
らば、対応割込みレジスタは、クリアされる。クラス・
レジスタ２８１は、クリアされることが必要な割込みレ
ジスタ２８０ａの割込みビットを（クラスにより）選択
する。ちょっと脇道にそれると、プロセッサ２０に係わ
る二つの割込みの基本型が存在する：メッセージ・パケ
ットによりＣＰＵ１２に伝達される割込みと、“固有”
割込みと呼ばれる、ＣＰＵ１２自身によって生成される
割込みである。固有割込みは、割込み論理回路８６の比
較回路２７２によって生成されるキュー充満警告信号の
ような内部的に検出された誤りの結果として生ずる。し
かしながら、それらは、最初に割込みパケットとして送
られなかったメッセージ・パケットを受信するときに気
付く例外も含みうる。そのようなメッセージ・パケット
割込みは、メッセージ・パケットが不良指令記号を有し
ているものとして検出されたこと、または受信メッセー
ジ・パケットが不要ＣＲＣを有する（かまたは以下に説
明するように、ＴＰＢ識別子でタグされる）ことを見出
した結果として生ずる誤り。これらの固有割込みは、固
有割込みがマルチ−エントリ及び単一エントリ割込みが
割込みレジスタ１８０ａ，１８０ｂのビット位置をセッ
トすることによってポストされるのと同じ方法でポスト
されるところに固有レジスタ２８０ｃの特定ビット位置
をもたらす。更に、メモリ２８に維持されるＡＶＴ表
は、固有ＡＶＴ割込みのために確保された第１の数のエ
ントリを有する。固有割込み信号が固有割込みレジスタ
１８０ｃをセットすべく生成されたときには、それは、
割込みをアクセスさせかつＡＶＴ論理回路９０のＡＶＴ
エントリ・レジスタ１８０に装填させた例外に対応して
いるＡＶＴエントリをもたらす。それ以後、割込みは、
メッセージ・パケット送信型割込みとして同じ方法で処
理される。
【０１１３】ビット毎に基づき、割込みレジスタ２８０
ａ，２８０ｂ，及び２８０ｃの各々と関連するのは、そ
れぞれ対応マスク・レジスタ２８２ａ，２８２ｂ，及び
２８２ｃである。割込みレジスタ２８０（例えば、２８
０ａ）の各ビット位置は、マスク・レジスタ２８２（例
えば、２８２ａ）における対応ビット位置を有する。マ
スク・レジスタ２８２の特定ビットがセットされたとき
には、関連割込みの認識は、抑制される。割込みレジス
タ２８０の内容は、マスク・レジスタ２８２の内容によ
って渡されたならば、それらが７つの割込み“ポスティ
ング(postings)”（信号）に組合わされる、複数のＯＲ
ゲートを含んでいる、組合せ論理回路２８６に結合され
る。組合せ論理回路２８６は、７つの割込みポスティン
グをラッチ２８８に結合し、ラッチからそれらは、ポス
ティングを受信しかつ保持するポインタ割込みレジスタ
を有するプロセッサ２０（２０ａ，及び２０ｂ）に結合
される。加えて、レジスタ２８８の内容は、比較回路２
８９に印加（供給）され、かつレジスタ２８８の入力と
（レジスタ２８８を装填する各クロックの前に）比較さ
れる。割込みにおける変化（割込みがサービスされ、か
つそのポスティングがプロセッサ２０によって削除され
たか、または新しい割込みがポストされたかのじずれ
か）を示している、相違が存在するならば、“ＣＨＡＮ
ＧＥ（変化）”信号が、割込みポスティング変化が発生
し、かつ変化をプロセッサ２０に伝達すべきであること
をそれに報告すべくプロセッサ・インターフェイス６０
に発行される。
【０１１４】ＡＶＴエントリ・レジスタ１８０は、ＴＡ
Ｇ及び有効ビットを備えた単一回線キャッシュのようの
動作すべく構成されるのが好ましい。ＴＡＧは、システ
ム・メモリ２８からＡＶＴエントリを調べる（ルックア
ップ）ために用いられるＴＮｅｔアドレスの部分からな
る。通常動作では、ＴＡＧが入力パケットのＴＮｅｔア
ドレスとマッチしないならば、正しいＡＶＴエントリが
システム・メモリ２８から読取られかつＡＶＴエントリ
・レジスタ２０６に読取られて、古いＡＶＴエントリを
置換する。当業者は、ちょっと挙げてみると、セットア
ソシエイティブ、完全−関連(fully-associate) 、また
は直接−マップ型(direct-mapped) のような他のキャッ
シュ編成が可能であるということを認識するであろう。 − コヒーレンシー：キャッシュ・メモリ用いるデータ
処理システムは、コヒーレンシーの問題を長く認識して
いた：キャッシュまたは主メモリへのアクセスが新鮮で
ないデータを決して戻さないか、または良好（最新）な
データを上書きしないことを確実にすること。この問題
に対する多数の解決策が存在するが、その多くが大規模
かつ複雑なハードウェアを使用する。コヒーレンシー問
題は、データが外部（ＣＰＵに対して）Ｉ／Ｏまたは別
のＣＰＵ１２からメモリに書込まれるとき、または、シ
ステム１０のコンテキストにおけるように（例えば、図
４）、データがＣＰＵ１２ＢによってＣＰＵ１２Ａのメ
モリ２８に書込まれるときにも生ずる。一つの解決策
は、入力データがバッファのバウンドがキャッシュ・ブ
ロック境界に位置合わせされるようにメモリ・バッファ
に書込まれることを確実にすることである。しかしなが
ら、この解決策は、入力データに対して用いられるキャ
ッシュ・ブロックの妥当性を検査するためにソフトウェ
ア・スキームと一緒に用いられるときにだけ応用（アプ
リケーション）を見出し、出力データに用いるキャッシ
ュ・ブロックの書戻しを強要する。
【０１１５】それゆえに、（Ｉ／Ｏ、または別のＣＰＵ
１２からの）入力読取り要求、及び出力読取り及び書込
み要求に適するコヒーレンシー問題のソフトウェア管理
に対する従来技術が存在する。しかしながら、従来技術
は、キャッシュ・ブロック境界上に位置合わせされてい
ないメモリ２８のＩ／Ｏバッファへの入力書込み要求を
管理するのに向いていない。しかしながら、キャッシュ
・ブロック境界上にメモリのＩ／Ｏバッファの位置合わ
せを要求することは、より可撓性が少ないシステム、及
び既存の（オペレーティング・システム）ソフトウェア
と非互換性でありうるシステムを結果として生ずる。従
って、本発明の割込み機構は、そのバッファの境界がキ
ャッシュ・ブロックの境界に位置合わせされるか否かと
いうことを考慮することなくデータ・バッファをメモリ
に位置決めさせるようにコヒーレンシーを確立するため
に用いられる。この関連において、入力パケットのソー
スがアクセスを許容されるメモリ２８の領域の上部及び
下部境界（ｕｐｒ ｂｎｄ， ｌｗｒ ｂｎｄ）を画定
しているＡＶＴ表Ｅｎｔｒｙレジスタ１８０のフィール
ド（図１６）は、境界クロッシング（Ｂｄｒｙ Ｘｉｎ
ｇ）検査装置２１９に印加（供給）される。境界検査装
置２１９は、それでＣＰＵ１２が動作すべく構成される
キャッシュ・ブロックのサイズの表示、ＡＶＴ Ｅｎｔ
ｒｙレジスタ１８０に保持されるＡＶＴエントリのＰｅ
ｒｍｉｓｓｉｏｎｓフィールドからのコヒーレンシー・
ビット（“ｃ［１：０］”）、及びＡＶＴ入力レジスタ
１７０からのヘッダ情報のＬｅｎフィールドも受信す
る。Ｂｄｒｙ Ｘｉｎｇ装置は、入力パケットのデータ
が 上に位置合わせされていないかを決定し、かつコ
ヒーレンシー・ビット（“ｃ［１：０］”）が適切にセ
ットされたならば、データ及びそのデータを含んでいる
パケットのヘッダを記憶するために特別のコヒーレンシ
ー・キューを指し示すべく用いられる割込みエントリの
アドレスのフェッチを強要する。
【０１１６】図４２をここでちょっと参照すると、ＣＰ
Ｕ１２のメモリ２８（図４）によって実施されるメモリ
空間の部分２８’が示されている。図４２が更に示すよ
うに、３つのキャッシュ境界ＣＢa ，ＣＢb ，及びＣＢ
c は、メモリ部分２８’と一緒に含まれ、二つのキャッ
シュ・ブロックＣ＿ＢＬＫa 及びＣ＿ＢＬＫb を画定す
る。書込み要求メッセージ・パケットが受信され（例え
ば、別のＣＰＵ１２、またはＩ／Ｏ装置から）、かつク
ロス−ハッチング（格子縞）で示される、そのメッセー
ジ・パケットに含まれるデータがメモリ部分２８’を含
むメモリ２８の領域に書込まれるものであると想定す
る。事実、書込まれるべきデータは、キャッシュ・ブロ
ックＣ＿ＢＬＫa をほんの部分的に上書きするが、キャ
ッシュ・ブロックＣ＿ＢＬＫb 、及び他のキャッシュ・
ブロックを完全に上書きする。書込まれるＣＰＵ１２の
キャッシュ２２がキャッシュ・ブロックＣ＿ＢＬＫb 、
またはキャッシュ・ブロックＣ＿ＢＬＫa 以外の他のキ
ャッシュ・ブロック（または、キャッシュ境界上に位置
合わせされていないならば、入力データの他端を含んで
いるキャッシュ・ブロック）を含むならば、ブロック
は、“無効”とマークすることができ、メモリに書戻さ
れかつ新しく受信したデータを上書きすることからそれ
を防ぐ。
【０１１７】しかしながら、キャッシュ２２がキャッシ
ュ・ブロックＣ＿ＢＬＫa を含むならば、ＡＶＴ９０の
（“ｃ”がＰｅｒｍｉｓｓｉｏｎｓフィールドにセット
されることによりイネーブルされたならば；図１６及び
図１９を参照）境界クロッシング論理回路２１９は、キ
ャッシュ・エントリを部分的に無効にするＩ／Ｏパケッ
トを検出し、かつコヒーレンシー割込みを強要すること
が必要である。これは、特別割込みキャッシュへのポイ
ンタを含んでいる、割込み記述子のフェッチを結果とし
て生じ、かつ全入力ＴＮｅｔ要求パケットは、キューに
書込まれる。同時に、割込みは、入力データの一部分が
特別のキューに装填されるということをプロセッサ２０
に知らせるためにキュー型割込みレジスタ２８０に書込
まれる。
【０１１８】要するに、入力パケットがメモリ２８に書
込まれるべきデータを有するならば、境界クロッシング
論理回路２１９は、データが書込まれるバッファの境界
がキャッシュ境界と位置合わせされるかどうかを見る
（調べる）べく検査する。そうであるならば、データ
は、指示（指導）されるように書込まれる。そうでなけ
れば、パケット（ヘッダ及びデータの両方）は、特別の
キューに書込まれ、かつプロセッサは、上述した固有割
込み処理によってそのように知らされる。次に、プロセ
ッサは、特別のキューからキャッシュ２２にデータを移
動し、よいデータが上書きされないかそもなくば失われ
ず、かつキャッシュ２２とメモリ２８の間のコヒーレン
シーが保存されることを確実にすべく後でキャッシュを
メモリ２８に書込みうる。
【０１１９】− ブロック転送エンジン（ＢＴＥ）：プ
ロセッサ２０は、ＣＰＵ１２Ａの外部素子に情報を直接
伝達（例えば、送る）することを禁止されているので、
ＣＰＵのインターフェイス２４ａ（図９）のＢＴＥ８８
は、情報送信の間接方法に対して供給される。ＢＴＥ８
８は、情報のブロックを転送すべく全プロセッサ始動型
(all processor initiated) Ｉ／Ｏトラフィックを実施
するために用いる機構である。ＢＴＥ８８は、ＴＮｅｔ
パケット規定によった許容される最大値、現在は６４バ
イト、までの長さを有する読取り及び書込みパケットの
生成を許容する。ＢＴＥ８８は、一つが他よりも高い優
先度を与えられる、二つの“仮想”チャネルを供給す
る。図２３を参照する、ＢＴＥ８８は、それらの内容が
（インターフェイス装置２４ａの；図９）ＭＵＸ３０６
に結合されかつメモリ・コントローラ２６（図２３に図
示せず）を介してシステム・メモリ２８をアクセスする
ために用いられる二つのＢＴＥレジスタ３００，３０２
を含んで示されている。レジスタ３００，３０２の部分
は、ＣＰＵ１２Ａ（図４）のメモリ２８におけるＢＴＥ
データ構造３０４の始まりへのポインタ（例えば、ＢＴ
Ｅアドレス−０及びＢＴＥアドレス１）を含む。プロセ
ッサ２０は、ＣＰＵ１２Ａの外部の一つまたは別の素子
（例えば、ＣＰＵ１２ＢまたはＩ／Ｏパケット・インタ
ーフェイス１６のＩ／Ｏ装置１７，１８のどれか）に情
報が送られるかまたはそれから情報が検索される度にメ
モリ２８にデータ構造３０４を書込む。各データ構造
は、４倍長語境界上で始まることを必要とし、かつＢＴ
Ｅレジスタ３００，３０２は、プロセッサ２０によって
のみ書込み可能である。プロセッサがＢＴＥレジスタ３
００，３０２の一つに書込むときには、それは、ＢＴＥ
状態マシン３０７によって制御される、ＢＴＥ処理を始
動すべく動作する、クリア状態に要求ビット（ｒｃ０，
ｒｃ１）をセットする語でそのようにする。
【０１２０】ＢＴＥレジスタ３００，３０２は、タイム
−アウト／ＮＡＫ誤り表示を報告する誤りビット（ｅ
０，ｅ１）も含む。誤りビットは、対応ＢＴＥレジスタ
が書込まれるときにクリアされる。誤り原因（ｅｃ）ビ
ットは、タイム−アウトとＮＡＫｓとを差分する。情報
が外部装置にプロセッサ２０によって転送されるとき
に、データ構造３０４のデータ・バッファ部分３０４ｂ
は、転送されるべき情報を保持する。外部装置からの情
報がプロセッサ２０によって受信されたときには、デー
タ・バッファ部分３０４ｂは、読取り応答情報を保持す
べくターゲットされた位置である。データ構造３０４の
始まり、プロセッサ２０によって書込まれた部分３０４
ａは、送られるパケットを受信する外部素子を識別す
る、情報フィールド（Ｄｅｓｔ）を含む。部分３０４ａ
は、所望の動作（例えば、読取りまたは書込み情報）を
記述する情報フィールド（ＴＹＰＥ）、書込まれるかま
たは要求されるデータのバイト数を記載している、長さ
情報フィールド（Ｌｅｎ）、及び所望のデータが位置決
めされる外部素子（Ｄｅｓｔ）の場所、または送信され
たデータが書込まれるべき場所を識別している、アドレ
ス情報フィールド（Ａｄｄｒｅｓｓ）も含む。この情報
は、図５（ａ）〜図５（ｄ）及び図６〜図８に示す形に
パケットをアセンブルすべくパケット送信機装置１２０
（図９）によって用いられる。
【０１２１】データ構造部分３０４ａにおけるアドレス
情報にすぐ続くのは、データ・バッファ部分３０４ｂが
位置決めされるメモリのアドレスを含んでいる語（Ｌｏ
ｃａｌ Ｂｕｆｆｅｒ Ｐｔｒ）である。次に、チェイ
ン・ポインタ、要求が終了したことを示すエンド−オブ
−リスト（ｅｌ）フラグ、終了インディケータ上の割込
み（ｉｃ）及びチェックサム（ｃｓ）要求を含んでいる
語が、その後にすぐ続く。一つのデータ構造３０４は、
最大６４バッファ長まで外部素子（例えば、Ｉ／Ｏ記憶
装置）に移動されるべくメモリのデータの各部分に対し
て用いられる。ＢＴＥは、データの６４バイト・セグメ
ントに対して、各要求構造に応じて、メモリ２８を逐次
的にアクセスすべく動作し、各セグメントに対してメッ
セージ・パケットを形成し、かつ進行してそのメッセー
ジ・パケットを送る。チェイン・ポインタは、エンド−
オブ−リスト・ビット（ｅｌ）がセットされない限り、
データの別の６４バイトに対する次のデータ構造にＢＴ
Ｅを指向して、動作を終わらせる。データが多数の外部
素子へ送られるべきであるならば、各異なる素子は、セ
ットアップされるべくそれ自身のデータ構造（６４バイ
ト以上が送られるならば複数のデータ構造）に要求す
る。次に、これら個別のデータ構造は、要求構造のチェ
イン・ポインタ・フィールドに含まれるチェイン・ポイ
ンタを用いて、チェインで繋がれうる。チェイン・ポイ
ンタ・フィールドは、後続データ構造に対するＢＴＥレ
ジスタの内容として用いられる。例えば、メモリ２８の
大きなブロックのデータがＮの異なる外部素子に送られ
るべきであるならば、データ構造は、ＢＴＥ論理回路８
８が送られるべきデータを見出すことができるメモリ２
８の場所を識別している各データ構造でＮの外部素子の
それぞれに対するメモリに書込まれる。各素子に対する
データは、ＢＴＥ論理回路８８によってアクセスされ、
メッセージ・パケットがデータを含んで形成され、かつ
それらが適切にＴＮｅｔに送られるパケット送信機１２
０に伝達される。次に、データ構造に含まれるチェイン
・ポインタは、別のデータ構造にチェインで繋がれるこ
とが必要であるならば、アクセスされかつ作用を始動し
た適切なＢＴＥレジスタ３００、３０２に書込まれて、
要求パケットを受信すべく次の素子のための次の構造に
対するアドレスを供給する。
【０１２２】エンド−オブ−リスト（ｅｌ）ビットは、
セットされたときには、チェインの終りを示し、かつＢ
ＴＥ処理を停止する。割込み終了（ｉｃ）ビットは、セ
ットされたときには、インターフェイス装置２４ａに、
前のＢＴＥ送信パケット（チェイン・ポインタによって
示されたものではない）の終了を示すために割込みレジ
スタ２８０（図２１）にビットをセットする割込み（Ｂ
ＴＥＣｍｐ）をアサートさせる。割込みタイム−アウト
（ｉｔ）ビットは、セットされたときには、インターフ
ェイス装置２４ａに、アクセスの肯定応答がタイム−ア
ウト（即ち、要求タイマ（図示省略）がタイムアウト信
号を発行して、予期応答を適切な時間内に受け取らなか
ったことを示す）するか、またはＮＡＫ応答を導き出す
（要求のターゲットが要求を処理できないということを
示している）ならば、プロセッサ２０に対する割込み信
号をアサートさせる。そして、チェック・サム（ｃｓ）
ビットがセットされたならば、外部素子に書込まれるべ
きデータは、チェック・サム量を生ずるべくＢＴＥ８８
（インターフェイス２４ａ；図９）のチェック・サム発
生器（図示省略）を通過させる。生成されたチェック・
サムは、メモリに書込まれ、それ自身のパケットに続い
て位置決めさかつチェック・サムが形成されたデータを
含んでいるメッセージ・パケットの宛先に送られうる。
【０１２３】纏めると、ＣＰＵ１２Ａのプロセッサ２０
が外部装置にデータを送ることを望むときには、それら
は、データ構造の部分３０４ａに識別子情報、バッファ
部分３０４ｂにデータを含んでいる、データ構造３０４
をメモリ２８に書込む。次に、プロセッサ２０は、デー
タの優先度を決定し、かつデータ構造３０４（即ち、ヘ
ッダ部分３０４ａ）を見出すことができるメモリ２８の
アドレスを有するＢＴＥレジスタ３００，３０２を書込
み、同時にＢＴＥレジスタ３００，３０２の要求終了ビ
ット（ｒｃ１）をクリアして、ＢＴＥ動作を、ＢＴＥ状
態マシン３０６の制御下で開始させる。Ｄｅｓｔ，ＴＹ
ＰＥ，Ｌｅｎ，及び部分３０４ａからのアドレス情報
は、メモリ２８からアクセスされかつ適切なパケット形
に配置されるパケット送信機１２０に伝達される。デー
タ構造３０４が、転送が書込み動作であることを指定す
るならば、局所バッファ・ポインタは、アクセスされか
つデータ・バッファ部分３０４ｂを位置決めするために
用いられる。次に、データは、アクセスされ、パケット
送信機１２０に伝達され、ヘッダ及びアドレス情報と一
緒にパケット化され、かつ送られる。データ構造３０４
が読取り要求（例えば、プロセッサ２０が外部装置 −
Ｉ／Ｏ装置またはＣＰＵ１２のいずれかからのデータ
をシークする）を示すならば、Ｌｅｎ及びＬｏｃａｌ
Ｂｕｆｆｅｒ Ｐｔｒ情報は、（外部素子から要求が行
われたところに）読取り応答パケットが戻されたとき
に、メモリ２８への書込み要求を生成するために用いら
れる。データは、局所メモリ書込み動作が実行されるま
でパケット受信機１００（図９）の入力パケット・バッ
ファ１１０に保持される。
【０１２４】外部装置へのプロセッサ−生成型読取り要
求に対する応答は、ＡＶＴ表論理回路１４６によって処
理されない。それよりも、プロセッサ２０がＢＴＥデー
タ構造をセットアップしたときに、トランザクション・
シーケンス番号（ＴＳＮ）は、要求が割り当てられ、か
つ上述したＨＡＣ型パケット（図６〜図８）である、Ｂ
ＴＥ８８によって形成されかつ送られるメッセージ・パ
ケットのヘッダ・フィールドに含まれる。また、プロセ
ッサ２０は、データが、受信したときに、配置されるべ
きところで、ＢＴＥデータ構造においてメモリ・アドレ
スを含む。ＢＴＥ論理回路８８が進行してパケットを送
るときには、バッファ位置のメモリ・アドレスは、レジ
スタ・ファイル（図示省略）に書込まれる、要求トラン
ザクション論理回路１００（図９）であり、レジスタ・
ファイルへのポインタとしてＴＳＮを用いている。応答
（ＨＤＣメッセージ・パケットの形である − 図７）
がＣＰＵ１２によって受信されたときに、要求トランザ
クション論理回路１００は、入力メッセージ・パケット
に含まれるデータがメモリ２８において配置されるバッ
ファの対応メモリ・アドレスに対するレジスタ・ファイ
ル（図示省略）へのポインタとしてパケットのヘッダか
らのトランザクション・シーケンス番号（ＴＳＮ）を用
いる。
【０１２５】ＢＴＥレジスタ３００，３０２の優先順位
(prioritization)を理解擦るために、ＣＰＵ１２Ａから
外部装置へのデータの前述の転送は、情報の大きなブロ
ックのものであると想定する。従って、多数のデータ構
造は、プロセッサ２０によってメモリ２８にセットアッ
プされ、（最後を除き）それぞれは、追加データ構造へ
のチェイン・ポインタ、送られるべきデータを（データ
構造３０４のデータ・バッファ部分３０４ｂに）備える
総計を含んでいる。優先順位の高い要求は、プロセッサ
２０によってなされるのが望ましいということをここで
想定する。そのような場合には、そのような優先順位の
高い要求に対する関連データ構造３０４は、上述したの
と同じ形で、メモリ２８に書込まれる。次に、優先順位
の高いＢＴＥレジスタ３００は、データ構造を位置決め
するために必要なＢＴＥアドレス、及びクリアされた要
求終了表示ビット（ｒｃ０）で書込まれる。しかしなら
ば、ＢＴＥレジスタ３００を書込むことによって示され
たＢＴＥ要求は、すぐにはスタートしない。それは、Ｂ
ＴＥレジスタ３０２の内容によって始動されたＢＴＥ動
作がパケット間で休止するまで待つ。更に、ＢＴＥレジ
スタ３０２の内容により信号が送られたＢＴＥ動作は、
ＢＴＥレジスタ３００の内容によって示されたＢＴＥ動
作のために中断される。そのＢＴＥ動作は、終了するま
で進行し、そのときに、ＢＴＥレジスタ３０２の内容に
よって信号が送られたＢＴＥ動作は、再開され、かつＢ
ＴＥレジスタ３００が別のＢＴＥ動作記述子で再び書込
まれない限り終了される。
【０１２６】− メモリ・コントローラ：図４にちょっ
と戻ると、インターフェイス装置２４ａ，２４ｂは、一
対のメモリ・コントローラ（ＭＣ）２６ａ，２６ｂを介
してメモリ２８をアクセスする。Ｍｃｓは、インターフ
ェイス装置２４とメモリ２８の間にフェイル−ファース
ト・インターフェイスを供給する。Ｍｃｓ２６は、（ダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
論理回路で実施される）メモリ・アレー２８をアクセス
するために必要な制御論理回路を供給する。Ｍｃｓは、
インターフェイス装置２４からメモリ要求を受信し、か
つ読取り及び書込みを実行すると共にリフレッシュ信号
を２８でメモリ・アレーを実施するＤＲＡＭｓに供給す
る。二つのＭｃｓ２６ａ，２６ｂは、メモリ・アレー２
８とインターフェイス装置２４ａ，２４ｂとの間に７２
ビット・データ経路を供給すべく並列に走り、ＳＢＣ−
ＤＢＤ−ＳｂＤ ＥＣＣスキームを用いており、ここで
ｂ＝４であり、合計１００ビット（６４データ・ビット
＋２８アドレス・ビット＋８チェック・ビット）のう
ち、７２ビット（６４データ及び８チェック・ビット）
だけが実際にメモリ２８に書込まれる。
【０１２７】図２４を参照すると、メモリ２８から１４
４ビットのデータをフェッチすべく並列に動作する二つ
のＭｃｓ２６ａ，２６ｂが示されている。一つのＭＣ
（例えば、２６ａ）は、ＭＣとメモリ２８の間に７２ビ
ット経路３３０ａを形成すべく８チェック・ビットと一
緒に連続偶数アドレスで二つの３２ビット語を同時にア
クセスすべく接続される。他のＭＣ（例えば、２６ｂ）
は、第２の７２ビット経路３３０ｂを形成すべく二つの
３２ビット奇数語を別の８チェック・ビットと一緒に同
様にアクセスすべく接続される。この構成は、二つのＭ
ｃｓ２６ａ，２６ｂを一緒に作動させ、かつ最小待ち時
間でインターフェイス装置２４に６４ビット語を同時に
供給させ、半分（Ｄ０）は、ＭＣ２６ａから生じ、他の
半分（Ｄ１）は、他のＭＣ２６ｂから生ずる。インター
フェイス装置２４は、ＥＣＣチェック・ビットを生成し
かつ検査する。用いられるＥＣＣスキームは、（単一ビ
ット）データ誤りを検出しかつ修正するだけでなく、全
ての二重ビット誤り及び単一ＤＲＡＭからの４ビットま
での誤りも検出する。フェイル−ファースト設計は、イ
ンターフェイス２４とＭＣバス２５の間、並びに内部レ
ジスタ間のアドレス転送上のパリティを検査する。
【０１２８】インターフェイス装置２４の視点から、メ
モリ２８は、二つの命令でアクセスされる：“Ｎ二重語
を読取る”及び“Ｎ二重語を書込む”。これら指令の両
方は、第１の３６ビット転送上のアドレス及び制御と、
第２の３２ビット転送上のバイト・カウントとを有する
Ｍｃｓ２６に入力する。書込みで、Ｍｃｓ２６は、指令
を、二重語書込み、または二重語書込みのブロックのい
ずれかに分解する。読取りで、要求データは、単一二重
語読取りまたはブロック読取りフォーマットのいずれか
に戻される。“データ有効”と呼ばれる信号は、読取り
データが戻されるかまたは戻されない２サイクル先の時
間をインターフェイス装置２４に告げる。上記したよう
に、保守プロセッサ（ＭＰ１８；図１）は、ＣＰＵｓ１
２へのアクセスの二つの手段を有する。一つは、ＴＮｅ
ｔ構造を用いることによって、パケット化された情報を
送る（または受信する）ために、ルータ１４を含んでい
る。より限定されたにもかかわらず、別のものは、シス
テム１０の種々の素子（例えば、ルータ１４、ＣＰＵｓ
１２、Ｉ／Ｏパケット・インターフェイス１６）に組込
まれたＯｎ Ｌｉｎｅ Ａｃｃｅｓｓ Ｐｏｒｔ（オン
・ライン・アクセス・ポート）（ＯＬＡＰ）を通してで
ある。アクセスのこの後者の形は、メモリ・コントロー
ラ２６のそれぞれを通してＭＰ１８に対する読取り及び
書込みアクセスの両方を供給しているＯＬＡＰ直列ポー
ト２８５を示す図２５に示されている。（図２５に示し
たのは、メモリ・コントローラ２６ａへのＯＬＡＰアク
セスである；メモリ・コントローラ２６ｂは、実質的に
同一デザインのものである。）ブート・タイムでは、Ｍ
Ｐ１８は、プロセッサ２０に、それら（プロセッサ２
０）に動作を開始させ、メモリに一連の命令のイメージ
を組込ませる命令で、ＯＬＡＰ２８５に含まれるレジス
タを書込み、例えばブート処理を終了する外部（記憶）
装置から命令及びデータを転送すべくＩ／Ｏに行く。
【０１２９】また、ＯＬＡＰ２８５は、誤り表示をＭＰ
１８に伝達するためにプロセッサ２０によって用いられ
る。例えば、インターフェイス装置２４の一つが、メモ
リ・コントローラ２６から受信したデータにおいてパリ
ティ誤りを検出したならば、それは、動作を一時停止す
る誤り信号を発行すると共に、誤りをＭＰ１８に知らせ
るためにビット位置をＯＬＡＰ２８５にセットさせる。
メモリ・コントローラ２６によって実行される誤り検査
（例えば、パリティは、レジスタ読取り動作上の不良を
検出する）は、動作を同様に一時停止しかつ 誤りが発
生したことをＯＬＡＰ２８５を介してＭＰ１８に知らせ
る。システムのＭＰ１８及び種々のＯＬＡＰｓ（例え
ば、ＭＣ２６ａのＯＬＡＰ２８５）は、ＩＥＥＥ標準１
１４９．１に準じて構成される直列バス２８７を通して
通信する。メモリ・コントローラのアーキテクチャは、
Ｍｃｓ２６を実施することにおいて用いる種々の状態マ
シンを監視することによる誤り検査の特定の形を除き、
一般に通常の設計のものである。図２６が示すように、
ＭＣ２６ａの機能（ＭＣ２６ｂについても同様）は、そ
れぞれが複写されかつ比較される、３つの主な状態マシ
ンによって制御される。マスタ状態マシン・ペア３９０
は、メモリ２８にデータを伝達するためにＭＣＡＤバス
２５からＤＲＡＭデータ・バスにデータ及び命令を得る
ような、ＭＣ２６ａ自身の機能を制御すべく動作する。
次に、マスタ状態マシン・ペア３９０は、ＭＣ２６ａと
対応インターフェイス装置２４ａとの間のバス２５上の
データ及びアドレス転送を処理するメモリ制御アドレス
／データ（ＭＣＡＤ）状態マシン３９２にわたり制御を
実施する。ＤＲＡＭデータ・バス上のアドレシング及び
データ転送、並びに必要なリフレッシュ信号の生成及び
シーケンシングは、ＤＲＡＭ状態マシン・ペア３９４に
よって制御される。状態マシン・ペア３９０，３９２，
及び３９４によって入力されたディジタル状態は、比較
回路３９５によって互いに比較される。比較ミス(mis-c
ompare) は、ＣＰＵ１２の動作を一時停止すべく比較ミ
スを検出している比較回路３９５からのＥＲＲＯＲ信号
のアサーションを結果として生ずる。
【０１３０】パケット・ルーティング：処理システム１
０の種々の素子間（例えば、ＣＰＵｓ１２Ａ，１２Ｂと
Ｉ／Ｏパケット・インターフェイス１６に結合された装
置）で伝達されるメッセージ・パケットは、パケットに
含まれる情報（即ち、情報の他のものは、ソース・フィ
ールドとしても、用いることができるが、ヘッダの宛先
フィールド、図５（ｂ））により、ルータ１４によって
“送られる(routed)”。しかしながら、ルータ１４の構
成及び設計を説明する前に、ＣＰＵｓ１２とルータ１４
との間、またはルータ１４とＩ／Ｏパケット・インター
フェイス１６との間のＴＮｅｔリンクＬ上でメッセージ
を伝達するために用いるプロトコルをまず理解すること
は、有利である。まず、各ＴＮｅｔリンクＬは、受信及
び送信能力（機能）の両方を有するポートを介して処理
システム１０の素子（例えば、ルータ１４Ａ）に接続す
る。素子の各送信ポートは、記号毎の、メッセージ・パ
ケットの同期送信に用いられる送信クロック（Ｔ＿Ｃｌ
ｋ）信号を供給しなければならない。記号は、送信の受
信端のクロック同期ＦＩＦＯが同期を維持するようにＴ
＿Ｃｌｋの各及び全てのクロック・サイクル（即ち、各
クロック周期）で送信される。
【０１３１】クロック同期は、処理システム１０が動作
されるモードに依存する。ＣＰＵｓ１２Ａ及び１２Ｂ
が、例えば、互いに独立（個別）に動作するシンプレッ
クス・モードで動作しているならば、ルータ１４とＣＰ
Ｕｓ１２との間のクロッキングは、“近周波数”であ
る；即ち、ＣＰＵｓ１２及びＣＰＵｓに直接接続するル
ータ１４によって用いられるクロックは、互いに関して
ドリフトしうる。逆に、処理システム１０がデュプレッ
クス・モードで動作する（例えば、ＣＰＵｓが同期され
た、ロック−ステップ動作で動作する）ときには、それ
らが接続するルータ１４とＣＰＵｓ１２との間のクロッ
キングは、“周波数封じ込み（位相封じ込みである必要
はない）である。処理システム１０の種々の素子間のデ
ータ・パケットのフローは、いつでも、パケット内でさ
えも、現れうる、指令記号によって制御される。（表１
を参照して）上記で考慮したように、指令記号は、全て
０である上位ビットによって識別される。それらの指令
記号は、次の通りである。
【０１３２】ＩＤＬＥ： ＩＤＬＥ指令記号は、送るべ
き他の指令記号またはデータ・パケットが存在しないと
きにクロック毎に送信される。ＩＤＬＥ指令記号は、Ｔ
Ｎｅｔリンク上でパケットまたは指令記号間の空白詰め
物(space filler)として作用する。 ＢＵＳＹ： ＢＵＳＹ指令記号は、受信装置がデータ記
号を受容することがすぐにできなくなるときに送られ
る。 ＦＩＬＬ： ＦＩＬＬ指令記号は、それが記号を送って
いる受信素子が使用中であるということを送信素子が知
る（例えば、ＢＵＳＹ指令記号の受信により）ときに送
信素子によってメッセージ・パケットに注入される。 ＨＡＬＴ： この指令記号は、ＣＰＵ１２またはＭＰ１
８によって始動（起動）され、かつ全てのＣＰＵｓ１２
及びある一定のＩ／Ｏ装置によるソフトウェア作用を必
要とする事象を伝達すべくルータ１４により処理システ
ム１０の全ての素子に発布される（広められる）。ＨＡ
ＬＴ指令記号は、Ｉ／Ｏアクティビティを始動（起動）
することを停止することが必要であることをシステム１
０の全てのＣＰＵｓ１２に素早く通知する機構を供給す
る。
【０１３３】ＯＴＨＥＲ ＬＩＮＫ ＢＡＤ（ＯＬ
Ｂ）： ＣＰＵ１２に接続されかつデュプレックス・モ
ードで動作しているルータ１４がＣＰＵｓ１２の一つか
ら受信する指令記号またはパケットに誤りを検出し、か
つＣＰＵｓ１２の他のものから受信する指令記号または
パケットに誤りを検出しないときに、ルータ１４は、よ
い（良好な）パケットまたは指令記号を送付したＣＰＵ
１２にＯＬＢ指令記号を送る。また、この指令記号は、
デュプレックス・モードにおいてのみ、ＣＲＣ誤り、指
令記号誤り、及びプロトコル違反誤りに応じても送られ
る。ＯＬＢ及びＴＬＢ（以下に説明する）指令記号は、
デュプレックスされたＣＰＵｓ１２へ同時に送られる；
即ち、ＴＬＢ指令記号は、そこから誤ったパケットまた
は記号が受信され、または誤りに気付き(error noted)
、かつそこから実質的に同時にＯＬＢ記号がデュプレ
ックスされたペアの他のＣＰＵ１２に送られる、ような
ＣＰＵ１２に送られる。 ＲＥＡＤＹ： この指令記号は、先に使用中の素子がい
ま追加データを受容できるときに送られる。 ＳＫＩＰ： この指令記号は、随意にスキップされうる
クロック・サイクルを示す。この指令記号は、（１）各
記号を転送し、かつそれを各受信クロック同期ＦＩＦＯ
に装填し、かつ（２）ＦＩＦＯからの記号を検索する、
二つのクロック信号間で同期を維持することへの補助と
して近周波数動作に関連して用いられる。
【０１３４】ＳＬＥＥＰ： この指令記号は、ＲＥＡＤ
Ｙ指令記号（以下に説明する）が受信されるまで追加の
パケット（もしあれば、現在送信されているものの後）
が特定のリンクＬにわたり送られえないことを示すべく
処理システム１０のあらゆる素子によって送られる。 ＳＯＦＴ ＲＥＳＥＴ（ＳＲＳＴ）： ＳＲＳＴ指令記
号は、ＣＰＵｓ１２とルータ１４Ａ，１４Ｂとの間の記
号転送を同期し、続いて、デュプレックス動作に対して
同一の状態にＣＰＵｓ１２を配置するために用いられる
処理（以下に説明する、“同期”及び“再統一(reinteg
ration) ”）の間中にトリガとして用いられる。 ＳＹＮＣ： ＳＹＮＣ指令記号は、デュプレックス・モ
ードに入る前に、または以下に完全に説明するように、
デュプレックス・モードにおいて同期を要求するとき
に、ＣＰＵｓ１２とルータ１４Ａ，１４Ｂとのの間に周
波数封じ込み同期を確立すべく処理システム１０（即
ち、サブプロセッサシステム１０Ａ／１０Ｂ）のＣＰＵ
１２へルータ１４によって送られる。ＳＹＮＣ指令記号
は、例えば、Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ及びＲｅ
ｉｎｔｅｇｒａｔｉｏｎのセクションで以下に更に説明
するように、システム・オペレーティング・モードを切
り替える（即ち、シンプレックスからデュプレックスま
たはデュプレックスからシンプレックス）ためにＳＲＳ
Ｔ指令記号に関連して用いられる。
【０１３５】ＴＨＩＳ ＬＩＮＫ ＢＡＤ（ＴＬＢ）：
ＴＮｅｔリンクＬから記号を受信しているシステム素
子（例えば、ルータ、ＣＰＵ、またはＩ／Ｏ装置）が指
令記号またはパケットを受信しているときに誤りに気付
くときには、それは、ファシリティ・パケットまたは記
号を送付したシステム素子にＴＬＢ指令記号を送り返
す。それは、ＣＲＣ誤り、指令記号誤り、またはプロト
コル違反誤りに応じて通常送られる。 Ｉ ＯＷＮ ＹＯＵ（ＩＯＹ）： ＩＯＹ指令記号は、
送信ＣＰＵからのデータを選択することをルータ１４に
強要するためにルータ１４へＣＰＵ１２によってのみ
（かつデュプレックス・モードで動作しているときにの
み）送られて、送信ＣＰＵ１２に、実質的に、所有権を
与える；非送信ＣＰＵからの更なるデータ送信は、無視
される。ＩＯＹ指令記号の実際のビット構造は、Ｏｔｈ
ｅｒ Ｌｉｎｋ Ｂａｄ（ＯＬＢ）指令記号に用いられ
るものと同じである − 記号のソースがどれかを決定
する。ＩＯＹ／ＯＬＢ記号がＣＰＵ１２によって送られ
たならば、それは、ＩＯＹ記号として解釈される；ＩＯ
Ｙ／ＯＬＢ記号がルータによって送られたならば、それ
は、ＯＬＢとして解釈される。換言すると、ＣＰＵｓ１
２とルータ１４Ａ，１４Ｂとの間で、ＣＰＵｓだけがＩ
ＯＹ指令記号を送りかつルータだけがＯＬＢ指令記号を
送る。
【０１３６】ＤＩＶＥＲＧＥ（ＤＶＲＧ）： ＤＶＲＧ
記号は、デュプレックス動作におけるときに、ＣＰＵｓ
から受信したデータ・ストリームの発散が検出されたこ
とをデュプレックスされたＣＰＵｓに知らせるために、
ルータによって送られる；即ち、ルータは、クロック同
期ＦＩＦＯｓから引かれたときに互いに比較される記号
の同一ペアを二つのＣＰＵｓ１２から受信している．．
ＤＶＲＧ指令記号は、比較ミスに気付いたことをＣＰＵ
１２に知らせる。ＣＰＵｓによって受信されたときに、
発散検出処理が入力され、それによりどのＣＰＵが故障
しているかまたは誤っているか、かつそのＣＰＵの更な
る動作を終了することの決定がＣＰＵｓによってなされ
る。 ＴＨＩＳ ＰＡＣＫＥＴ ＧＯＯＤ（ＴＰＧ）： パケ
ットの送信者がパケットのＣＲＣが良好であると決定し
たことを示している、メッセージ・パケットに続く指令
記号。より詳細は、以下の“Ｐａｃｋｅｔ Ｓｔａｔｕ
ｓ”を参照のこと。 ＴＨＩＳ ＰＡＣＫＥＴ ＢＡＤ（ＴＰＢ）： ＴＰＢ
指令記号は、受信素子が受信メッセージ・パケットのＣ
ＲＣが正しくないということを決定したときにＴＰＧ指
令記号を置換する。
【０１３７】− Ｆｌｏｗ Ｃｏｎｔｒｏｌ：ルータ１
４は、記憶容量が限られており、従って、メッセージ・
パケットをルーティングするときには、“蓄積交換(sto
re and forward) ”方法の型を用いない；それよりも、
それらは、“虫の穴(worm-hole) ”ルーティングとして
知られるものを実施する：メッセージ・パケットのヘッ
ドは、そのテールが受信される前にルータを通過してそ
れから出る。これは、上述したＢＵＳＹ／ＦＩＬＬ／Ｒ
ＥＡＤＹ指令記号を主に用いて、上述した指令記号が処
理システム１０の種々の素子間（例えば、ＣＰＵｓ１
２、ルータ１４、等）のメッセージ・フローを制御すべ
く動作する一つの理由である。このフロー制御は、“バ
ックプレッシャ”と称される。特定のシステム素子は、
その受信キュー（例えば、エラスティック（伸縮性）・
バッファ５０６ − 図２７）がほとんどいっぱい（充
満）であることを決定するときはいつでも、それは、そ
の上でそれが入力メッセージ・パケットを受信しかつ、
更なる送信を防ぐことを送信素子に告げるべく関連送信
ポートからのＢＵＳＹ指令記号を、ＴＮｅｔリンクＬの
他端の送信素子に、送信する、ＴＮｅｔリンクＬの双方
向能力（機能）を利用する。ＢＵＳＹ指令記号の使用
は、“バックプレッシャ”をアサートすると、ここで称
される。ＣＰＵｓ１２またはＩ／Ｏパケット・インター
フェイス１６は、その送信ポートの一つがバックプレッ
シャされるので“エンド・ノード(end node)”（例え
ば、ＣＰＵ１２またはＩ／Ｏ装置１７ − 図１〜図
３）がバックプレッシャをアサートしえないが、そのよ
うな内部資源が特定のＴＮｅｔポートにアサートされた
バックプレッシャに関係なく利用可能になるときにの
み、内部資源が利用可能になるのを待っている間にその
ようなバックプレッシャをアサートしうる。この要求事
項（必要事項）の監察することの失敗は、送信ポートが
送信できないので、そしてまた関連受信機がバックプレ
ッシャをアサートしているので、受信ポートが受信でき
ないところのバックプレッシャ・デッドロック(backpre
ssure deadlocks)を結果として生じうる。それゆえに、
ルータ１４だけがバックプレッシャを伝播できる；エン
ド・ノード（ＣＰＵｓ１２，Ｉ／Ｏパケット・インター
フェイス１６）は、受信バックプレッシャを送信バック
プレッシャに変換することを許可されていない。
【０１３８】ルータ１４は、そのポートに到着している
更なるデータ記号がバッファされるか前進されることが
できないときはいつでも、その受信ポートのいずれか一
つにバックプレッシャをアサートしうる。不適当にアド
レスされたパケットは、ルータ１４によって廃棄され
る。処理システム１０のシステム素子がその上でそれが
メッセージ・パケットを送信しているＴＮｅｔリンクＬ
上のＢＵＳＹ指令記号を受信したときには、素子は、パ
ケットを送ることを停止し、かつＲＥＡＤＹ指令記号が
送信クロックＴ＿Ｃｌｋの各クロック・サイクルで受信
されるまで、その代わりにＦＩＬＬ指令記号を送ること
を始める。ＦＩＬＬ指令記号は、送られ続ける。また、
関連送信ポートがパケットを送信しない間にＢＵＳＹ指
令記号がＴＮｅｔリンクＬ上で受信されるならば、ＢＵ
ＳＹ記号を受信している素子は、それがそのリンク上で
ＲＥＡＤＹ記号を続いて受信するまで新しいパケット送
信を始動することを慎む。送信ポートは、他の指令記号
（ＲＥＡＤＹ，ＢＵＳＹ等）を送信する能力（機能）を
さもなくば保持する。処理システム１０の素子のＴＮｅ
ｔポートがＲＥＡＤＹ指令記号を検出するときはいつで
も、それは、関連送信ポートでのＦＩＬＬ指令記号の送
信を終了し、かつ先の受信ＢＵＳＹ指令記号によって停
止されたパケットを送くることを再開するか、またはそ
れは、ＩＤＬＥ指令記号を注入することを終了しかつ保
留しているパケットを送ることを始動するか、またはパ
ケットが利用可能であるまでＩＤＬＥ指令記号を送り続
ける。
【０１３９】しかしながら、ＢＵＳＹ／ＲＥＡＤＹフロ
ー制御は、他の指令記号の送信に適用されないというこ
とが理解されるべきである。上述したように、送信クロ
ック、Ｔ＿Ｃｌｋ、の全てのサイクルは、指令またはデ
ータ記号の送信を伴うことを思い出す。それゆえに、全
てのＴＮｅｔインターフェイスは、ＴＮｅｔインターフ
ェイスが受信する、関連送信クロック、Ｔ＿Ｃｌｋ、の
クロック・サイクルで新しい指令またはデータ記号を受
容する準備ができていなければならない。分かるよう
に、送信された記号を受信するためにＴＮｅｔリンクＬ
に接続する処理システム１０の全ての素子（例えば、ル
ータ１４、ＣＰＵｓ１２）は、クロック同期（ＣＳ）Ｆ
ＩＦＯを介してそれらの記号を受信する。例えば、上述
したように、ＣＰＵｓ１２のインターフェイス装置２４
は、全てのＣＳ ＦＩＦＯｓ１０２ｘ，１０２ｙ（図１
０に示される）を含む。各ＣＳ ＦＩＦＯ１０２は、対
応ＴＮｅｔリンクＬから指令またはデータ記号を受信す
べく接続される。ＣＳＦＩＦＯは、スピード・マッチン
グ（速度整合）を許容すべく十分な深さを供給しなけれ
ばならないし、かつエラスティックＦＩＦＯｓは、メッ
セージ・パケットの受信の間中のＢＵＳＹ指令記号の送
信と、ＦＩＬＬまたはＩＤＬＥ指令記号のためによる入
力メッセージ・パケットの中断との間で発生しうる遅延
を処理するのに十分な深さを供給しなければならない。
また、ルータ１４のエラスティックＦＩＦＯｓ５０６
（図２７）は、送信経路におけるＢＵＳＹ及びＲＥＡＤ
Ｙ指令記号の注入を許容すべく十分な深さを供給すべき
である。例えば、図１〜図３を参照すると、ＣＰＵ１２
Ａが、ルータ１４Ａのポート３を介して − Ｉ／Ｏパ
ケット・インターフェイス１６Ａの一つによる受信に対
してメッセージ・パケットを送信していることを想定す
る。同時に、また、ＣＰＵ１２Ａによって送られるメッ
セージ・パケットを受信しているその同じＩ／Ｏパケッ
ト・インターフェイス１６Ａは、ルータ１４Ａのポート
３に同じ（双方向）ＴＮｅｔリンクＬ上のメッセージ・
パケットを送っている。ルータ１４ＡがＩ／Ｏパケット
・インターフェイス１６Ａによって送られるメッセージ
・パケットの宛先からのホールドアップ（バックプレッ
シャ）を経験することを更に想定する。ある時間後、エ
ラスティックＦＩＦＯ５１８（図２７）は、メッセージ
・パケットの送信を一時的に停止すべくＩ／Ｏパケット
・インターフェイスにリクエストすることをルータ１４
Ａに要求する点まで充たす。従って、ルータ１４Ａは、
ポート３（Ｉ／Ｏパケット・インターフェイス１６Ａか
らのメッセージ・トラフィックを受信しているのと同じ
ポート）からＢＵＳＹ記号を送信する。そのＢＵＳＹ記
号は、ＣＰＵ１２Ａからルータ１４Ａを通って送られる
メッセージ・パケットの記号ストリームに挿入される。
入力メッセージ・パケットのストリームへのＢＵＳＹ記
号の挿入は、入力パケットの一つの余分な記号を記憶す
ることをルータ１４Ａに要求する。ＢＵＳＹ記号が送ら
れた後、ルータ１４Ａは、それがＩ／Ｏパケット・イン
ターフェイス１６Ａからのメッセージ・パケットの切断
された送信の受信を再び始められるような時までＣＰＵ
１２Ａからの入力メッセージ・パケットの送信を再開す
ることができる。Ｉ／Ｏパケット・インターフェイス１
６Ａに対して割込まれたメッセージ・パケットの再送信
を始めるために、ルータ１４Ａは、ポート３から送られ
る記号ストリームにＲＥＡＤＹ信号を挿入し、ＣＰＵ１
２Ａからのメッセージ・パケットの別の記号を記憶する
ことをルータに再び要求する。
【０１４０】ＢＵＳＹ／ＲＥＡＤＹ指令記号のこのペア
は、Ｉ／Ｏパケット・インターフェイス１６とＣＰＵ１
２との間の経路に各ルータ１４及びＣＰＵ１２によって
挿入することができる。Ｉ／Ｏパケット・インターフェ
イス１６に直接接続されたルータ１４は、２ｎ指令記号
（ｎ＝経路におけるルータの数＋１）を単一パケットに
注入できる。これは、一方向にアサートされたバックプ
レッシャが、反対方向にアサートされるためにバックプ
レッシャを必要としないことを確実にするために２ｎバ
イトのＦＩＦＯが最低レベル・ルータ１４（即ち、Ｉ／
Ｏパケット・インターフェイス１６に最も近いルータ）
に要求されるということを意味する。例えば、Ｉ／Ｏパ
ケット・インターフェイス１６がルータ１４にパケット
Ａを送信し、同時にその同じルータからパケットＢを受
信し、パケットＡを受信しているそのルータがバックプ
レッシャによりそれを先に進めることができないものと
想定する。そのルータは、パケットＡを送ることを停止
すべくＩ／Ｏパケット・インターフェイス１６に知らせ
るためにＢＵＳＹ信号をパケットＢに注入しなければな
らない。パケットＢに注入されたＢＵＳＹ指令記号は、
一つだけＦＩＦＯの深さを増加する一つのデータ記号を
変位する。ＲＥＡＤＹを注入することによるバックプレ
ッシャの後続の除去は、パケットＢにおける別のデータ
・バイトを変位する。パケットＡが次のルータに進む
と、処理は、繰り返される。ルータ１４がＦＩＦＯが処
理できるよりも多くのデータ・バイトを変位したなら
ば、それは、パケットＢのソースにバックプレッシャを
アサートしなければならない。
【０１４１】− パケット状態：各送信されたパケット
は、ＴＰＧまたはＴＰＢ指令記号がすぐ後に続き、関連
パケットのインテグリティを報告する。パケットがそこ
で始まるシステム素子は、適切なＴＰＧまたはＴＰＢ指
令記号を挿入する。ルータ１４は、付随しているＣＲＣ
を確認し、かつそれらがソース（例えば、Ｉ／Ｏパケッ
ト・インターフェイス１６またはＣＰＵ１２）から宛先
（例えば、ＣＰＵ１２ＡまたはＩ／Ｏパケット・インタ
ーフェイス１６）にフローするときに全てのパケットに
対して種々のプロトコル検査を実行する。問題のフロー
の経路における、ルータ１４が入力パケット上に誤りを
検出し、かつパケットがＴＰＧ指令記号で終結する（パ
ケットが良好であることを示している）ならば、ルータ
は、ＴＰＧ指令記号をＴＰＢ指令記号で置換する。ＴＰ
Ｂ記号へのＴＰＧ指令記号の変更をもたらすことができ
る誤りは、検査したときにＣＲＣデータによる受信デー
タを確認することの失敗に加えて、使用したプロトコル
によって許容されるものよりも大きい長さを有するパケ
ットを含む。あらゆるパケット長を用いることができる
が、ここでは、パケットは、状態（ＴＰＧ／ＴＰＢ）記
号を含んで、１０２４記号に制限される。受信したパケ
ットが、この制限よりも多くを有しているとして検出さ
れたならば、受信ルータは、１０２４番目の記号におけ
るＴＰＢ指令記号でパケットを終了し、パケットの残り
を廃棄する。パケット長のこの制限は、それを絶え間な
くバブルさせ、かつＴＮｅｔネットワークを詰まらせる
パケット送信素子において発生することからフォルトを
排除する誤り検査技術である。
【０１４２】ＴＰＢ指令記号に続いてパケットを受信す
るルータ１４は、それ自身の結果にかかわらず、不変更
のＴＰＢ指令記号を先に進める。
【０１４３】− ＳＬＥＥＰ Ｐｒｏｔｏｃｏｌ：ＳＬ
ＥＥＰプロトコルは、以下に説明する、保守インターフ
ェイス（オン−ライン・アクセス・ポート−ＯＬＡＰ）
を介して保守プロセッサによって始動される。ＳＬＥＥ
Ｐプロトコルは、パケット境界で一つ以上のＴＮｅｔリ
ンクＬを静止する(quiesce) ための機構を供給する。一
つのシステム１０を再統一するためにモードを変える
（例えば、デュプレックスからシンプレックス）ことが
必要である。ルータ１４は、データ損失または汚染をも
たらすことなくモードを変えるためにアイドル(idle)
（処理にパケットがない）でなければならない。ＳＬＥ
ＥＰ指令記号を受信したときに、処理システム１０の受
信素子は、そのＴＮｅｔリンクＬ上の許可された指令記
号だけを送信しなければならない関連送信ポート上の新
しいパケットの送信の始動を抑制する。（例外は、再統
一を取り扱うセクションで以下に説明する、自己アドレ
ス型ＡｔｏｍｉｃＷｒｉｔｅメッセージ・パケットであ
る。）ＳＬＥＥＰ指令記号が受信されるときに送信され
るパケットは、終了するまで普通に送信される。しかし
ながら、ＳＬＥＥＰ指令記号が受信される受信ポートに
関連した送信ポートは、許可された指令記号（例えば、
ＢＵＳＹ，ＲＥＡＤＹ，ＩＤＬＥ，ＦＩＬＬ）を送信し
続けるが、ＲＥＡＤＹ指令記号がその関連受信ポートで
受信されるまで送信のための新しいパケットを始動しな
い。
【０１４４】− ＨＡＬＴ Ｐｒｏｔｏｃｏｌ：ＨＡＬ
Ｔ指令記号は、Ｉ／Ｏアクティビティ（即ち、ＣＰＵｓ
１２とＩ／Ｏパケット・インターフェイス１６との間の
メッセージ送信、または異なるＣＰＵｓ１２間のメッセ
ージ送信）を終了ことが必要であることを処理システム
１０の全てのＣＰＵｓ１２に素早く知らせる機構を供給
する。各ルータ１４は、ＨＡＬＴ指令記号がＣＰＵ１２
から受信されたときに、受信ルータ１４がその送信ポー
トのそれぞれからＨＡＬＴ指令記号を伝播し、かつその
システム停止イネーブル・ビットをクリアするようにＯ
ＬＡＰ２８５’（図２７）を通してＭＰ１８によってセ
ットすることができるシステムＨＡＬＴイネーブル構成
レジスタを有する。ルータ１４は、システム停止イネー
ブル・ビットがクリアされた状態であるときに受信する
全てのＨＡＬＴ指令記号を無視する。このようにして、
システム停止イネーブル・ビットは、停止機能のための
ソフトウェア・セット可能イネーブル、並びに一度第１
のＨＡＬＴ指令記号がアサートされるとＨＡＬＴ指令記
号の無限サイクリングを防ぐことの両方に機能する。
（インターフェイス装置２４）のそれらの受信ポートの
いずれかでＨＡＬＴ指令記号を受信するＣＰＵｓは、シ
ステム停止割込みがイネーブルされる（即ち、マスク・
レジスタ２８２の関連処理(associated disposition)が
割込みをイネーブルする；図２１）ならば割込みレジス
タ２８０に割込みをポストする。
【０１４５】ＣＰＵｓ１２は、ＨＡＬＴ処理をディスエ
ーブ（禁止）するための機能（能力）を備えうる。それ
ゆえに、例えば、インターフェイス装置２４の構成レジ
スタ７５は、所定の状態（例えば、ＺＥＲＯ）にセット
されたときにＨＡＬＴ処理をディスエーブルするが、誤
りとしてＨＡＬＴ記号の検出を知らせる、“停止イネー
ブル・レジスタ”を含むことができる。
【０１４６】ルータ・アーキテクチャ：ここで図２７を
参照すると、ルータ１４Ａの略ブロック図が示されてい
る。処理システム１０の他のルータ１４（例えば、ルー
タ１４Ｂ，１４’等）は、実質的の同一な構成のもので
あり、従って、ルータ１４Ａに関する説明は、他のルー
タ１４に同様に適用する。図２７に示すように、ルータ
１４Ａは、それぞれがポート入力５０２（５０
２ 0 ，．．．，５０２5 ）及び出力５０４（５０
４0 ，．．．，５０４5 ）を含んでいる、６つのＴＮｅ
ｔポート０，．．．，５を含む。各ポート出力５０４
は、上述したそれから出ている１０の信号回線を有す
る：並列９ビット指令／データ記号を送信する９つの信
号回線、及び関連送信クロック（Ｔ＿Ｃｌｋ）を運ぶ信
号回線。同様に、ポート入力５０２のそれぞれは、デー
タ、受信クロック（Ｒｃｖ Ｃｌｋ）を含んでいる１０
の並列信号を受信すべく接続する。更に示すように、各
ポート入力５０２は、入力論理回路５０５及びそれをク
ロスバー・スイッチ５００に印加する前に入力メッセー
ジ・パケットを受信しかつバッファするエラスティック
ＦＩＦＯ５０６を含む。クロスバー論理回路５００は、
メッセージ・パケットのＤｅｓｔｉｎａｔｉｏｎ（宛
先）ＩＤに含まれる情報によりポート出力５０４へポー
ト入力５０２によって受信したメッセージ・パケットを
送るべく動作する。クロスバー論理回路５００は、真の
クロスバー・スイッチとして動作して、そのポート出力
５０４がパケットを受信しているポート入力５０２に関
連したとしても（例えば、ポート入力５０２2 及びポー
ト出力５０４2 ）、ポート入力５０２で受信したメッセ
ージ・パケットをポート出力５０４に送らせる。クロス
バー論理回路５００は、ポート入力５０２の対応するも
のからポート出力５０４に二つ以上のメッセージ・パケ
ットを送るようにも構成されている。クロスバー論理回
路５００は、その構成についての更なる説明が必要でな
いように通常の設計のものである。
【０１４７】シェーディングにより図において強調され
た、ルータ１４Ａのポートの二つ、４及び５は、他のも
のとはある程度異なって構成される；これら二つのポー
トは、一対のＣＰＵｓ１２に（ＴＮｅｔリンクＬｘ及び
Ｌｙによって）直接接続するそれらのポートとして用い
られることを意図している。これらのポート４，５に対
するポート入力５０２4 ，５０２5 は、処理システム１
０がデュプレックス・モード動作に対してセットされる
ときに周波数封じ込み環境で動作すべく構成される。更
に、デュプレックス・モードであるときに、入力ポート
０−５のいずれか一つで受信され、かつルータが接続す
るＣＰＵｓ１２のいずれか一つに向けられたメッセージ
・パケットは、クロスバー論理回路５００によって繰り
返え（再現）され、かつそれらが実質的に同時に、記号
毎に、同じ記号を接続するＣＰＵｓへ送信すべくロック
−ステップ・ファッションで動作する二つのポート出力
５０４4 ，５０４5 の両方に送られる。デュプレックス
・モードで動作していない（即ち、シンプレックス・モ
ード）ときには、ポート入力５０２4 ，５０２5 、及び
全ての他のポート入力は、近周波数モードで動作する。
更に、また、ルータ４及び５に対する入力論理回路５０
２は、二つのＣＰＵｓから受信した指令／データ記号の
記号毎の比較を実行すべく、ＣＰＵｓ１２Ａ，１２Ｂが
デュプレックス・モードであるときに、動作する比較回
路を備えている。従って、図２８に示すように、ポート
入力５０２4 ，５０２5 は、ＣＰＵｓから指令／データ
記号を受信し、クロック同期ＦＩＦＯｓ５１８（以下に
更に説明する）を通してそれらを渡し、かつクロック同
期ＦＩＦＯｓを出て行く各記号をゲート型比較回路５１
７と比較する。デュプレックス動作が入力されたとき
に、制御論理回路５０９の構成レジスタ（図示省略）
は、ＤＰＸ信号をアサートする状態にセットされる。Ｄ
ＰＸ信号は、ポート４及び５に対するルータ入力論理回
路５０２の二つの同期ＦＩＦＯｓ５１８から出て行く記
号の記号毎の比較をアクティベート（活性化）すべく制
御論理回路５０９からゲート型比較回路５１７へ伝達さ
れる。もちろん、ＤＰＸビットが制御論理回路５０９に
セットされなかったときには、比較がディスエーブルさ
れる。
【０１４８】同一記号ストリームである、デュプレック
スされたＣＰＵｓ１２からのメッセージ・トラフィック
は、ポート入力５０２4 ，５０２5 によって受信され、
一つのポート入力によって受信されたストリームの各記
号は、他のポート入力によって、実質的に同時に、受信
されたものと同一である。デュプレックス・モードにお
いて同期を維持するために、ＣＰＵｓ１２に送信するル
ータ１４Ａの二つのポート出力は、ロック−ステップで
動作しなければならない；即ち、ポート出力は、サイク
ル間に応じて(on a cycle-to-cycle basis) 同じ記号が
ＣＰＵｓ１２の両方に送られなければならないように動
作しなければならない。それゆえに、図４を参照する
と、ルータ１４Ａのポート０−５（図２７）の一つで受
信され、かつＣＰＵｓ１２に向けられた記号ストリーム
は、同一記号が実質的に同時にＣＰＵｓによって受信さ
れるように、デュプレックス動作で、両方のＣＰＵｓ１
２に進められ（送られ）なければならない。（ＣＰＵｓ
１２は、デュプレックス・モードであるときには、ルー
タ１４によって複写され、かつ両方のＣＰＵｓに戻され
る、自己アドレス型メッセージ・パケットを送ることが
できる。）ＣＰＵｓ１２に直接結合される出力論理回路
装置５０４4 ，５０４5 は、両方ともに同期したファッ
ションで（メッセージ・パケットのＤｅｓｔｉｎａｔｉ
ｏｎフィールドがデュプレックスされたＣＰＵｓ１２の
一つ、例えば、ＣＰＵ１２Ａだけを識別しても）クロス
バー論理回路５００から記号を受信し、二つのＣＰＵｓ
１２へ実質的に同期ファッションでそれらの記号を与え
る。もちろん、ＣＰＵｓ１２（より正確には、関連イン
ターフェイス装置２４）は、図１１に示したものと実質
的に同じ構成の同期ＦＩＦＯｓで送信された記号を受信
して、それを伴って記号がＣＰＵｓ１２によって受信さ
れる多少の実時間位相差が存在していても、二つのＣＰ
Ｕｓ１２間で維持されるクロッキングは、同じ記号が同
じ命令サイクルで両方のＣＰＵｓ１２によってＦＩＦＯ
構造から引き出されることを確実にして、デュプレック
ス動作モードによって要求されるＣＰＵｓ１２の同期し
た、ロック−ステップ動作を維持する。
【０１４９】ポート入力５０２のより詳細な図（図２９
及び図３１）の説明に関して見られるように、ルーティ
ング制御は、（オン・ライン・アクセス・ポート２８
５’及び直列バッファ１９Ａを介して；図１参照）保守
プロセッサ１８により制御論理回路５０９に含まれるレ
ジスタに書込まれた構成データと共に、ポート入力５０
２の論理回路によって主に行われる。ルータ１４Ａは、
適切な動作を確実にするためにルータ14A を構成する種
々のコンポーネントの検査を実行する自己検査論理回路
５１１を更に含む。一般に、自己検査論理回路５１１
は、内部パリティ検査、状態マシンの違法状態検出、及
び複写された論理回路の出力の比較のような動作を実行
する。実行される自己検出は、通常の特質のものであ
る。ルータ１４Ａの同期動作は、クロック論理回路５１
０によって生成される（局所）検査信号により実行され
る。ルータ１４の各出力ポート５０４は、ＴＮｅｔリン
クＬ上の記号を伝達するために、上述した、フロー制御
プロトコルの要求事項を実施すべく構成される。また、
各ポート入力５０２の入力論理回路５０５は、受信した
ＳＫＩＰ指令記号を除去することによって − 少なく
とも近周波数環境で記号を送っているポートに対して
− 同期を維持することを補佐する。ＳＫＩＰ指令記号
は、このコンテキストにおいて、実質的に、クロック・
サイクルをスキップさせて低速な受信機に高速な受信機
からデータを受容させる、位置−保持記号として用いら
れる。ＴＮｅｔリンクＬの端末における装置が異なるク
ロックで動作するので、近周波数環境で動作していると
きに、一つのクロックが多少の量だけ他のものよりも速
いということは、相対的に確実である。検査されないま
まであったならば、高速−送信素子から記号を受信して
いる低速−受信素子は、低速−受信素子の入力クロック
同期ＦＩＦＯに負荷を掛け過ぎる。即ち、高速クロック
によりそこに置かれた低速クロックがクロック同期ＦＩ
ＦＯから記号を引く(pull)ために用いられたならば、結
果として検査同期ＦＩＦＯは、オーバーフローするであ
ろう。
【０１５０】ここに採り入れられた好ましい技術は、同
期化ＦＩＦＯから記号を引くために用いる局所クロック
よりも周波数が多少高いＦＩＦＯに記号を押す(push)Ｔ
＿ＣＬＫ信号によりルータ１４（またはＣＰＵ１２）の
クロック同期ＦＩＦＯ（即ち、クロック同期ＦＩＦＯ５
１８；図２９）のオーバーフローの可能性を回避、また
は少なくとも最小にすべく記号ストリームにＳＫＩＰ記
号を周期的に挿入することである。（ＦＩＦＯへの）押
し(push)動作をバイパスするためにＳＫＩＰ記号を用い
ることは、ＳＫＩＰ指令記号が受信される毎にＦＩＦＯ
の押しポインタを失速させる効果を有するので、クロッ
ク同期ＦＩＦＯに関する限り、ＳＫＩＰ記号を伴った送
信クロックが失われていた（欠けていた）。それゆえ
に、ポート入力５０２のそれぞれにおける論理回路は、
何もＦＩＦＯに押されないが、記号が引かれるように、
近周波数クロッキング環境における同期に対してＳＫＩ
Ｐ指令記号を認識し、かつその受信をキー・オフ(key o
ff) する。ＳＫＩＰ記号は、おおよそ５１２送信機クロ
ック毎に挿入されるのが好ましい。５０Ｍｈｚ速度で記
号がリンクＬに送信される（例えば、ＣＰＵ１２とルー
タ１４との間、またはルータ１４間、またはルータ１４
とＩ／Ｏインターフェイス装置１６Ａとの間 − 図１
〜図３）と仮定すれば、これは、最悪の場合、２０００
ｐｐｍの周波数差を許容する。
【０１５１】各ポート入力５０２のエラスティックＦＩ
ＦＯｓ５０６は、通常設計のものであり、例えば、通過
中にメッセージ・パケットの中にフロー制御及び指令記
号を挿入することによってもたらされた、記号ストリー
ムにおけるジッタを吸収しかつ平滑にすることを補助す
るために用いられる。たぶん、最も重要なことは、エラ
スティックＦＩＦＯｓ５０６は、出力ポートが使用中の
ときに入力メッセージ・トラフィックのバッファリング
を許容する。システム１０の他の素子のように、ルータ
１４Ａは、宛先装置へ受信したメッセージ・パケットを
送るときに“バックプレッシャ”を経験しうるし、かつ
宛先装置は、更なる記号を受信できないことを瞬間的に
知らせる（例えば、ＢＵＳＹ指令記号）。バックプレッ
シャの適切な実施は、エラスティックＦＩＦＯｓ５０６
が、先の装置（例えば、ルータにメッセージ・パケット
を供給する装置）が（受信されかつクロック同期ＦＩＦ
Ｏｓに押されるが、エラスティックＦＩＦＯｓに渡され
ない）ＦＩＬＬまたはＩＤＬＥ記号を供給することによ
りＢＵＳＹ記号に応答できるまで宛先装置が受信を停止
した後で入力記号を受信しかつ保持するのに十分に大き
な深さ有する（即ち、十分な数の記憶位置を有する）こ
とを必要とする。要約すると、各エラスティックＦＩＦ
Ｏ５０６は、送信装置が送くることを一時的に停止でき
るまで記号を記憶し続けるために十分な空間をもたなけ
ればならない。
【０１５２】記号ストリームにおけるジッタを低減する
ことを補助するために、エラスティックＦＩＦＯｓ５０
６は、高及び低“水位標(water marks) ”で動作する。
エラスティックＦＩＦＯ５０６が充満し始め、かつ高水
位標に達したならば、バックプレッシャ記号（例えば、
ＢＵＳＹ）は、記号ストリームを受信している受信ポー
トに対応している送信ポートから送信される。例えば、
記号ストリームがルータ・ポート入力５０２3 によって
受信されており、かつエラスティックＦＩＦＯ５０６3
を制御するために用いられるＦＩＦＯ制御論理回路５４
６がＦＩＦＯが充満している（即ち、高水位標を通過し
た）ことを示すならば、入力ポート５０２3 は、ＢＵＳ
Ｙ記号を送信させるべく対応出力ポート５０４3 に知ら
せる。ＢＵＳＹ状態は、ポート出力５０４3 がＲＥＡＤ
Ｙ記号を送るべく知らされて、記号ストリームのフロー
の再開を要求するときに、ＦＩＦＯ制御論理回路５４６
（図２９）によって決定されたように、エラスティック
ＦＩＦＯ５０６3 の深さが低水位標以下であるまでルー
タ１４（及びパケットを送っていたＴＮｅｔリンクＬの
他端における装置）によって維持される。ＴＮｅｔリン
クＬの他端において、メッセージ・パケットを送ってい
た装置は、関連出力指令リンク上に送信されたＦＩＬＬ
指令記号で入力リンクでのＢＵＳＹ指令記号の受信に応
答する。送信装置は、ＢＵＳＹ指令記号を送った装置が
ＲＥＡＤＹ記号を送るまで、メッセージ・パケットの更
なる送信を手控えて（見合わせて）、ＦＩＬＬ記号を送
り続ける。メッセージ・パケットの送信は、終了まで、
またはバックプレッシャが受信機によって再びアサート
されるまで、再開する。
【０１５３】エラスティックＦＩＦＯｓ５０６がこの
“バックプレッシャ”ジッタを処理するために十分に大
きくなければならないばかりでなく、それは、制御記号
が他の方向におけるＴＮｅｔリンクＬの制御に対して記
号ストリームに挿入されている間にＦＩＦＯに累積する
データ記号を記憶することもできなければならないとい
うことに注目すべきである。ＢＵＳＹ／ＲＥＡＤＹ組合
せは、ポート出力５０４から２サイクルを奪ってそのポ
ート出力５０４を供給しているエラスティックＦＩＦＯ
５０６を２文字(two characters)でいっぱいにする。ジ
ッタを最小に保つために、エラスティックＦＩＦＯｓ５
０６のサイジング（及び高及び低水位標の配置）は、バ
ックプレッシャがアサートされる前にストリームの中に
挿入されることを少なくとも二つの文字、好ましくはそ
れ以上に対して許容しなければならない。ここに記載さ
れたシステムの環境内で、エラスティックＦＩＦＯｓ５
０６は、９６記号を一時的に記憶することが可能であ
る。ルータ１４Ａは、バックプレッシャが要求される前
に挿入されることを所定数の記号に対して許容する（バ
ックプレッシャは、所定数が受信されかつ一時的に記憶
された後で次の記号に発行される）。エラスティックＦ
ＩＦＯｓ５０６の９６記号深さは、所定数の記号の標準
蓄積(buildup) 、及びポート入力５０２がデータを受容
することをやめる（バックプレッシャをアサートする）
か、またはオーバーフローによるデータの損失の醜行(i
gnominy)に見舞われなければならない前にバックプレッ
シャ遅延の１２サイクルを許容する。
【０１５４】ポート入力５０２のそれぞれは、一つの説
明が全てに適用されるように実質的に同一に構成され
る。従って、図２９に示すように、ポート０に対するポ
ート入力５０２0 の詳細ブロック図が示される。ポート
入力５０２0 は、それが付随する送信クロック（Ｔ＿Ｃ
ｌｋ）によって一時的に記憶される入力レジスタ５１６
で各９ビット・データ／指令記号を受信する。次に、受
信した記号は、またＴ＿Ｃｌｋによって、入力レジスタ
５１６から伝達されかつクロック同期化ＦＩＦＯ５１８
に印加される。クロック同期ＦＩＦＯ５１８は、ＣＰＵ
ｓ１２のインターフェイス装置２４に用いられる、図８
Ａ及び図８Ｂに示したものと論理的に同じである。ここ
で、図２９が示すように、クロック同期ＦＩＦＯ５１８
は、入力レジスタ５１６の出力を、並列に、受信する複
数のレジスタ５２０を含んでいる。レジスタ５２０のそ
れぞれと関連するのは、図３０に詳細に示され、かつ以
下に説明される、２段階妥当性（Ｖ）ビット・シンクロ
ナイザ５２２である。レジスタ２０のそれぞれの内容
は、各関連２段階妥当性ビット・シンクロナイザ５２２
の１ビット内容と一緒に、マルチプレクサ５２４に印加
され、かつ選択されたレジスタ／シンクロナイザがＦＩ
ＦＯから引かれ、かつ一対のレジスタ５２６によりエラ
スティックＦＩＦＯ５０６に結合される。入力レジスタ
５１６の内容を受信するレジスタ５２０の選択は、押し
ポインタ論理回路装置５３０によって供給されたＰｕｓ
ｈ Ｓｅｌｅｃｔ信号の状態によって決定される；そし
て、レジスタ５２６に、ＭＵＸ５２４を介して、その内
容を供給するレジスタ５２０の選択は、引きポインタ論
理回路５３２によって供給されたＰｕｌｌ Ｓｅｌｅｃ
ｔ信号の状態によって決定される。押し及び引きポイン
タ論理回路５３０，５３２は、ｓｙｎｃＦＩＦＯ制御論
理回路５３４の制御下である。ｓｙｎｃＦＩＦＯ制御論
理回路５３４は、押しポインタ論理回路５３０（並びに
入力レジスタ５１６）を動作しかつ押しポインタ論理回
路５３０によって選択されたレジスタ５２０を装填すべ
く入力Ｔ＿Ｃｌｋを受信する。同様に、同期ＦＩＦＯ制
御論理回路５３４は、引きポインタ論理回路５３２を制
御すべくルータ（Ｒｃｖ Ｃｌｋ）に対して局所的であ
るクロック信号を受信する。
【０１５５】ちょっと脇道にそれて、図３０を参照する
と、イネーブル機能を有するＤ型フリップフロップ５４
１、遅延素子５４１ａ、ＯＲゲート５４１ｂ、（以下に
示す真理値表に示される機能を供給するためのセット／
リセット／イネーブル能力を有する）Ｄ型フリップフロ
ップ５４２、及びＤ型フリップフロップ５４３を含んで
いる妥当性ビット・シンクロナイザ５２２が詳細に示さ
れている。Ｄ型フリップフロップ５４１は、そのデータ
（Ｄ）入力でＳＫＩＰ検査論理回路５４０の出力を受信
すべく結合される。フリップフロップ５４１のＥｎａｂ
ｌｅ（イネーブル）入力は、押しポインタ５３０、Ｐｕ
ｓｈ Ｓｅｌｅｃｔ（選択）、によって供給される復号
を受信し、かつフリップフロップ５４１のクロック（Ｃ
ｌｋ）は、入力記号を付随している入力送信クロック
（Ｔ＿Ｃｌｋ）を受信する。フリップフロップ５４１の
出力（Ｑ）は、ＯＲゲート５４１ｂの一つの入力に印加
され、かつ遅延素子５４１ａを通して他の入力にも印加
される。フリップフロップ５４１の出力（Ｑ）は、ポイ
ンタ論理回路５３０（図２９）からのＰｕｓｈ Ｓｅｌ
ｅｃｔ信号が、妥当性ビット・シンクロナイザが次の記
号 − ＳＫＩＰ記号でないならば − の受信に対し
て関連するＦＩＦＯのレジスタ５２０を選択するときに
（論理“１”レベルに）セットされる。
【０１５６】遅延素子５４１ａ及びＯＲゲート５４１ｂ
は、通常設計のパルス引伸し回路を形成すべく動作し、
フリップフロップ５４２のＳｅｔ入力での信号が少なく
とも１クロック期間の持続時間を有することを確実にす
る。その場合でありかつ（ルータに対して）局所的なＲ
ｃｖ Ｃｌｋという知識及び受信したＴ＿Ｃｌｋ信号
が、もし同一でないならば、類似な周波数を有すること
を想定すると、ＲｃｖＣｌｋの少なくとも一つのアクテ
ィブ・トランザクションが、フリップフロップの出力
（Ｑ）をセットすることによってフリップフロップ５４
２に引伸ばされた信号を記録させるということが明らか
になる（以下の、真理値表を参照）。Ｄ型フリップフロ
ップ５４３は、同期の追加段階として作用し、局所Ｒｅ
ｃ Ｃｌｋに関してＶ出力で安定レベルを確実にする。
Ｐｕｌｌ Ｓｅｌｅｃｔ信号、引きポインタ５３２の復
号は、フリップフロップ５４２のイネーブル入力に接続
し、関連レジスタ５２０が読取られたときにＰｕｌｌ信
号（ｓｙｎｃＦＩＦＯ制御装置５３４からの周期パル
ス）に妥当性シンクロナイザ５２２上の妥当性ビットを
クリアさせる。
【０１５７】
【表４】 表 ４ 真理値表 セット Ｒｓｔ イネーブル Ｏ n Ｏ n+1 １ Ｘ Ｘ Ｘ １ ０ Ｘ ０ ０ ０ ０ Ｘ ０ １ １ ０ １ １ Ｘ ０ ０ ０ １ １ １ ０ ０ １ ０ ０
【０１５８】要約すると、妥当性シンクロナイザ５２２
は、有効記号であるとその記号を識別するために記号が
ＦＩＦＯ５１８のレジスタ５２０に装填されるときに
“妥当性”（Ｖ）信号をアサートすべく動作する。他
方、記号がＳＫＩＰ記号であったならば、ＳＫＩＰ検査
論理回路５４０の出力は、ＬＯＷに行き、フリップフロ
ップ５４１（即ち、データ（Ｑ）出力）をゼロのままに
させて、関連記号が有効でないことを示し、かつ無視さ
れるべきある。図２９を続けると、入力レジスタ５１６
の内容は、ＳＫＩＰ検査論理回路５４０にも印加され
る。ＳＫＩＰ指令記号の受信は、ＳＫＩＰ制御論理回路
５４０によって検出されたときには、押しポインタ論理
回路５３０の動作を禁止（抑制）すべく動作し、かつＴ
＿Ｃｌｋの一付随クロック周期に対してクロック同期Ｆ
ＩＦＯ５１８にその記号を装填することを排除する。Ｓ
ＫＩＰ指令記号の受信は、押しポインタ５３０を先に進
めないかまたは妥当性ビットＶをセットさせず、実質的
に、押しサイドによるＳＫＩＰ記号の受信のＦＩＦＯ無
知の引きサイドを保持する。レジスタ・パイプライン５
２６から渡された入力データ／指令記号は、入力ストリ
ームの指令記号が復号されかつＦＩＦＯ制御論理回路５
４６を制御するために用いられる。エラスティックＦＩ
ＦＯ５０６0 を動作することに加えて、ＦＩＦＯ制御論
理回路５４６は、クロスバー論理回路５００を介してポ
ート入力５０２0 から記号を受信するポート出力５０４
に対して必要なハンドシェーク信号を生成すべく動作す
る。
【０１５９】指令／データ記号は、リンク・レベル“キ
ープアライブ(keep-alive)”プロトコル（以下に説明す
る）、メッセージ・パケット終了検査、等を含んでい
る、リンク・レベル及びパケット・プロトコルを確認す
べく動作するプロトコル及びパケット検査論理回路５５
０にも印加される。（見出されたときに、記号ストリー
ムから抽出される）指令記号でない、即ち、データ記号
である、それらの記号は、アクセスされたときに、それ
からクロスバー論理回路５００に伝達される、エラステ
ィックＦＩＦＯ５０６0 に渡されかつ記憶される。ま
た、メッセージ・パケットのＤｅｓｔｉｎａｔｉｏｎ
ＩＤは、ターゲット・ポート選択論理回路５６０にも伝
達される。ターゲット・ポート選択論理回路５６０は、
メッセージが送信のために送られる、ポート出力５０４
の“ターゲット・ポート”アドレスを、受信したＤｅｓ
ｔｉｎａｔｉｏｎ ＩＤ及びルータの構成レジスタのあ
る情報から決定すべく動作する。ターゲット・ポート選
択論理回路５６０は、適切なクロス接続を行うためにク
ロスバー論理回路５００に印加されかつそれによって用
いられる３ビット・コードを発生する。しかしながら、
選択ポート出力５０４は、ポート入力５０２0 からメッ
セージ・パケットを受信すべく“イネーブル”されなけ
ればならない。この目的のために、ポート入力５０２0
は、どのポート出力５０４がポート入力５０２0 からメ
ッセージ・パケットを受信すべく許可されるかという情
報を含んでいる、６ビット・ポート・イネーブル・レジ
スタ５６２を含む。ポート・イネーブル・レジスタ５６
２の各ビット位置は、一つのポート出力５０４に対応し
ており、かつ特定ビット位置の状態により、対応ポート
出力は、ポート入力からそれに送られるメッセージ・ト
ラフィックを有すべく“イネーブル”されうるか、また
は“ディスエーブル”されて、ポート入力５０２0 から
それに送られるメッセージ・トラフィックを排除する。
例えば、ポート入力５０２0 がターゲット・ポート選択
論理回路に宛先ポートとしてポート出力５０４4 を識別
させる宛先情報を有しているメッセージ・パケットを受
信し始めると想定する。しかしながら、ポート・イネー
ブル・レジスタ５６２の状態は、ポート出力５０４4 が
ポート入力５０２0 からメッセージ・トラフィックを受
信すべく許可されないようであると更に想定する。この
場合には、ポート・イネーブル・レジスタ５６２の内容
は、ターゲット・ポート選択論理回路５０６によって発
生された選択情報がクロスバー論理回路５００に印加さ
れることを禁止すべく動作する。それよりも、パケット
は、降下され、かつルータ１４Ａが、パケットが受信さ
れたポートに対して許可されないポート向けのパケット
を受信したということを示すべく誤り信号が生成され
る。誤りは、ＯＬＡＰ２８５’を介してＭＰ１８に知ら
される（図２７）。
【０１６０】従って、ポート・イネーブル機能（特徴）
は、ルータ１４を通るある一定のルーティング経路を選
択的に防止すべく動作する。この機能は、デッドロック
状態を防止する重要な機構でありうる。デッドロック状
態は、メッセージを伝達すべく用いるネットワークが、
ルーティング装置及び相互接続リンクによって形成され
た“ルーティング・ループ(routing loops) ”を含むと
きに発生する。別のメッセージが既にそのポートから送
られる処理中であるので、一つのルーティング装置で受
信したメッセージが特定のポートから送られることから
ブロックされることが発生する。しかしながら、次い
で、他のメッセージも第３のメッセージにより別のルー
ティング装置でブロックされる、等。全てのメッセージ
は、それぞれ環状ループでブロックされる。ループの各
メッセージがループの別のメッセージによってブロック
され、かつループの別のメッセージをブロックしている
ので、何も移動しない；メッセージは、デッドロックさ
れる。適切な設計なしで、大きなルーティング・ネット
ワークは、一群のメッセージ・パケットのそれぞれが通
信リンクへのアクセスを獲得する前に別のものが進行す
るのを待たなければならないような環状（循環）依存性
(circular dependencies) のために、通信ネットワーク
を通して更なる前進を行うことができないメッセージ・
パケットのグループを結果として生ずるデッドロックに
対する多数の環境の可能性を生じさせることができる。
ルータを通るある一定の通信経路をディスエーブルでき
ることにより、可能なルーティング・ループを除去する
ことができ、それにより、デッドロックが発生する可能
性を除去することができる。
【０１６１】もちろん、ルーティング・ループに対抗す
る防御の最初のライン及びデッドロックの可能性は、適
切なルーティング情報が、入力メッセージ・パケットが
ルーティング・ループの部分でありうるルータ１４のポ
ートから送られないようにターゲット・ポート・アドレ
スを選択するために用いられることを確実にすることで
ある。しかし、ポート・イネーブル・レジスタによって
達成されるような、ルータ１４を通るある一定のルーテ
ィング経路をディスエーブルする能力（機能）は、ルー
ティングまたは他の誤りがデッドロック状態を結果とし
て生じないことを確実にする。この概念の実施は、以下
により詳細に説明される。再度、図２９を続けると、入
力メッセージ・パケットのヘッダが受信されると、Ｄｅ
ｓｔｉｎａｔｉｏｎ ＩＤｓは、ターゲット・ポート選
択論理回路５６０に逐次的に渡されかつ先着順にそこで
試験される。ターゲット・ポート選択論理回路５６０
は、指定ポート出力を識別する、ターゲット・ポート・
アドレスを生ずる。上記したように、選択ポート出力５
０４がポート入力に対してイネーブルされることを条件
として − そのアドレスは、メッセージ・パケットを
受信するエラスティックＦＩＦＯ５０６の出力を適切な
ポート出力に伝達する適切なクロスバー選択を行うため
にクロスバー論理回路５００に印加される。（ルーティ
ング１４がＣＰＵｓ１２への直接的なＴＮｅｔ接続を有
するものであり、かつデュプレックス・モードで動作し
ているならば、ＣＰＵｓに向かう入力メッセージ・パケ
ットは、メッセージ・パケットを同時に両方のポート出
力５０４4 及び５０４5 にルーティングすることにより
クロスバー論理回路装置によって複写される。） ターゲット・ポート選択論理回路５６０は、図３１によ
り詳細に示されており、かつ入力パケットの３バイトＤ
ｅｓｔｉｎａｔｉｏｎ ＩＤをポート出力５０２のエラ
スティックＦＩＦＯｓ５０６（図２７〜図２９）から受
信する、宛先レジスタ５７０を含んで示されている。Ｄ
ｅｓｔｉｎａｔｉｏｎ（宛先）ＩＤは、図５（ｂ）に関
して上述した３つのフィールドを含む：Ｒｅｇｉｏｎ
（領域）ＩＤ，Ｄｅｖｉｃｅ（装置）ＩＤ，及び経路選
択ビット（Ｐ）を含んでいる１ビット・フィールド。Ｒ
ｅｇｉｏｎ（領域）ＩＤは、名前が示唆するように、領
域による宛先を識別し、Ｄｅｖｉｃｅ（装置）ＩＤは、
その領域内の特定の装置を表わす。経路選択ビット
（Ｐ）は、経路（ＸまたはＹ）のどちらが二つのサブプ
ロセッシング装置をアクセスするのために用いられるべ
きかを識別する。
【０１６２】ルータ１４は、例えば、大規模な並列処理
アーキテクチャに対して、大きくて、用途が広いルーテ
ィング・ネットワークを構築する能力（機能）を供給す
る。ルータは、制御論理回路５０９に含まれるある一定
のルータの構成レジスタにセットされた情報によりネッ
トワークにおけるそれらの位置（即ち、レベル）によっ
て構成される。これらの構成レジスタは、上部領域ＩＤ
レジスタ５０９a 、下部領域ＩＤ５０９b 、ＨｉＬｏレ
ジスタ５０９c 、デフォルト・ポート・レジスタ５０９
d 、クロス−リンク・ポート・レジスタ５０９e 、デフ
ォルト・レジスタへの経路５０９f 、装置ＩＤ比較レジ
スタ５０９g 、及びサイド・レジスタ５０９h として図
３１に示される。二つの追加構成レジスタは、装置位置
としてかつレジスタ５０９j 及び５０９k をそれぞれ伴
って図３３に示される。これら種々の構成レジスタの内
容は、Ｄｅｖｉｃｅ ＩＤ及びメッセージ・パケットの
付随経路選択ビット（Ｐ）と一緒に、メッセージ・パケ
ットがクロスバー論理回路５００を通して送られるポー
ト出力５０４の選択を決定する。ルータのレベルは、部
分的に、Ｄｅｓｔｉｎａｔｉｏｎ ＩＤのどの部分がタ
ーゲット・ポートの選択に用いられるか、及びアルゴリ
ズム・アドレス選択を用いることができるか否かを決定
する。この目的のために、Ｒｅｇｉｏｎ ＩＤは、二つ
の重複１０ビット・レベル識別に更に分割される。Ｒｅ
ｇｉｏｎ ＩＤの内容の上位１０ビットは、上部レベル
として画定され、Ｒｅｇｉｏｎ ＩＤの下位１０ビット
は、下部レベルを指定する。両方のレベル識別は、マル
チプレクサ５７２の二つの１０ビット入力の対応するも
のに印加される。マルチプレクサ５７２は、ルータのレ
ベル（上部または下部）を識別し、かつ選択した１０ビ
ットをアドレスとしてルーティング表５８４に供給する
ＨｉＬｏレジスタ５０９cの内容に応じて二つの１０ビ
ット入力の一つを選択する。
【０１６３】図２９及び図３１は、それぞれがそれら自
身、個別のターゲット・ポート選択論理回路５６０、及
びルーティング表５８４を有しているようにポート入力
５０２を示す。しかしながら、空間を最小にするため
に、単一ルーティング表を全ての６つのポート入力５０
２のターゲット・ポート選択論理回路によって共有する
ことができることは、当業者には明らかであろう。マル
チプレクサ５７２の出力は、通常のラウンド・ロビン・
アービトレーション方法を用いて、アービトレーティド
・ベイシスで(arbitrated basis)、（状態及び制御論理
回路５０９に含まれうる）ルーティング表５８４にそれ
自身マルチプレクスされうる。ルーティング表のアクセ
スの結果は、戻されかつマルチプレクサ５８６の入力に
印加される。簡略化のために、このアービトレーション
及びマルチプレキシングは、図３１に示さない。また、
Ｒｅｇｉｏｎ ＩＤの４つの上位ビットは、それらが上
部領域ＩＤレジスタ５０９a の内容と比較される４ビッ
ト比較回路５７４にも印加される。Ｒｅｇｉｏｎ ＩＤ
の下位１０ビットは、それらが下部領域ＩＤレジスタ５
０９b の内容と比較される比較回路５７８に結合され
る。
【０１６４】例えば、ランダム・アクセス・メモリの形
でだりうる、ルーティング表５８４は、複数の３ビット
・ターゲット・ポート識別を記憶すべく動作する。Ｒｅ
ｇｉｏｎ ＩＤの一つのまたは他の１０ビット部分によ
ってアドレスされたときに、ターゲット・ポート選択情
報の３つのビットは、マルチプレクサ５８６の一つの入
力に結合される；マルチプレクサ５８６の他の入力は、
デフォルト・ポート・レジスタ５０９d の３ビット内容
を受信する。マルチプレクサ５８６によるルーティング
表５８４の出力の選択は、（ルータが上部レベル・ルー
タであることを示している）ＯＮＥのときに、ＨｉＬｏ
レジスタ５０９c の内容、または（宛先がこの“低レベ
ル・ルータ”と同じ“高領域(high region) ”であるこ
とを示している）比較回路５７４による上部Ｒｅｇｉｏ
ｎ ＩＤレジスタ５０９a の内容とＲｅｇｉｏｎ ＩＤ
の４つのＭＳＢｓとの間の成功した比較(successful co
mpare)のいずれかによって行われる。それら条件のいず
れも満足されないならば、マルチプレクサ５８６は、タ
ーゲット・ポート識別としてデフォルト・ポート・レジ
スタ５０９d の（３ビット）内容を代わりに選択する。
ルーティング表５８４は、どんなサイズのものでもあり
うる。しかしながら、当業者に明らかなように、ルーテ
ィング表５８４のサイズは、ルータが用いられるシステ
ムのアドレス可能素子の数、及び表に対して利用可能な
空間のようなファクター（因子）によって指図される。
ターゲット・ポート選択論理回路５６０は、ルーティン
グ表において空間を確保するために、要求されたときに
表ルックアップ技術の使用、または要求されなかったと
きにアルゴリズム的ルーティングを組み合わせることに
より新規な妥協（コンプロミス）を実施する。この組合
せは、入力メッセージ・パケットを６つの利用可能なポ
ートの一つへ渡し、かつそれから送信させ、及び非常に
多種多用なルーティング能力を供給する。
【０１６５】マルチプレクサ５８６によって選択された
３ビット・ターゲット・ポート識別は、マルチプレクサ
５８６の出力とクロス−リンク・ポート・レジスタ５０
９eの３ビット内容との間を選択する更なるマルチプレ
クサ５９０の一つの（３ビット）入力に伝達される。二
つの値のいずれが選択されるかは、入力メッセージの経
路選択ビット（Ｐ）の状態によって示されるように最終
宛先のサイド（即ち、ＸまたはＹ）によって決定され
る。入力メッセージ・パケットの経路選択ビット（Ｐ）
は、その出力がマルチプレクサ５９０によって行われる
選択に影響を与えるサイド・レジスタ５０９h の内容と
比較される。ルータが、メッセージ・パケットが向けら
れたもの同じサイド（ＸまたはＹ）上でないならば、コ
ンパレータ５９２の出力は、クロス−リンク・ポート・
レジスタ５０９e の内容の選択に影響を与える。これ
は、ルータを含んでいるＸまたはＹサイドからメッセー
ジ・パケットの宛先を含んでいる他のサイドにメッセー
ジ・パケット直接的または間接的（即ち、別のルータを
通す）に送るそのポート出力５０４にメッセージ・パケ
ットを送る。マルチプレクサ５９０によって行われる選
択は、その選択入力がＡＮＤゲート論理回路５９６の出
力を受信するマルチプレクサ５９４の入力に印加され
る。マルチプレクサ５９４は、マルチプレクサ５９０及
びマルチプレクサ５９８によって供給されるポート・ア
ドレス間を選択する。次いで、マルチプレクサ５９８
は、アルゴリズム・ルーティング論理回路６００の出力
とデフォルト・ポート・レジスタ５０９d の内容との間
を選択する。この選択は、Ｄｅｖｉｃｅ ＩＤ（構成）
レジスタ５０９g の内容及び入力メッセージのＤｅｖｉ
ｃｅ ＩＤの６ビットの選択部分を受信する選択及び比
較回路６０１によって行われる。特に示されていないの
は、アルゴリズム・ルーティング論理回路６００（図３
３）のそれぞれ装置ビット位置及び拡張レジスタ５０９
j ，５０９k も、選択及び比較回路６０１に印加される
ということである。装置ビット位置及び拡張レジスタ５
０９j，５０９k に含まれる値は、アルゴリズム・ルー
ティング技術で用いられないＤｅｖｉｃｅ ＩＤの高位
ビットだけがＤｅｖｉｃｅ ＩＤレジスタ５０９g の内
容と比較されるようにメッセージのＤｅｖｉｃｅ ＩＤ
ビットをマスクすべく動作する。
【０１６６】メッセージのＲｅｇｉｏｎ ＩＤの選択さ
れた（マスクされた）ビットとＤｅｖｉｃｅ ＩＤレジ
スタ５０９g の内容との間のマッチは、可能なターゲッ
ト・アドレスとしてマルチプレクサ５９８でアルゴリズ
ム・ルータ６００の結果を選択することを結果として生
ずる。例えば、Ｒｅｇｉｏｎ ＩＤが“ａｂｃｄｅｆ”
（ａが高位ビットである）であり、かつ装置ビット位置
及び拡張レジスタ５０９j ，５０９k に含まれる値がビ
ット“ｄｅｆ”がアルゴリズム処理に用いられるのよう
なものであるならば、Ｒｅｇｉｏｎ ＩＤのビット“ａ
ｂｃ”は、選択及び比較回路６０１によってＤｅｖｉｃ
ｅ ＩＤレジスタ５０９g の内容と比較される。逆に、
ビット“ｃｄｅｆ”がアルゴリズム・ルーティングに用
いられるならば、ビット“ａｂ”だけがＤｅｖｉｃｅ
ＩＤレジスタ５０９g の内容と比較される。また、メッ
セージのＤｅｖｉｃｅ ＩＤのどのビットがアルゴリズ
ム・ルーティングに含まれるかまたは含まれないかは、
図３３に関して以下に説明されるよに装置ビット位置及
び拡張レジスタ５０９j ，５０９k によって決定され
る。その動作が以下により完全に説明される、アルゴリ
ズム・ルーティング論理回路６００は、デフォルト・レ
ジスタ５０９d の内容またはルーティング表５８４によ
って供給されるターゲット・ポート識別の代わりに選択
されうる３ビット・ターゲット・ポート識別をそれから
生ずるべく装置ビット位置及び拡張レジスタ５０９j ，
５０９k （明確さの理由により図３１には示されていな
い、図３３参照）によって供給される６ビットＤｅｖｉ
ｃｅ ＩＤ及び情報を受信する。アルゴリズム・ルーテ
ィング論理回路６００は、ルータが低レベル・ルータと
して構成されるならば用いられる。
【０１６７】マルチプレクサ５９４によって行われた選
択は、（デフォルト・レジスタ５０９f への経路の内容
の状態により）その選択、またはデフォルト・ポート・
レジスタの３ビット内容を選択処理の最終段階、検査論
理回路６０２に渡す最終マルチプレクサ５９９に印加さ
れる。検査論理回路６０２は、ターゲット・ポート選択
決定のプロダクト（結果）、マルチプレクサ５９９の出
力によって識別されるポート出力の状態を検査すべく動
作する。例えば、ターゲット・ポート識別は、有効でな
ければならない（即ち、６または７でない）。他の検査
も行われ、その一つは、識別されたポート出力が、上述
したようなアクセスをシークしている特定のポート入力
に対して“イネーブル”されなければならないというこ
とである。ルーティング・ループを生成することがで
き、かつ次いで可能なデッドロック状態を発生させるこ
とを結果として生ずる、誤りに対するバックアップとし
て用いられるのは、この後者の検査である。検査論理回
路６０２は、図３１に示すように、６つのポート出力５
０２のそれぞれのポート・イネーブル・レジスタ５６２
の内容を受信する。示したように、各ポート・イネーブ
ル・レジスタ５６２の内容は、各入力ポート５０２に対
して、どの出力ポート５０４が入力メッセージを送るこ
とができ、そして勿論、どれができないかを識別する。
それゆえに、例えば、ポート０がメッセージはポート３
からの送信のために送られるということを示しているＤ
ｅｓｔｉｎａｔｉｏｎＩＤを含んでいるメッセージ・ト
ラフィックを受信したならば、選択論理回路５６０は、
ポート３としてターゲット・ポートを識別する３ビット
量(3-bit quantity)を生じ、かつその量を検査論理回路
６０２に印加する。更に、ポート３からのメッセージ・
トラフィック送信がポート０で受信した入力メッセージ
・トラフィックに対して許容されないということになっ
たならば、ポート０に対するポート・イネーブル・レジ
スタ５８９の内容は、クロスバー論理回路５００へのタ
ーゲット・ポート・アドレスの伝達（通信）をブロック
する。メッセージは、クロスバー論理回路５００の存在
しない出力にその代わり送られ、かつ実質的に廃棄さ
れ、ＭＰシステム１８に知らせるべく誤り信号が生成さ
れる。
【０１６８】他方、ポート３がポート０から送られたメ
ッセージ・トラフィックに対してイネーブルされるなら
ば、検査論理回路６０２は、選択論理回路５６０によっ
て発生されたターゲット・ポート識別をクロスバー論理
回路５００に渡し、メッセージをポート３に送らせる。
検査論理回路６０２は、通常設計のものであり、例え
ば、通常のファッションで行われるべき検査及び決定を
実施すべく構成された組合せ論理回路を含んでいる。上
部及び下部レベルの概念的階層が可視化されたことは、
少なくとも部分的にターゲット・ポート選択論理回路の
コンポーネント・カウント、及びルーティング表５８４
のサイズを制限する理由のためである。そして、ルータ
１４が上部または下部レベル・ルータを指定しうるし、
かつサブプロセッシングシステム１０Ａ，１０Ｂの一つ
または他の一つに配置されうるということは、その階層
によるものである。ルータが上部レベルまたは下部レベ
ル・ルータであるかは、ルーティング表５８４をアドレ
ス指定するために入力メッセージのＲｅｇｉｏｎ ＩＤ
のどの部分が用いられるかも画定する、制御論理回路５
０９のその種々の構成レジスタに書込まれた情報によっ
て決定されるそのルータの構成による。
【０１６９】これらの概念を考えに入れて、図３２は、
適切なポート出力へのクロスバー論理回路５００を通る
入力メッセージ・パケットの経路を選択するために用い
られる最終ターゲット・ポート・アドレスを選択すべく
用いられる決定チャート６０４を示す。決定チャート６
０４は、入力メッセージ・パケットのＤｅｓｔｉｎａｔ
ｉｏｎ ＩＤ（及び経路選択ビットＰ）、及びその構成
レジスタ（即ち、図３１に示すレジスタ５０
９a ，．．．，５０９h ）の内容によって指定されたよ
うに − そのルータの構成に基づいて行われた決定を
示す。図３２が示すように、全ての決定をオーバーライ
ドする(overriding)ことは、デフォルト・レジスタ５０
９f への経路の内容である： デフォルト・レジスタ５
０９d の内容を選択すべくセットされたならば、全ての
他の情報（Ｄｅｓｔｉｎａｔｉｏｎ ＩＤ、経路選択ビ
ットＰ、他の構成レジスタの内容、等）は、不必要にな
る（余計になる）。上述したように、各ルータは、上部
または下部レベル・ルータのいずれかとして構成され
る。ルータ・レベルは、Ｄｅｓｔｉｎａｔｉｏｎ ＩＤ
のどのビットがルーティング表５８４をアドレス指定す
べく用いられか、かつアルゴリズム・ルーティングが用
いられるべきか否かを決定する。（ＨｉＬｏレジスタ５
０９cの内容によってそのように識別される）高レベル
・ルータは、ルーティング表、クロス−リンク・アドレ
ス、またはデフォルト・アドレスのいずれかを用いる。
低レベル・ルータ（ＨｉＬｏレジスタ５０９c がＺＥＲ
Ｏを含む）は、表ベース、デフォルト、クロス−リン
ク、及びアルゴリズム・ルーティングを用いる。
【０１７０】一般に、高レベル・ルータであるべく構成
されたルータは、多数のルータ１４を備えておりかつ多
数のＣＰＵｓ１２及びＩ／Ｏ装置を互いに伝達（通信）
しているＴＮｅｔリンクＬを相互接続しているネットワ
ーク“雲(clouds)”（任意ネットワーク）を相互接続す
べく用いられ、大規模な並列処理（ＭＰＰ）システムを
形成している。他のそのようなＭＰＰシステムが存在し
うるし、かつそれは、一つのＭＰＰシステムのそのよう
なネットワーク雲を他のＭＰＰシステムに相互接続する
ために主に用いられる高レベル・ルータとして構成され
るそれらのルータである。図２７〜図２９をちょっと参
照すると、入力メッセージ・パケットのＤｅｓｔｉｎａ
ｔｉｏｎ ＩＤは、特定のポートの入力論理回路５０２
によって受信されたときには、エラスティックＦＩＦＯ
５０６に、かつエラスティックＦＩＦＯ５０６からそれ
が捕獲されるターゲット・ポート選択論理回路５６０
（図３１）のレジスタ５７０に伝達される。メッセージ
・パケットのＤｅｓｔｉｎａｔｉｏｎＩＤがそのように
捕獲されるとすぐに、選択処理が始まり、適切な出力ポ
ートに − 出力ポートがイネーブルされるということ
を想定して、両方とも一般的に、かつメッセージ・パケ
ットを受信している特定の入力ポートに対して、クロス
バー論理回路を通してメッセージ・パケットを指向すべ
く用いられるターゲット・ポート・アドレスの発生に進
む。
【０１７１】ここで図３３を参照すると、３つの一に対
して８ビット(8-bit to one)のマルチプレクサ６２０，
６２２，及び６２４を含んでいるアルゴリズム・ルーテ
ィング論理回路６００が、詳細に示されている。マルチ
プレクサ６２０，６２２，６２４のそれぞれの３つの選
択入力（Ａ，Ｂ，Ｃ）は、３ビット装置位置レジスタ５
０９j の内容、制御論理回路５０９に含まれる構成レジ
スタの別のものを受信する。各マルチプレクサ６２０，
６２２，６２４の入力（０，１，．．．）は、Ｄｅｖｉ
ｃｅ ＩＤの６ビットの所定のものを受信する。装置位
置レジスタ５０９j の内容は、以下に説明する、表４の
符号化によりターゲット・ポート・アドレスとして用い
るべき３ビットの選択を制御する。ＭＵＸｅｓ６２０，
６２２，６２４によって選択されるＤｅｖｉｃｅ ＩＤ
の３ビットは、直接用いられない。それよりも、選択さ
れたビットは、２ビット幅レジスタ５０９k の内容によ
って調整される、二つの入力ＯＲゲート６２６及び３つ
のＡＮＤゲート６２８（６２８ａ，６２８ｂ，及び６２
８ｃ）と、制御帯状態論理回路５０９（図５０９）に含
まれる構成レジスタの別のものとを備えている組合せ論
理回路に印加される。組合せ論理回路のプロダクト（生
成物）は、３ビット・ターゲット・ポート識別である。
幅フィールドは、ポート選択に用いる装置フィールド・
ビットの数を指定する。０（ゼロ）の幅フィールド値
は、全てのアルゴリズム的にアドレス指定された装置
は、ポート０を通して接続することを表わす。３の幅フ
ィールド値は、アルゴリズム的にアドレス指定された装
置がいずれのポートにも接続することができることを表
わす。
【０１７２】装置フィールド幅拡張レジスタ５０９k の
内容は、クロスバー論理回路５００に適用されるターゲ
ット・ポート・アドレスを指定するために用いるビット
の選択を特定する。位置及び幅ビットの値及び意味は、
以下の表４及び表５に示される。
【０１７３】
【表５】 表 ５ 装置フィールド幅 装置の数 拡張 使用したＩＤビット ００ ０ ０１ １ １０ ２ １１ ３
【０１７４】図９は、入力メッセージ・パケットのＤｅ
ｖｉｃｅ ＩＤのどのビットがＭＵＸｅｓ６２０，６２
２，６２４のそれぞれによって選択されるかを示す。そ
れゆえに、例えば、０００の装置ビット位置レジスタ５
０９j における（２進）値は、ＭＵＸｅｓ６２０，６２
２，及び６２４に入力メッセージ・パケットのＤｅｖｉ
ｃｅ ＩＤから、それぞれ、ビット２、１、及び０を選
択させる。逆に、装置ビット位置レジスタ５０９j の内
容が２進１００であるならば、ビット５及び４だけが、
Ｄｅｖｉｃｅ ＩＤのＭＵＸｅｓ６２０及び６２２によ
ってそれぞれ選択される；ＭＵＸ６２４の出力は、残り
のビット位置に対してＺＥＲＯに強要される。装置ビッ
ト位置レジスタ５０９j における１１０及び１１１（２
進）の値は、ＭＵＸｅｓ６２０，６２２，及び６２４の
出力をＺＥＲＯに強要させて、ターゲット・ポート０を
選択する。ＭＵＸｅｓ６２０，６２２，及び６２４によ
ってそのように選択されたビットは、装置フィールド幅
拡張レジスタ５０９k の内容により用いられる。それゆ
えに、図１０が示すように、００の幅値は、ＭＵＸｅｓ
６２０，６２２，及び６２４からのビットのいずれをも
選択せず、０００のターゲット・ポート・アドレスを強
要する。逆に、装置フィールド幅拡張レジスタ５０９k
における１０の幅値は、ＭＵＸｅｓ６２０，６２２，及
び６２４によって選択されたビットの二つを用いる。
【０１７５】結果は、多くの場合、制限された値のセッ
トを有する、３ビット・ターゲット・ポート数である。
効果は、レジスタ５０９k の内容によって指定された幅
を有するレジスタ５０９j の内容によって指定されたビ
ット位置で始まる、３ビット・フィールドを生成するこ
とである。図２７〜図２８及び図３３にちょっと戻る
と、出力ポート５０４は、メッセージ・パケットを順序
付ける役割を果たす。一般に、メッセージ・パケット
は、先着順でポート出力５０４によって受容されかつ送
られる。しかしながら、一度メッセージ・パケットが特
定のポート出力から送信されると、多数の他のものがそ
のポート出力へのアクセスを待って遅延（停滞）されう
る。それゆえに、アービトレーション方法は、これらの
パケット間で選択することが必要であろう。ラウンドロ
ビン・アービトレーションのような、多数の通常のアー
ビトレーション技術を用いることができる。しかしなが
ら、好ましいアービトレーション技術は、１９９５年６
月６日に出願され、かつ本出願の出願人にアサインされ
た、“Biased Routing Arbitration of Message traffi
c in Communication System （通信システムにおけるメ
ッセージ・トラフィックのバイアスされたルーティング
・アービトレーション）”という発明の名称であり、現
在係属中の米国出願に開示されたものである。
【０１７６】簡単に、各ポート出力５０４は、自律アー
ビター論理回路６３０を含む（図３４）。これらのアー
ビター６３０は、ポート入力５０２のそれぞれからルー
ティング要求を取り、かつ使用されることが許可される
ポート出力の合計帯域幅の割合いを表わすバイアス値を
各ポート入力５０２が実質的に供給されるバイアシング
技術に基づく順番でそのようなサービスを与える。この
アービトレーション技術によれば、ポート出力５０４の
一つに送られるべきメッセージ・トラフィックを有して
いるポート入力５０２は、アクセスに対するそれらの要
求を知らせる。二つ以上のポート入力がアクセスをシー
クしているならば、要求されたポート出力は、それぞれ
のバイアス値を比較することによってポート入力をアー
ビトレートし、アクセスに対して一つ（例えば、最も高
いバイアス値を有するポート入力）を選択する。アービ
トレーションに負けたポート入力は、次のアービトレー
ションの間にそれらの機会を増やすべくそれらの対応バ
イアス値が変更される；勝ったポート入力５０２もその
バイアス値が変更されるが、次のアービトレーションで
勝つことの機会を減少するためである。ここで図３４を
参照すると、それからメッセージ・パケットがルータ１
４Ａ（図２７）によって送信されるポート出力５０４n
のブロック図が示されている。ポート出力５０４の基本
コンポーネント及びそれらの機能は、： − 入力ポートの間をアービトレートすべく動作し、パ
ケットが出力ポートによって送信される順序を決定する
アービター論理回路６３０。
【０１７７】− プロトコル規則を維持しかつそれに従
うために必要なときに指令記号を生成しかつ記号ストリ
ームの中に（マルチプレクサ６３４を用いて）挿入すべ
く動作する指令記号発生器６３２。例えば、ルータ１４
Ａが、受信素子が使用中なのでそれが送信することがで
きないということを見出したときには、関連ポート出力
５０４は、ＢＵＳＹ指令記号の受信に応じてメッセージ
・パケット送信を停止することによって“バックプレッ
シャ”を課さなければならず、かつメッセージ・パケッ
トの送信がＲＥＡＤＹ指令記号の受信によって示される
ように再開することができるまでＦＩＬＬまたはＩＤＬ
Ｅ記号を挿入する。それが既に進行中のメッセージ・パ
ケットを停止しなければならないならば、それは、ＦＩ
ＬＬ記号を送る。代替的に、ＢＵＳＹ指令記号が受信さ
れたときにルータ１４Ａのポートが活動停止状態（メッ
セージ・パケットが送られない）であるならば、それ
は、ＩＤＬＥし、かつＲＥＡＤＹ指令記号がＢＵＳＹ指
令記号を早めに送ったシステム素子から受信されるまで
メッセージ・パケットの開始を遅延する。ＦＩＬＬ記号
は、指令記号発生器６３２によってポート出力５０４に
供給される。プロトコルは、“キープアライブ”機構を
実施するために出力論理回路も必要とする：ルータ１４
Ａがまだ動作状態であることを受信素子に知らせるため
の記号の周期的送信（即ち、メッセージ・パケットがな
いときの、ＢＵＳＹ、ＩＤＬＥ）。キープアライブとし
て用いる記号の型は、そのときに存在しているい動作の
モードによる。例えば、メッセージ・トラフィックがな
い期間中、ＲＥＡＤＹ記号が用いられかつ送信クロッ
ク、Ｔ＿Ｃｌｋの各クロック周期またはサイクルで周期
的に送られる。代替的に、ポート出力がバックプレッシ
ャを作用させたならば、ＢＵＳＹ記号は、送られる。規
定された時間内に、記号をまったく受信しないと、アク
ションに対するルータ（またはインターフェイス装置）
のＯＬＡＰを介してＭＰ１８にポストされる誤りを結果
として生ずる。
【０１７８】脇道にそれて、ルータ１４によって観測さ
れるこれらのプロトコル規則は、ＣＰＵｓ１２（即ち、
インターフェイス装置２４）及びＩ／Ｏパケット・イン
ターフェイス１７によっても観測されるということを理
解すべきである。そして、ルータ１４ＡがＣＰＵｓ１２
Ａ，１２Ｂと直接的に伝達すべくシステム１０（図１）
にあり、かつデュプレックス・モードが用いられるとき
に、デュプレックス動作論理回路装置６３８は、ＣＰＵ
ｓ１２Ａ，１２Ｂの一つにも接続される他のものにＣＰ
Ｕｓ１２Ａ，１２Ｂの一つに接続されるポート出力を協
調すべく用いられる。ルータ１４Ａのポート出力５０４
のそれぞれは、パケット順位付けの役割を果たす。一般
に、パケットは、先着順に送られる。しかしながら一度
パケットが送信されたならば、複数の他のものは、待た
され続けうる。ルータ入力論理回路５０２のそれぞれか
らルーティング要求を取り、かつ上記した出願係属中の
出願において示される優先度スキームに基づいて適切な
順序でサービスを要求している各入力ポートに出力ポー
トを与えることは、各ポート出力５０４のアービター論
理回路６３０の機能である。ポート出力５０４の各アー
ビター６３０は、それが要求を与えるときに全ての他の
アービター６３０に信号を送る。
【０１７９】それは、二つのＣＰＵｓ１２から伝達され
た（デュプレックス動作における）同一記号のペアを受
信する入力論理回路のクロック同期ＦＩＦＯｓ５１８で
ある。各クロックｓｙｎｃ５１８ＦＩＦＯは、二つのＣ
ＰＵｓ１２からの記号ストリーム間で発生する遅延原因
スキューに対して調整することができる。ＭＰ１８にＣ
ＰＵ１２への通信アクセスを供給したオンライン・アク
セス・ポート（ＯＬＡＰ）がＭＣに含まれていたこと
が、上記ＣＰＵｓ１２の説明に関連して思い出される。
ＭＰ１８は、ＣＰＵ１２にブート（開始）動作を終了さ
せるべく小さなメモリ画像及びルーチンを構築するため
にプロセッサ２０によって実行されうるＯＬＡＰ２８５
に命令を書込むことができた。同様なアクセスがルータ
１４へのＭＰ１８に供給される。図２７に少しの間戻る
と、ルータ１４Ａは、ターゲット・ポート選択論理回路
の上部及び下部領域レジスタ５０９ａ，５０９ｂ（図３
１）、及びアルゴリズム・ルーティング論理回路６００
（図３３）の装置ビット位置及び拡張レジスタ５０
９j ，５０９k のような、多数の構成レジスタを含むＯ
ＬＡＰ２８５’を含んで示されている。ルータ１４Ａを
含んでいるサブ−システム１０Ａの初期化の間中、ＯＬ
ＡＰ２８５’に含まれる構成レジスタは、それを一つの
マナーまたは別のマナーで動作させる構成をルータ１４
Ａに供給すべく（ＯＬＡＰバス２８７’を介して）ＭＰ
１８による情報で書込まれる。
【０１８０】しかしながら、ルータ１４Ａは、ＯＬＡＰ
２８５’を通してＭＰへ情報（誤り表示、等）を渡しう
る。例えば、ルータ１４Ａによって送られた各メッセー
ジ・パケットは、上記したように、そのＣＲＣが検査さ
れる。パケットのＣＲＣが不良であるとルータ１４によ
って決定されたならば、ＴＰＢ記号でメッセージ・パケ
ットにタグを付けることに加えて、ルータは、ＭＰ１８
によって後で読取ることができるＯＬＡＰ２８５’に含
まれる誤りレジスタ（図示省略）をセットすることによ
ってＭＰ１８にフラグをたてる。それゆえに、システム
は、この特徴（機能）を通して送信フォルトを知らせる
手段を備えている。
【０１８１】クロッキング：明らかに、ＣＰＵｓ１２が
デュプレックス・モードで同期的にマッチしたペアとし
て適切に動作されるならば、それらが用いるクロック信
号は、同期されていなければならない。図３６は、クロ
ック発生回路設計を示す。同期を維持するために各サブ
−プロセッサ・システム１０Ａ／１０Ｂに一つのクロッ
ク発生器回路が存在する。参照番号６５０で一般に指定
される、クロック発生器回路は、クリスタル発振器回路
６５２ａ及び逓減係数８(divide-by-eight) の計数回路
（カウンタ）６５２ｂを備える発振器回路６５２を含
む。クリスタル発振器回路６５２ａは、２５／１６ ５
Ｍｈｚの周波数を有するマスタ・クロック（Ｍ＿ＣＬ
Ｋ）信号を生起すべく８によって分割される１２．５Ｍ
ｈｚの周波数を有する周期的信号を生成する。Ｍ＿ＣＬ
Ｋ信号は、ＳＹＮＣ ＣＬＫにも印加される。クロック
発生器６５４に印加されて、Ｍ＿ＣＬＫ信号は、Ｍ＿Ｃ
ＬＫに対して全てが位相封じ込みされた、多数の５０Ｍ
ｈｚクロック信号を生起すべく用いられる。これらの５
０Ｍｈｚ信号は、クロック回路６５０を含んでいるサブ
−プロセッサ・システム（例えば、１０Ａ）の種々の素
子（例えば、ＣＰＵ１２、ルータ１４、等）に分配され
かつ用いられる。
【０１８２】クロック発生器６５４は、Ｍ＿ＣＬＫ信号
を受信しかつ、それ自身の位相−封じ込みされた複製で
ある、フィードバック・クロック信号と比較すべく接続
された位相コンパレータ６６０を含んで示される。Ｍ＿
ＣＬＫとフィードバック・クロック信号との間の位相差
を表わすアナログ電圧（Ｖ）である、位相コンパレータ
回路６６０の出力は、位相及び周波数の両方において、
Ｍ＿ＣＬＫ信号に対してクロック発生器によって生成さ
れた５０Ｍｈｚ信号のロックを維持すべく電圧制御型ク
リスタル発振器（ＶＣＸＯ）６６２に印加される。位相
コンパレータ６６０が、Ｍ＿ＣＬＫとフィードバック信
号の間で所定の位相範囲よりも大きい位相差を検出した
ならば、それは、位相封じ込み(phase lock)の損失を示
すべくＬＯＣＫ信号をディアサートする。ＶＣＸＯ６６
２（図３６）は、厳しい許容誤差範囲(tight tolerance
s)内で動作すべく構成された１００Ｍｈｚ電圧制御型ク
リスタル発振器である。ＶＣＸＯ６６２の生成物は、５
０Ｍｈｚ信号を生成すべく２で、かつＭ＿ＣＬＫ信号の
複製、フィードバック信号を生成すべく６４で、ＶＣＸ
Ｏ６６２の出力をカウント・ダウン（分割）する同期カ
ウンタに印加される。カウンタ６６３によって生成され
た５０Ｍｈｚクロック信号は、サブ−プロセッサ・シス
テム中の必要な場所に分配される。
【０１８３】ここで、図３７を参照すると、周波数封じ
込み動作用の一対のサブ−プロセッサ・システム１０
Ａ，１０Ｂ（図１〜図３）に対する同期クロック信号を
生起するために用いられる二つのクロック回路６５０の
相互接続及び使用を示す。図３７に示すように、サブ−
プロセッサ・システム１０Ａ，１０Ｂの二つのＣＰＵｓ
１２Ａ及び１２Ｂは、それぞれ、発振器回路６５２Ａ，
６５２Ｂを含んでいる、クロック回路６５０Ａ及び６５
０Ｂとして図３７に示す、クロック回路６５０を有す
る。しかしながら、ＣＰＵｓ１２の一つのクロック発振
器６５２だけが、両方のＣＰＵｓ１２に対するＭ＿ＣＬ
Ｋ信号を生起するために用いられる。図３７は、両方の
ＣＰＵｓ１２のクロック発生器６５４Ａ及び６５４Ｂを
駆動するために用いられるＣＰＵ１２Ａの発振回路６５
２Ａを示す。ドライバ及び信号回線６６７は、サブ−プ
ロセッサ・システム１０Ｂのクロック発生器６５４Ｂに
発振器回路６５２Ａによって生起されたＭ＿ＣＬＫ信号
を送付すべく二つのサブ−プロセッサ・システムを相互
接続する。フォルト分離に対し、かつ信号の品質を維持
するために、Ｍ＿ＣＬＫ信号は、個別ドライバ及びルー
プバック接続６６８を通してサブ−プロセッサ・システ
ム１０Ａのクロック発生器６５４Ａに送付される。ルー
プバック接続６６８の理由は、信号相互接続６６７によ
って課せられた遅延によりクロック発生器６５４Ｂによ
って見られるものにおおよそし等しい遅延を発振器回路
６５２Ａとクロック発生器６５４Ａとの間に課すことで
ある。
【０１８４】簡略化のために、図３７に特に示されない
のは、発振器回路６５２が発振器６５２Ａからのそれら
をミラーする接続及びドライバを有するということであ
る。それは、どの発振器回路６５２Ａ，６５２Ｂが二つ
のクロック発生器６５４Ａ，６５４Ｂを駆動する発振器
であるかを制定するＣＰＵｓ１２Ａ，１２Ｂを接続する
ための用いるケーブルである。即ち、一つの方法(one w
ay) で接続されて、ケーブル（図示省略）は、サブ−プ
ロセッサ・システム１０Ａ，１０Ｂ間で図３７に図示し
た接続を制定する；別の方法で接続されて、接続は、同
じであるが、発振器６５２Ｂが用いられる発振器であ
る。図３７を続けると、サブ−プロセッサ・システム１
０Ａの発振器回路６５２Ａによって生成されたＭ＿ＣＬ
Ｋ信号は、それらの対応ＳＹＮＣ ＣＬＫ信号及びクロ
ック発生器６５４Ａ，６５４Ｂによって生成された５０
Ｍｈｚ信号から生起された種々の他のクロック信号のよ
うに、両方のサブ−プロセッサ・システム１０Ａ，１０
Ｂによって用いられる。それにより、ペアになったサブ
−プロセッサ・システム１０Ａ，１０Ｂのクロック信号
は、デュプレックス・モードに必要な周波数封じ込み動
作に対して同期される。
【０１８５】クロック発生器６５４Ａ，６５４ＢのＶＣ
ＸＯｓ６６２は、通常設計のものであり、かつ位相コン
パレータ６６０からの印加されたアナログ電圧（Ｖ）
が、制御限度の外側である（位相コンパレータ６６０か
ら受信したクロック信号がひどく位相がずれていること
を示している）ときでさえも所望の周波数を維持し続け
る型のものである。これは、サブ−プロセッサ・システ
ムがもはや周波数封じ込みされていないけれども、両方
のクロック発生器６５４Ａ，６５４Ｂに、発振器回路６
５２Ａの不適切な動作のフェース(face)において二つの
サブ−プロセッサ・システム１０Ａ，１０Ｂにクロック
信号を供給することを継続させる。クロック発生器回路
６５４Ａ，６５４Ｂの（Ｍ＿ＣＬＫが存在しかつその複
製、フィードバック信号と同期(sync)であることを示し
ている）位相コンパレータ６６０によってアサートされ
たＬＯＣＫ信号は、両方ともに誤り論理回路６７０Ａ，
６７０Ｂに結合される。ＬＯＣＫ信号をアサートするこ
とは、クロック発生器６５４によって生成された５０Ｍ
ｈｚ信号が、Ｍ＿ＣＬＫ信号に、位相及び周波数の両方
において、同期されることを意味する。それゆえに、Ｌ
ＯＣＫ信号のいずれかがＺＥＲＯであった（即ち、ディ
アサートされた）ならば、誤り論理回路６７０は、どの
クロック発生器がそのＬＯＣＫ信号をディアサートした
がを決定しかつＯＬＡＰ２８５を介してＭＰ１８に知ら
せる。両方のＬＯＣＫ信号がディアサートされたなら
ば、ＣＰＵｓは、クロック発生器６５４Ａ，６５４Ｂを
駆動している発振器回路６５２Ａが正しく動作していな
いことをそれから想定することができる。
【０１８６】− 一定比率クロッキング：上述したよう
に、一対のデュプレックスされたＣＰＵｓ１２とルータ
１４Ａ，１４Ｂ（図１〜図３）の間の記号転送は、周波
数封じ込みモードでそのように行われる；即ち、記号ス
トリームを付随し、かつ受信素子（ルータ１４、または
ＣＰＵ１２）クロック同期ＦＩＦＯに記号をプッシュす
る（押す）ために用いられるクロック信号は、クロック
同期ＦＩＦＯｓから記号をプルする（引く）ために用い
られた受信素子のものに、位相でなければ、周波数にお
いて実質的に同一である。例えば、ルータ１４Ａから一
対のデュプレックスされたＣＰＵｓ１２Ａ，１２Ｂに送
られた記号を示す、図３５を参照すると、ルータ１４Ａ
で発生している（かつ受信クロック（Ｒｃｖ Ｃｌｋ）
としてＣＰＵｓ１２Ａ，１２Ｂで受信されるべき、記号
ストリームを付随している、）クロック信号は、局所ク
ロック（Ｌｏｃａｌ Ｃｌｋ）に周波数において実質的
に同一である。前者（ＲｃｖＣｌｋ）は、各ＣＰＵのク
ロック同期ＦＩＦＯｓ１２６に記号をプッシュするため
に用いられ、後者は、ＦＩＦＯｓから記号をプルするた
めに用いられる。この技術は、同じ周波数のものであ
り、クロック信号（Ｔ＿Ｃｌｋ／ＲｃｖＣｌｋ及びＬｏ
ｃａｌ Ｃｌｋ）に対してよく動作し、かつ偶然にもＴ
ＮｅｔリンクＬ上の通信に用いられたクロック周波数で
ある。しかしながら、送信媒体、即ち、ＴＮｅｔリンク
Ｌの電気的または他の特性に従うために、その媒体にわ
たり記号を送信するために用いられたクロック信号の周
波数が制限されが、受信エンティティが制限されないと
仮定したならば、ここでＣＰＵｓ１２は、より高い周波
数のクロック信号で動作することができる。そのようが
情況において、それぞれのクロック同期ＦＩＦＯｓ１２
６からプルされた記号に対して同期が二つのＣＰＵｓの
間で維持されるということを確実にするために準備がな
されなければならない。
【０１８７】ここで、一定比率クロッキング機構が、二
つのクロック同期ＦＩＦＯｓ１２６の動作を制御するた
めに用いられ、それらがＦＩＦＯｓにプッシュされるの
と同じ速度で二つのＦＩＦＯｓから記号をプルするクロ
ック信号を供給する。図３８を参照すると、参照番号７
０で示された一定比率クロック制御機構が示されてい
る。図３８が示すように、クロック同期ＦＩＦＯ制御機
構７００は、その並列出力がＮ対１マルチプレクサ（Ｍ
ＵＸ）７０４に印加されるプル・セット可能なマルチ・
ステージ直列シフト・レジスタ７０２を含む。直列シフ
ト・レジスタ７０２は、シフト・レジスタのクロック
（ＣＫ）入力に印加されるより速い（より高い周波数）
局所クロック信号（Ｌｏｃａｋ Ｃｌｋ）で動作され
る。１５ビット・バス７０１は、直列シフト・レジスタ
７０２をプリセットすべくデータ入力（ＤＩ）にプリセ
ット（ＰＲ1 ）を運ぶ。 直列シフト・レジスタを形成
しているステージ数は、わかるように、局所的に用いら
れるクロック信号の周波数に対する記号が伝達されかつ
クロック同期ＦＩＦＯｓ１２６にプッシュされるクロッ
ク信号の比率により、あらゆるものでありうる、という
ことが当業者には明らかであろう。ここでは、１５ステ
ージが十分であると思われる。
【０１８８】ＭＵＸ７０４は、シフト・レジスタ７０２
から１５並列データ出力（ＤＯ）の一つを選択すべく動
作し、クロック同期ＦＩＦＯｓ１２６から記号をプル
し、かつプル・ポインタ・カウンタ１３０を動作（更
新）すべくＬｏｃａｌ Ｃｌｋ信号として用いられる一
定比率クロック制御機構の、出力として、ＭＵＸの入力
（Ｉ）に印加される。選択された出力は、ＭＵＸの出力
（Ｏ）からも結合されかつ直列シフト・レジスタのシフ
ト・イン（ＳＩ）入力に印加される。選択は、４ビット
・カウンタで実施されうる − サイクル長論理回路の
データ入力（ＤＩ）に印加された（４ビット）プリセッ
ト（ＰＲ2 ）値でプリセット可能なサイクル長論理回路
７０６によってなされる。サイクル長論理回路の４ビッ
ト出力は、ＭＵＸ７０４の選択（Ｃ）に印加される選択
値を形成する。本質において、一定比率クロック制御
は、所定の時期（期間）にわたりＲｃｖＣｌｋで同じ数
のクロック・エクスカージョン(excursions)を有してい
る出力信号を生成すべく動作する。クロック同期ＦＩＦ
Ｏ１２６に記号をプッシュするために用いられるクロッ
ク信号に対するＣＰＵ１２のクロック信号の間のＮ：Ｍ
（ここでＮ＞Ｍ）の比率が、Ｒｃｖ Ｃｌｋであると想
定すると、直列シフト・レジスタは、シフト・レジスタ
のＭステージが第１のディジタル状態（例えば、ＯＮ
Ｅ）を保持し、かつ他が別のディジタル状態（例えば、
ＺＥＲＯ）を保持するようにプリセットされる。サイク
ル長論理回路は、（もちろん、最後または１５番目のス
テージが第１のステージへのフィードバックを形成する
ような、Ｍが１５であることを除き）Ｍステージを有す
るトランケートされた直列シフト・レジスタを、実質的
に、生成する直列シフト・レジスタの出力を選択すべく
値でプリセットされる。例は、これをよりクリアにす
る。
【０１８９】図３５をちょっと参照して、記号が５０Ｍ
ｈｚクロックでルータ１４Ａから二つのデュプレックス
されたＣＰＵｓ１２に送信されると想定する。それゆえ
に、記号は、５０Ｍｈｚ速度でＣＰＵｓのクロック同期
ＦＩＦＯｓ１２６にプッシュされる。ＣＰＵｓのクロッ
ク信号が４０Ｍｈｚであると更に想定する。従って、Ｒ
ｃｖ Ｃｌｋ信号に対する局所クロック（８０Ｍｈｚ）
の比率は、８：５である。直列シフト・レジスタは、１
５ステージの最初または第１の８つが５つのＯＮＥｓと
３つのＺＥＲＯｓを含むようなビット・パターンでプリ
セットされる。サイクル長論理回路は、ＭＵＸ７０４に
よる直列シフト・レジスタの８番目のステージの選択を
動作する値でプリセットされる。それゆえに、シフト・
レジスタ及びサイクル長論理回路は、それぞれが１００
ｎｓ（ナノ秒）期間である３つの“待ち(wait)”状態及
び５つの“出る(out) ”状態を、実質的に、含んでいる
８つのステージを有する直列シフト・レジスタを、実質
的に、生成する値が供給される。従って、クロック同期
ＦＩＦＯｓ１２６から記号をプルするクロック信号を生
成する、ＭＵＸ７０４の出力、Ｒｃｖ Ｃｌｋは、各１
００ｎｓ期間に対して、５つのクロック・パルスを含
む。それゆえに、各１００ｎｓ期間に対して、５つの記
号がクロック同期ＦＩＦＯｓ１２６にプッシュされ、か
つ５つの記号がクロック同期ＦＩＦＯｓ１２６からプル
される。
【０１９０】この例は、図３９に記号的に示され、図４
０に示されたタイミング図は、制御論理回路７００の動
作を示す。各１００ｎｓ期間に対して、Ｒｃｖ Ｃｌｋ
の５つのクロック・パルス（図４０において“ＩＮ”と
示された）は、クロック同期ＦＩＦＯｓ１２６に記号を
プッシュする。それと同じ１００ｎｓ期間中に、直列シ
フト・レジスタ７０２は、ＭＵＸ７０４によって選択さ
れたステージ７１０を通して“０１１０１０１１”シー
ケンスを循環させ、Ｒｃｖ Ｃｌｋ信号と同じ数のアク
ティブ・クロック・パルスを有するＬｏｃａｌ Ｃｌｋ
信号を生成する。シフト・レジスタ７０２のステージの
数は、ここの示されたようなシステムにおける最も一般
的なクロック・スピード差分を収容すべく変更されうる
ということが当業者には明らかである。好ましくは、シ
フト・レジスタ７０２は、示されたように、１５のステ
ージを有し、比較的広い範囲のクロック比率をカバーす
るための能力（機能）を供給する。ここで理解できるよ
うに、この一定比率クロッキングのこの技術は、決して
１クロック以上ずれない。更に、例えば、５つのクロッ
クをカウントしかつ追加の記憶（例えば、同期ＦＩＦＯ
のサイズにおける増加）を必要としかつより待ち時間を
課す３つのクロックを保持するよりも良好な実施であ
る。
【０１９１】ここに示された一定比率クロック回路（図
３８及び図３９）は、一周波数のクロック様式(regime)
から異なる、より高い周波数のクロック様式にデータ素
子を転送するために用いられる。クロック同期ＦＩＦＯ
の使用は、二つの異なるソースから同一の指令／データ
記号のペアを受信すべく同期化された、デュプレックス
ド・モードで動作するときに、信号遅延の影響を補償す
るためにここで必要である。しかしながら、ここに開示
された一定比率クロック回路は、クロック同期ＦＩＦＯ
の代わりに少なくとも二つのレジスタが存在する限り、
二つの異なるクロック様式間でデータを伝達するために
有用であるというが当業者に自明である。より高い周波
数クロック様式からより低い周波数クロック様式にデー
タを転送することは、一定比率クロック回路７０２によ
って生起されたクロック信号の制御下で入力ステージま
たはレジスタにデータ素子を転送すべく一定比率クロッ
ク回路７０２を用いる；より低いクロック様式のクロッ
ク信号は、二つ（または、ここでは、それ以上）の受信
レジスタ・ステージの間でデータ素子を転送し、かつそ
れからデータ素子を除去するために用いられる。逆に、
より低い周波数クロック様式からより高い周波数を有し
ているものに転送されたデータ素子は、ここに示された
ように本質的に動作する。
【０１９２】この概念は、異なるクロック信号が用いら
れるところに用いることができる。例えば、マイクロプ
ロセッサ技術においてよく知られるように、多くのマイ
クロプロセッサは、一周波数のクロック信号に応じて動
作するマイクロプロセッサが、異なる、通常より低い周
波数のクロック信号に応じて動作する同期装置（例え
ば、メモリ、または外部、システム・バス）と伝達する
ときに“待ち”状態を挿入すべく構成されている。一般
に、そのようなマイクロプロセッサ／装置通信は、より
遅いクロック信号がマイクロプロセッサ・クロック周波
数の整数倍であるということが要求される。一定比率ク
ロック制御回路７０２は、広い範囲の可能なクロック比
率を供給できる。
【０１９３】Ｉ／Ｏパケット・インターフェイス：サブ
−プロセッサ・システムが局所Ｉ／Ｏを有することを必
要としないように他のサブ−プロセッサ・システムのＩ
／Ｏが利用可能であるということが考えられるけれど
も、サブ−プロセッサ・システム１０Ａ，１０Ｂ、等の
それぞれは、種々の周辺装置で実施される、入力／出力
機能を有する。あらゆる場合において、局所Ｉ／Ｏが供
給されたならば、周辺装置及び／又はＭＰ１８は、Ｉ／
Ｏパケット・インターフェイス１６を介して伝達（通
信）する。Ｉ／Ｏパケット・インターフェイス１６は、
装着されたＩ／Ｏ装置に対してより互換性があるかまた
はネーティブな形にそれがＴＮｅｔリンクＬから受信し
た入力メッセージ・パケットを変換すべく動作する；次
いで、Ｉ／Ｏパケット・インターフェイス１６は、反対
方向にも変換して、装着されたＩ／Ｏ装置から“ネーテ
ィブＩ／Ｏ”（ＮＩＯ）を受信し、上述した８Ｂ−９Ｂ
フォーマットのデータにバイトを符号化し（上記、表１
参照）、かつデータを宛先に送るために必要なパケット
を形成する。更に、特定のＩ／Ｏ装置（例えば、信号回
線）に対して最も普通の方法でアサートされる、Ｉ／Ｏ
装置からの割込みは、Ｉ／Ｏパケット・インターフェイ
ス装置１６によって受信され、かつそれが上述したよう
に処理される、割込みが意図したＣＰＵ１２に送られる
割込みパケットを形成するために用いられる。それゆえ
に、ＮＩＯバス上の装置は、読取りをし、書込みをし、
かつＣＰＵ１２のメモリ２８にＴＮｅｔリンクＬ及びル
ータ１４を通して透過的に渡されたデータ／制御情報で
慣例的にメッセージ・パケットを介して割込みを発行す
る。
【０１９４】そして、Ｉ／Ｏパケット・インターフェイ
ス１６が、Ｉ／Ｏ装置の一つ、ＭＰ１８として、それに
接続されうるけれども、Ｉ／Ｏパケット・インターフェ
イス１６は、構成情報を、ＯＬＡＰバスを介して、受信
するＭＣ２６（図１７Ｂ）にに含まれ（ＯＬＡＰ２８
５）かつルータ１４に含まれた（ＯＬＡＰ ２８５’；
図２７）ようなＯＬＡＰも含む。
【０１９５】オン−ライン・アクセス・ポート：ＭＰ１
８は、（ＩＥＥＥ１１４９．１−１９９０、５月、１９
９０年、ＳＨ１３１４４、Institute of Electrical an
d Electronic Engineerings, 345 East47th Street, Ne
w York, NY 10017 に基づく）ＩＥＥＥ標準１１４９．
１に準拠するインターフェイス信号でインターフェイス
装置２４、メモリ・コントローラ（ＭＣ）２６、ルータ
１４、及びＩ／Ｏパケット・インターフェイスに接続す
る。ＯＬＡＰ２５８は、そのＩＥＥＥ標準を実施し、か
つＯＬＡＰ２５８の構成及び動作は、それがどの素子
（例えば、ルータ１４、インターフェイス装置２４、
等）を用いたかに関係なく本質的に同じである。図４１
は、ＩＥＥＥ１１４９．１標準インターフェイスを実施
しているＯＬＡＰ２５８の一般構造を図式的に示す。Ｏ
ＬＡＰは、ここに説明した素子のあるものを実施するた
めに用いられる各集積回路チップ上で形成されるのが好
ましい。例えば、各インターフェイス装置２４、メモリ
・コントローラ２６、及びルータ１４は、ＯＬＡＰも含
むアプリケーション指定集積回路（ＡＳＩＣ）によって
実施され、ＡＳＩＣの回路素子へのアクセスをＭＰ１８
に供給する。それゆえに、図４１に示したＯＬＡＰ１５
８の説明は、インターフェイス装置２４、ＭＣ２６、及
びシステムのルータ１４に関連するＯＬＡＰを説明す
る。
【０１９６】図４１に示すように、直列バス１９Ａは、
４つの１ビット信号回線を備えている：ＯＬＡＰ２５８
へ周期的クロック信号を運ぶ試験クロック（ＴＣＫ）信
号回線；２状態指令信号を伝達する試験指令（ＴＣＭ）
信号回線、ＯＬＡＰへデータを運ぶ試験データ・イン
（ＴＤＩ）信号回線；及びＯＬＡＰからデータを伝達す
る試験データ・アウト（ＴＤＯ）信号回線。これらの信
号は、ＩＥＥＥ１１４９．１標準の要求事項に従ってい
る。ＯＬＡＰ２５８は、直列バス１９ＡのＴＣＫ及びＴ
ＣＭ回線上で受信したクロック及び指令信号に応じてＯ
ＬＡＰの動作を制御する４ビット状態マシンを含む。Ｏ
ＬＡＰ２５８によって受信されたデータ（及び／又は命
令）は、１６ビット命令レジスタ（ＩＲ）８０２及び／
又は３２ビット・データ・レジスタ（ＤＲ）１０４によ
って記憶される；データは、ＤＲ８０４だけが関連論理
回路（例えば、ルータ１４）からのデータで装填するこ
とができるということを除き、ＩＲ、ＤＲレジスタのい
ずれかから伝達されうる。ＯＬＡＰ２５８に関連する
が、その一部でないものは、ＭＰ１８（ＯＬＡＰ２５８
を介して）及びＯＬＡＰ２５８が関連される論理回路の
両方によってアクセスすることができる６４の３２ビッ
ト・レジスタまでを含むレジスタ・ファイルの形の構成
レジスタ８０６である。例えば、構成レジスタ８０６の
レジスタのあるものは、ルータ１４の制御及び状態論理
回路５０９（図２７）を形成する。構成レジスタ８０６
は、ＩＲ８０２によって最初に供給される１０ビット命
令によって命令される（３２ビット）位置（即ち、６４
の利用可能な３２ビット・アドレスの選択されたもの）
でＤＲ８０４から書込まれる。構成レジスタ８０６を装
填するための命令は、命令復号論理回路８１０によって
復号される４ビット部分を含み、指令発生器８１２に印
加された合成復号は、読取りまたは書込み動作を識別す
る。動作の目的、即ち、読取られるかまたは書込まれる
べき、構成レジスタ８０６を構成している６４レジスタ
の一つは、アドレス復号論理回路８１４によって復号さ
れる６ビット・アドレスによって識別される。指令発生
器８１２は、状態マシン８００の状態も受信する。それ
ゆえに、状態マシン８００によって想定された特定状態
により、命令復号論理回路８１０からの復号された指令
と一緒に、書込みまたは読取り指令信号は、構成レジス
タ８０６に、（アドレス復号論理回路８１４によって復
号されたような）命令の６ビット・アドレスによって識
別された６４のレジスタの一つで読取りまたは書込みを
実行させるべく指令発生器論理回路８１２によって生成
される。
【０１９７】ＭＰ１８（図１）によって供給されたデー
タは、マルチプレクサ８１６を介してＤＲ８０４に書込
まれる。ＯＬＡＰ２５８を用いている論理回路は、二つ
の個別ソースからＤＲ８０４を書込みうるし、ＩＲ８０
２に早めに書込まれた命令情報及び直列バス１９ＡのＴ
ＣＫ及びＴＣＭ信号回線によって運ばれた信号(signall
ing)による状態マシン８００の動作を用いてＭＰ１８に
よてＤＲ８０４に選択的に結合されかつ書込まれたそれ
らのソースで３２ビット・レジスタを供給する。３２ビ
ットＤＲ８０４は、適切な１１４９．１命令の使用と一
緒に、“ＣＡＰＴＵＲＥ−ＤＲ”、“ＳＨＩＦＴ−Ｄ
Ｒ”、及び“ＵＰＤＡＴＥ−ＤＲ”として１１４９．１
に記載された状態を通して状態マシン８００をステップ
することによってアクセスされる。命令の追加ビット
は、ＤＲ８０４に、ＣＡＰＴＵＲＥ−ＤＲ状態によりチ
ップ状態情報を含んでいるチップ内の選択された値を読
取らせる。他の１１４９．１命令は、構成及び初期化目
的のためにＵＰＤＡＴＥ−ＤＲ状態に選択されたレジス
タに対してレジスタ内容をコピーさせる。ＤＲ８０４の
内容は、１１４９．１ ＳＨＩＦＴ−ＤＲ状態を用いて
（直列バス１９Ａを介して）ＭＰ１８と変換される。Ｏ
ＬＡＰ２５８の構成及び動作の更なる情報に対して、Ｉ
ＥＥＥ１１４９．１標準（ＩＥＥＥ１１４９．１−１９
９０、５月、１９９０年、ＳＨ１３１４４）が参照され
うる。
【０１９８】非対象変数：“非対象変数”は、他のもの
から一対のＣＰＵｓ１２の一つにおいて異なるか、また
は異なりうる、値である。非対象変数の例は、他のＣＰ
Ｕのものから異なる、ＣＰＵ−読取り可能位置、例え
ば、レジスタ外側メモリ２８か、または訂正可能メモリ
またはキャッシュ誤りの発生をトラックするために用い
られるレジスタの内容、に割り当てられかつ保持される
通し番号を含むことができる（誤りを検出し、訂正し及
び報告することは、デュプレックされたＣＰＵｓにロッ
ク−ステップ同期を失わさせないものと想定する）。デ
ュプレックス・モードでは、非対象変数の注意深い処理
は、論理的の同等であると仮定して、（各ＣＰＵ１２の
メモリ２８に維持された）システム・メモリの多重コピ
ーが、常に同一のデータを含むことを確実にするために
重要である。非対象変数が二つのデュプレックスされた
ＣＰＵｓ１２のそれぞれによって単に読取られたなら
ば、次いでメモリへ書込まれ、各ＣＰＵのメモリ２８の
内容は、それにより少なくともそれぞれによって読取ら
れた値で異なる。一対のＣＰＵｓ１２を許容するため
に、デュプレックス・モードで動作し、非対象変数を処
理すべく、“ソフト−ヴォート(soft-vote) ”（ＳＶ）
論理回路素子９００（図４３）が各ＣＰＵ１２の各イン
ターフェイス装置２４に供給される。図４３〜図４４が
示すように、各インターフェイス装置２４のＳＶ論理回
路素子９００は、バス回線９０２ａ及び９０２ｂを含ん
でいる、２ビットＳＶバス９０２によって互いに接続さ
れる。バス回線９０２ａは、ＣＰＵ１２Ａのインターフ
ェイス装置２４からＣＰＵ１２Ｂのそれらに１ビット値
を運ぶ。逆に、バス回線９０２ｂは、ＣＰＵ１２ＢのＳ
Ｖ論理回路素子９００からＣＰＵ１２Ａのそれらに１ビ
ット値を運ぶ。
【０１９９】図４４に示すのは、ＣＰＵ１２Ａのインタ
ーフェイス装置２４ａのＳＶ論理回路素子９００ａであ
る。各ＳＶ論理回路素子９００は、示さない限り、論理
回路素子９００ａの説明が（ＣＰＵ１２Ａ，インターフ
ェイス装置２４ｂの）他の論理回路素子９００ａ、及び
（ＣＰＵ１２Ｂの、インターフェイス装置２４ａ，２４
ｂの）９００ｂにも同様に適用されるということが理解
されるべきであるように各他のＳＶ論理回路素子９００
に対して構成及び機能において実質的に同一である。図
４４が示すように、ＳＶ論理回路素子９００ａは、４つ
の１ビット・レジスタを含む：出力レジスタ９０４、局
所入力レジスタ９０６、遠隔入力レジスタ９０７、及び
出力イネーブル・レジスタ９１２。出力レジスタ９０４
は、共有バス回線９０２ａに、マルチプレクサ（ＭＵ
Ｘ）９１４及び３状態ドライバ９１８を介して、結合さ
れる。ＣＰＵ１２Ａの論理回路素子９００ａだけが、バ
ス回線９０２ａを駆動し、次いで二つの論理回路素子に
一つだけがバス回線を駆動する。どれか一つは、イネー
ブル・レジスタ９１２の内容に依存する。従って、バス
回線９０２ａは、論理回路素子９００ａの出力レジスタ
９０４を、ＣＰＵ１２Ｂの論理回路素子９００ｂのそれ
ぞれの遠隔入力レジスタ９０７に伝達する。バス回線９
０２ａは、論理回路素子９００ａの一つの（マルチプレ
クサ９１４及びドライバ９１６を介して）出力レジスタ
９０４を、論理回路素子９００ａの他の（並びにそれ自
身の）局所入力レジスタに伝達する。この方法で、ＣＰ
Ｕ１２Ａの二つのインターフェイス装置２４ａ，２４ｂ
は、互いに非対象変数を伝達することができる。
【０２００】同様なファッションで、ＣＰＵ１２Ｂの論
理回路素子９００ｂの出力レジスタ９０４は、論理回路
素子９０２ａ（及び他のインターフェイス装置２４ｂの
もの）の遠隔レジスタ９０７にバス回線９０２ｂによっ
て伝達される。論理回路素子９０２は、一対の構成レジ
スタ７４（図９）を形成する。それゆえに、それらは、
出力レジスタ９０４及び／又はイネーブル・レジスタ９
１２を選択しかつ書込むためか、または入力局所及び遠
隔レジスタ９０６及び９０７を選択しかつ読取るために
少なくともアドレス／データ・バス７４（図４４にバス
７４’として示す）の一部にわたる必要なデータ／アド
レス情報を伝達することによってプロセッサ装置２０に
よって書込まれうる。ＭＵＸ９１４は、ＳＶ論理回路素
子９００ａに対するバス回線９０２ａの選択的使用をＣ
ＰＵ１２Ａの各インターフェイス装置２４に供給すべく
か、または一対のＣＰＵｓ１２をロック−ステップ、デ
ュプレックス動作に至らせるために用いれる（以下に説
明する）再統一処理の間中に遭遇したならばＢＵＳ Ｅ
ＲＲＯＲ信号を伝達するために動作する。出力イネーブ
ル・レジスタは、３状態ドライバをイネーブルする（ま
たはディスエーブルする）ビットで書込まれ、それがＳ
Ｖ出力レジスタ９０４の内容でバス回線９０２ａを駆動
する。
【０２０１】上述したように、ＳＶ論理回路素子９００
は、デュプレックス・モードで動作しているときにＣＰ
Ｕｓ１２Ａ，１２Ｂに、非対象変数のビット毎の交換を
実施される。ＣＰＵｓ１２Ａ，１２Ｂがデュプレックス
・モードであるときには、それらは、両方とも、もし同
じ瞬間でなければ、実質的に同じ仮想瞬時(virtual mom
ent in time)に同一命令ストリームの同じ命令を実行し
ていることを思い出す。それらの間の非対象変数の交換
は、次の通りである。両方のＣＰＵｓは、命令ストリー
ムに応じて、かつ本質的に同時に、各ＣＰＵの両方のイ
ンターフェイス装置２４の論理回路素子９００のイネー
ブル・レジスタ９１２を書込む。各ＣＰＵの二つの論理
回路素子９００の一つは、関連ドライバ９１６をイネー
ブルする状態で書込まれる；他は、高いインピーダンス
状態にドライバの出力を置く状態で書込まれる。それ
は、関連ドライバ９１６をイネーブルすべく書込まれる
両方のＣＰＵｓ１２Ａ，１２Ｂのインターフェイス装置
２４ａの論理回路素子９００と関連した出力イネーブル
・レジスタ９１２であるということを想定する。それゆ
えに、各ＣＰＵのインターフェイス装置２４ａの出力レ
ジスタ９０４は、バス回線９０２に伝達される；即ち、
インターフェイス２４ａ（ＣＰＵ１２Ａ）の論理回路素
子９００ａに関連した出力レジスタ９０４は、バス回線
９０２ａに伝達され、ＣＰＵ１２Ｂのインターフェイス
装置２４ａの論理回路素子９００ｂに関連した出力レジ
スタは、バス回線９０２ｂに伝達される。ＣＰＵｓ１２
は、両方とも、それらの対応出力レジスタ９０４に非対
象変数のビットを書込み、それぞれの関連遠隔入力レジ
スタ９０７の最大クロック・スキューを許容した後、読
取りが後に続く。出力レジスタ９０４は、各ＣＰＵによ
って再び書込まれ、遠隔入力レジスタ９０７を読取るこ
とが再び後に続く。この処理は、変数全体が各ＣＰＵ１
２の出力レジスタ９０４から他の遠隔入力レジスタに伝
達されるまで、一度に１ビット、反復される。ＣＰＵ１
２Ｂの両方のインターフェイス装置２４は、非対象情報
のビットを受信することに注目する。
【０２０２】ソフト−ヴォート機構の使用の一例は、通
し番号(serial numbers)の交換である。構成レジスタ７
４の一つは、互いにデュプレックスされうる二つのＣＰ
Ｕｓのそれぞれを識別し、かつ互いにそれらを区別すべ
く始動（スタート・アップ）でセットされる１ビット・
レジスタ（図示省略）である。それゆえに、一つのＣＰ
Ｕの１ビット・レジスタは、他のＣＰＵのものから異な
る状態にセットされる。これは、そのＣＰＵに割り当て
られた通し番号で装填される他の構成レジスタで、スタ
ート・アップの間中も、続けられうる。通し番号に対し
て構成レジスタのどれが装填されたかは、１ビット識別
レジスタの状態による。それゆえに、二つのＣＰＵｓ
は、それを一つのＣＰＵにおいてそれ自身の通し番号を
有する“Ｒ１”（図示省略）と呼ぶその一つのレジスタ
を除き、それぞれそれらの通し番号を含んでいる二つの
同一レジスタを有し、他のＣＰＵは、構成レジスタ“Ｒ
２”（図示省略）にそれ自身の通し番号を有する。これ
らの値あデュプレックスされたＣＰＵｓによってメモリ
に書込まれることができる前に、Ｒ１，Ｒ２構成レジス
タは、ソフト−ヴォート機構を用いて、“調和”されな
ければならない。ＳＶ論理回路素子９００は、説明され
る再統一処理の間に発生しうるバス誤りを伝達するため
にも用いられる。再統一が実行されるときには、ＲＥＩ
ＮＴ信号がアサートされる。図４４に示すように、ＲＥ
ＩＮＴは、ＭＵＸ９１４の制御（Ｃ）入力に印加され
る。それゆえに、ＲＥＩＮＴがアサートされるときに
は、ＢＵＳ ＥＲＲＯＲ信号がＭＵＸ９１４によって選
択されかつバス回線９０２ａに伝達される。
【０２０３】同期：個別に動作している（シンプレック
ス・モード）か、またはペアになりかつ同期ロック−ス
テップ（デュプレックス・モード）で動作しているサブ
−プロセッサ・システム１０Ａ，１０Ｂの適切な動作
（図１及び図４）は、ＣＰＵｓ１２Ａ，１２Ｂとルータ
１４Ａ，14B の間で伝達されるデータが適切に受信さ
れ、かつ（ＣＰＵｓ１２Ａ，１２Ｂの；図９）クロック
同期ＦＩＦＯｓ１０２及び（ルータ１４Ａ，１４Ｂの；
図２９）クロック同期ＦＩＦＯｓ５１９がデータまたは
指令として誤って解釈されないとういことの確保が必要
である。種々のクロック同期ＦＩＦＯｓ（ＣＰＵｓ１２
の）１０２及び（ルータ１４の）５１８のプッシュ及び
プル・ポインタは、少なくとも近周波数動作に対して初
期化されることが必要である。一般に、これは、パワー
が最初に印加され、プッシュ及びプル・ポインタ・カウ
ンタをある規準距離離してセットし、ある既知の状態に
関連ＦＩＦＯキューをプリセットするときに、パワー・
オン信号（図示省略）によって通常のファッションで行
われる。これがなされて、全てのクロック同期ＦＩＦＯ
ｓが近周波数動作に対して初期化される。それゆえに、
システム１０が最初にオンラインにされた（パワー・ア
ップされた）ときに、ＣＰＵｓ１２Ａ，１２Ｂとルータ
１４Ａ，１４Ｂとの間の通信リンクの動作は、近周波数
モードである。
【０２０４】しかしながら、ＣＰＵｓ１２Ａ，１２Ｂが
デュプレックス・モード動作にスイッチされるときに、
更なるものが要求される。まず、各ＴＮｅｔリンク上の
ＣＰＵｓ１２Ａ，１２Ｂとルータ１４Ａ，１４Ｂとの間
にデータを送付するために用いられるクロッキングは、
周波数封じ込み動作にスイッチされなければならない。
次に、デュプレックス・モード動作のロック−ステップ
動作を適切に実施するために、クロック同期ＦＩＦＯｓ
は、別の経路に見出されない一つの経路における遅延を
収容するためにそれからそれらがデータを受信する特定
ソースで動作すべく同期されなければならない。例え
ば、デュプレックス・モード動作は、ペアになったＣＰ
Ｕｓ１２が同じ仮想時間に同一命令ストリームの各命令
を実行することを必要とするということを思い出す。
（“仮想”時間とは、ペアになったＣＰＵｓ１２による
同一命令の実際の実時間実行が、少しの量だけ異なって
も、外側世界によって見られるときにそれらのアクショ
ンは、まったく同じであるということを意味する。）ル
ータ１４Ａ及び１４Ｂからの入力データは、ロック−ス
テップ動作のコンテキストにおいて、ほとんど同時に二
つのＣＰＵｓによって受信されなければならない。ルー
タ１４Ａ，１４Ｂの一つまたは別のものからＣＰＵｓ１
２Ａ，１２Ｂへの通信経路における遅延は、考慮されな
ければならない。それは、メッセージ・パケット記号を
受信し、通信経路において課せられうる遅延に対して調
整し、デュプレックス・モード動作に必要なロック−ス
テップ同期を維持すべく同期マナーで二つのＣＰＵｓに
記号を与えるべく動作するペアになったＣＰＵｓ１２の
クロック同期ＦＩＦＯｓ１０２である。
【０２０５】同様なファッションで、ＣＰＵｓ１２の一
つからルータ１４Ａ，１４Ｂによって受信された各記号
は、（以下に、更に説明する）ＣＰＵｓの可能な発散を
検査するために他からのものと比較されなければならな
い。それは、二つのＣＰＵｓ１２から受信した記号がク
ロック同期ＦＩＦＯｓから同時に検索されるように通信
経路における遅延を収容すべく調整するＣＰＵｓ１２か
らメッセージ・パケットを受信するルータ１４Ａ，１４
Ｂのクロック同期ＦＩＦＯｓ５１８の機能である。ＣＰ
Ｕｓ及びルータのクロック同期ＦＩＦＯｓがどのように
リセットされ、初期化され、かつ同期されるかを説明す
るまえに、同期ロック−ステップ・デュプレックス・モ
ード動作を維持するためのそれらの動作の理解は、有用
であると信ずる。それゆえに、図３５をちょっと参照す
ると、例えば、ルータ１４Ａからデータを受信するＣＰ
Ｕｓ１２Ａ，１２Ｂのクロック同期ＦＩＦＯｓ１０２が
示されている。図３５は、次いで、ルータ１４Ａからの
データ／指令記号及びクロックを二つのデュプレックス
されたＣＰＵｓ１２Ａ，１２Ｂにそれぞれ結合する、１
０ビット・バス３２x 及び３２y に接続されたルータ１
４Ａのポート出力５０４4 及び５０４5 を示す。メッセ
ージ・パケットがＣＰＵ１２を識別している単一宛先ア
ドレスを有しうるけれども、パケットは、記号毎に、ル
ータ１４Ａによって複製され、かつ両方のＣＰＵｓ１２
Ａ及び１２Ｂの実質的に同時に送信されるということを
思い出す。
【０２０６】二つのＣＰＵｓ１２Ａ，１２Ｂは、ルータ
１４ＡからＣＰＵｓの一つ（例えば、ＣＰＵ１２Ｂ）に
よって受信された記号が、他のＣＰＵ（ＣＰＵ１２Ａ）
による（ルータによって複製されたような）同一記号の
それらの受信に関して未知（しかし最大）量の遅延を経
験するように配置されるであろう。この遅延は、ルータ
１４ＡからＣＰＵ１２Ｂへ、記号及び付随送信機クロッ
クＴ＿Ｃｌｋを伝達するバス３２y の６４０で表され
る。デュプレックス動作の間中に同一記号ストリームを
受信するためのクロック同期ＦＩＦＯｓ１０２x ，１０
２y の動作を考える。以下の、表６は、その動作を示
す。簡単のために、表６は、遅延６４０が送信クロック
（Ｔ＿Ｃｌｋ）の二期間以上でないということを想定す
る。しかしながら、遅延６４０がＴ＿Ｃｌｋの二クロッ
ク時間以上であるならば、キュー１２６の深さは、プッ
シュ及びプル・ポインタ・カウンタ１２８及び１３０の
内容の間で増加した距離を供給すべくそれゆえに増加さ
れなければならない。例えば、遅延６４０が記号のＣＰ
Ｕ１２Ｂでの到着が、ＣＰＵ１２Ａでの同じ記号の到着
よりも３Ｔ＿Ｃｌｋ期間だけ大きいようであるならば、
プッシュ及びプル・ポインタ・カウンタ間の距離は、少
なくとも４であるべきである。それゆえに、そのような
場合における、キュー１２６の深さは、６記号位置、ま
たはそれ以上である。
【０２０７】
【表６】 表 ６ ─────────────────────────────────── 項 目 RST clk clk clk clk clk clk clk 1 2 3 4 5 6 7 CPU 12A 値 プッシュポインタ 0 1 2 3 0 1 2 3 プルポインタ 2 3 0 1 2 3 0 1 バイト 0 IDLE A A A A E E E バイト 1 IDLE IDLE B B B B F F バイト 2 IDLE IDLE IDLE C C C C G バイト 3 IDLE IDLE IDLE IDLE D D D D アウト reg IDLE IDLE IDLE A B C D E CPU 12B 値 プッシュポインタ 0 0 1 2 3 0 1 2 プルポインタ 2 3 0 1 2 3 0 1 バイト 0 IDLE IDLE A A A A E E バイト 1 IDLE IDLE IDLE B B B B F バイト 2 IDLE IDLE IDLE IDLE C C C C バイト 3 IDLE IDLE IDLE IDLE IDLE D D D アウト reg IDLE IDLE IDLE A B C D E
【０２０８】表６の上半分の行は、ＣＰＵ１２Ａ（イン
ターフェイス装置２４ａ）に対するプッシュ及びプル・
ポインタ・カウンタ１２８，１３０によって保持される
値、キュー１２６の４つの記憶位置（バイト
０，．．．，バイト３）の各々の内容、初期リセット
（ＲＳＴ）期間及び送信機クロック、Ｔ＿Ｃｌｋの後続
クロック・サイクルに対する出力レジスタ１３２の内容
を示す。表６の下半分の行は、複製された記号ストリー
ムの各記号に対するＣＰＵ１２Ｂインターフェイス装置
２４ａのＦＩＦＯ１０２y に対して同じものを示す。遅
延６４０が２Ｔ＿Ｃｌｋ期間以上でないと想定して、
（カウンタ１２８，１３０で維持される）プッシュ及び
プル・ポインタは、二位置(two locations) 離れたキュ
ー１２６の位置を指し示す。プッシュ・ポインタ・カウ
ンタ１２８は、それぞれ受信した記号が記憶されるキュ
ー１２６の次の位置を指し示し、かつプル・ポインタ・
カウンタ１３０は、それぞれ記号がキューからプルされ
る位置を指し示す。表６、図３５を参照して、“ＩＤＬ
Ｅ”記号のストリームをそれが先に送っているプロトコ
ルに付いている、ルータ１４Ａは、記号Ａで始まる、記
号ストリーム（メッセージ・パケット）を送り始める、
ということをここで想定する。表６が示すように、記号
Ａは、遅延６４０によりＣＰＵ１２Ａでのその到着より
も一サイクル後でＣＰＵ１２Ｂに到着する。しかし、Ｃ
ＰＵ１２Ｂに対するプッシュ・ポインタ・カウンタ１２
８の内容がＣＰＵ１２Ａのものに従い、それもまた一サ
イクル遅延する、ということに注目する。それゆえに、
ＣＰＵ１２Ａでのその到着よりも一サイクル後で記号Ａ
がＣＰＵ１２Ｂに到着しても、両方は、キュー１２６の
“バイト０”位置に記憶される。これは、（１）ＦＩＦ
Ｏｓ１０２が（以下に説明する処理を）同期で動作すべ
く同期され、かつ（２）プッシュ・ポインタ・カウンタ
１２８が記号のソース、即ち、ルータ１４ＡからのＴ＿
Ｃｌｋによって生成されたクロック信号によってクロッ
クされ、そのクロック信号が記号によって経験されたも
のと同じ遅延６４０に出会うからである。他方、プル・
ポインタ・カウンタ１３０は、それらがＣＰＵｓ１２の
パケット受信機９４によって生成された局所受信機クロ
ック（Ｒｃｖ Ｃｌｋ）によってクロックされるので、
互いに常にマッチする。更に、これらの局所受信機クロ
ックは、動作のデュプレックス・モードであるときに周
波数及び位相封じ込みされる；それらは、いかなる遅延
も経験しない。
【０２０９】遅延６４０を見る別の方法は、ルータ１４
ＡとＣＰＵ１２Ｂの間の通信経路（バス３２y ）におけ
るパイプラインの一部としてそれを考えることである。
遅延６４０は、最大遅延が記号にその記号がキューから
プルされる少なくとも１クロック・サイクル前に記憶キ
ュー１２６をエンター（入力）させる限り、あらゆる値
のものでありうる。ＣＰＵ１２Ａに伝達された記号は、
実質的に、その複製がＣＰＵ１２Ｂのキュー１２６から
プルされると同時にキュー１２６からプルされる前に１
エキストラ・サイクル待つ。それは、ルータ１４Ａによ
って送信された記号ストリームの各記号が同時にＣＰＵ
ｓ１２Ａ，１２Ｂのクロック同期ＦＩＦＯｓ１０２から
プルされ、デュプレックス・モードで動作しているとき
に受信したデータの要求された同期を維持するというこ
の方法においてである。実質的に、ＣＳ ＦＩＦＯｓ１
０２のキュー１２６の深さは、ルータ１４ＡからＣＰＵ
ｓ１２Ａ，１２Ｂへの二つの経路に同じ遅延を与えるべ
く調整する。表６を参照して説明された動作を達成する
ために、図４５に示されたリセット及び同期処理が用い
られる。処理は、デュプレックス・モード動作に対して
ＣＰＵｓ１２Ａ，１２Ｂのクロック同期ＦＩＦＯｓ１０
２を初期化するだけでなく、デュプレックス動作に対し
てルータ１４Ａ，１４Ｂの各々のＣＰＵポートのクロッ
ク同期ＦＩＦＯｓ５１８（図２７）を調整すべく動作も
する。リセット及び同期処理は、ＳＹＮＣ ＣＬＫ信号
９７０（図４６）によって表された、時期を始動し、Ｃ
ＰＵｓ１２Ａ及び１２Ｂ並びにルータ１４Ａ，14B の対
応クロック同期ＦＩＦＯｓをリセットしかつ初期化すべ
くＳＹＮＣ指令記号を用いる。（ＳＹＮＣ ＣＬＫ信号
は、システム１０の素子、特にルータ１４Ａ，１４Ｂ及
びＣＰＵｓ１２Ａ，１２Ｂへの分配（分布）のためにク
ロック発生器６５４（図３６）によって生起される。そ
れは、クロック同期ＦＩＦＯｓにより記号を受信すべく
用いられる、Ｔ＿Ｃｌｋよりも低い周波数のものであ
る。例えば、Ｔ＿Ｃｌｋがおおよそ５０Ｍｈｚであると
ころでは、ＳＹＮＣ ＣＬＫ信号は、おおよそ３．１２
５ＭＨｚである。） ここで図４５を参照すると、リセット及び初期化処理
は、それらが同じクロック信号から導出されるようにＣ
ＰＵｓ１２Ａ，１２Ｂ及びルータ１４Ａ，１４Ｂによっ
て用いられたクロック信号を送信（Ｔ＿Ｃｌｋ）及び装
置の局所クロック（Ｌｏｃａｌ Ｃｌｋ）クロック信号
としてスイッチすることによってステップ９５０で開始
する。Ｔ＿Ｃｌｋ及びＬｏｃａｌ Ｃｌｋ信号は、実質
的に同じ周波数であるが、種々のクロック信号を伝達す
ることにおいて固有な遅延により同相である必要はな
い。更に、ＣＰＵｓ１２Ａ，１２Ｂにおける構成レジス
タ（インターフェイス装置２４の構成レジスタ７４）及
びルータ１４Ａ，１４Ｂにおける（ルータ１４Ａ，１４
Ｂの制御論理回路装置５０９に含まれた）構成レジスタ
は、ＦｒｅｑＬｏｃｋ状態にセットされる。
【０２１０】以下の説明は、ステップ９５２を含み、か
つインターフェイス装置２４（図９）、ルータ１４Ａ
（図２７）、図４５及び図４６を参照する。周波数封じ
込み動作におけるクロックで、ＣＰＵ１２Ａは、ＳＬＥ
ＥＰ指令記号を送り始めることをそれに指令すべくオフ
・ラインＣＰＵ１２Ｂにメッセージ・パケットを送る。
次に、また、ＣＰＵ１２Ａは、ルータ１４ＡにＳＬＥＥ
Ｐ指令記号を送り始め、さもなければ送られうるＲＥＡ
ＤＹ指令記号を置換し、自己アドレス指定されたメッセ
ージ・パケットが続く。ＳＬＥＥＰ指令記号が受信され
かつルータ１４Ａによって認識されたときに受信されか
つ再送信される処理のメッセージ・パケットは、終了さ
せられる。しかしながら、更なるメッセージ・パケット
は、一つを除いて、近づけられない（離される(held of
f)）：ＣＰＵ１２Ａからの自己アドレス指定されたメッ
セージ・パケット。それらのメッセージ・パケットは、
受信され、かつ（宛先アドレス毎に）ＣＰＵ１２Ａへル
ータ１４Ａによって戻される。ＳＬＥＥＰ指令記号は、
同期処理に対してルータ１４Ａを“静止(quiece)”すべ
く動作する。ＣＰＵ１２Ａによって送られた自己アドレ
ス指定されたメッセージ・パケットは、ＣＰＵ１２Ａに
よって受け戻されたときに、ＳＬＥＥＰ指令記号の後に
送られた自己アドレス指定されたメッセージ・パケット
がルータ１４Ａによって最後に処理されなければならな
いので、ルータ１４Ａが静止状態であることをＣＰＵに
知らせる。
【０２１１】ステップ９５４では、ＣＰＵ１２Ａは、Ｓ
ＬＥＥＰ指令記号を送ることの始動に続いてそれが送っ
た自己アドレス指定されたメッセージ・パケットをそれ
が受け戻したかどうかを調べる。それがそのメッセージ
・パケットの戻りを見て、かつそれによりルータ１４Ａ
が更なるメッセージ・パケットを一時的に処理しないこ
とを確信したときに、ＣＰＵ１２Ａは、ＳＹＮＣ指令記
号をルータ１４Ａに送るべくステップ９５６をエンター
（入力）する。そのＳＹＮＣ指令記号がルータによって
受信され、かつ指令復号論理回路５４４（図２９）のよ
うなもによって認識されたときに、制御論理回路５０９
は、知らされる。制御論理回路５０９は、ＣＰＵｓ１２
Ａ，１２ＢにエコーバックされるＳＹＮＣ指令記号を生
成すべく（ステップ９５８）、ポート出力５０４4 ，５
０４5 の指令記号発生器６３２（図３４）に信号を送る
ために、ＳＹＮＣ ＣＬＫ９７０の次の立上りエッジ
（時間ｔ1 − 図４６）を待つ。次に、ステップ９６０
（及びＳＹＮＣ ＣＬＫ９７０の時間ｔ2 ）で、ルータ
の制御論理回路５０９は、ＣＰＵｓ１２Ａ，１２Ｂから
直接的に記号に受信するルータの入力論理回路５０
５4 ，５０５5 に含まれる二つのクロック同期ＦＩＦＯ
ｓ５１８に印加されるＲＥＳＥＴ信号９７２をアサート
する。ＲＥＳＥＴは、アサートされる間、パワー・オン
・リセット処理に関連して上述したように、互いに離れ
た所定数（この例では、２）離れた位置を記憶キュー５
１８の位置で指し示すべく既知の状態にセットされたプ
ッシュ及びプル・ポインタ・カウンタ５３０，５３２
（図２９）で一時的非動作リセット状態に二つのクロッ
ク同期ＦＩＦＯｓ５１８を保持する。
【０２１２】同様に、ＳＹＮＣ記号は、ルータ１４Ａ，
１４ＢによりＣＰＵｓ１２にエコーバックされる。ＣＰ
Ｕｓ１２受信ＳＹＮＣ記号のそれぞれがパケット受信機
９６の記憶及び処理装置（図９及び図１０）によって検
出されると、ＲＥＳＥＴ信号を各ＣＰＵ１２のパケット
受信機９６（実際には、記憶及び処理素子１１０；図１
０）によりアサートさせる。ＲＥＳＥＴ信号は、ＣＰＵ
ｓ１２のクロック同期ＦＩＦＯｓ１０２（図１０）に印
加される。このＣＰＵ ＲＥＳＥＴ信号は、リセット状
態に両方のＣＰＵｓ１２のＣＰＵクロック同期ＦＩＦＯ
ｓ１０２を同様に保持し、それらの記憶キュー１２６
（図１１）、及びプッシュ及びプル・カウンタ１２８，
１３０を既知の状態に置く。ステップ９６２では、ＳＹ
ＮＣ ＣＬＫ９７０信号の時間ｔ3 で、ＣＰＵｓ１２
Ａ，１２Ｂとルータ１４Ａ，１４Ｂとの間の記号送信を
伴う送信機クロック信号（Ｔ＿Ｃｌｋ）は、一時的に停
止される。ステップ９６３（時間ｔ4 ）で、ＣＰＵｓ１
２及びルータ１４Ａ，１４Ｂは、ＲＥＳＥＴ信号をディ
アサートし、かつＣＰＵｓ１２Ａ，１２Ｂ及びルータ１
４Ａ，１４Ｂのクロック同期ＦＩＦＯｓは、それらのリ
セット状態から解放される。ステップ９６４（ｔ5 ）
で、ルータ１４Ａ及びＣＰＵ１２は、Ｔ＿Ｃｌｋへの送
信を再開しかつリンク上の最大予想遅延(maximum expec
ted delay)に対する調整を許容するショート構成可能遅
延(short configurable delay)を始める。遅延の終り
で、ルータ１４Ａ及びＣＰＵｓ１２は、それらの対応ク
ロック同期ＦＩＦＯｓからデータをプルすることを再開
しかつ通常の動作を再開する。ルータ１４Ａのクロック
同期ＦＩＦＯｓは、（ＩＤＬＥ記号にＲＥＳＥＴによっ
て予めセットされた）キューから記号をプルすることを
開始し、かつＴ＿Ｃｌｋは、キューに記号をプッシュす
ることを開始する。Ｔ＿ＣｌｋでＣＰＵ１２Ａから受信
した最初の記号は、例えば、付随Ｔ＿Ｃｌｋ信号でキュ
ー位置０（またはプッシュ・ポインタ・カウンタがリセ
ットされた値により指し示された他の位置）においてク
ロック同期ＦＩＦＯにプッシュされるということに注目
する。同様に、ＣＰＵ１２Ｂからの最初の記号は、ＦＩ
ＦＯキューの位置にそしてまた位置０（またはＲＥＳＥ
Ｔによりプッシュ・ポインタ・カウンタがセットされた
他の位置）において配置される。ルータ１４Ａのクロッ
ク同期ＦＩＦＯｓは、ルータ１４Ａ及びＣＰＵｓ１２
Ａ，１２Ｂの間で、他のものに関して、一つの通信経路
に存在しうるいかなる遅延６４０を収容すべくここで同
期される。
【０２１３】同様に、同じ仮想時間において、両方のＣ
ＰＵｓ１２Ａ，１２Ｂのクロック同期ＦＩＦＯｓ１０２
の動作は、再開され、それらをルータ１４Ａに同期す
る。また、ＣＰＵｓ１２Ａ，１２Ｂは、ＲＥＡＤＹ記号
のためにＳＬＥＥＰ指令記号を送ることを中止して、適
当なときに、メッセージ・パケット送信を再開する。そ
れは、ルータ１４Ａに対する同期処理を終了する。しか
しながら、処理は、ルータ１４Ｂに対しても実行されな
ければならない。それゆえに、ＣＰＵ１２Ａは、ステッ
プ９５２に戻りかつ今回はルータ１４Ａの代わりにルー
タ１４Ｂでステップ９５２−９６６を再び実行し、その
後全てのＣＰＵｓ１２Ａ，１２Ｂ及びルータ１４Ａ，１
４Ｂは、周波数封じ込みモードで動作すべく初期化され
る。デュプレックス・モード動作に対して残っているも
のは、二つのＣＰＵｓ１２Ａ，１２Ｂを同じ動作状態に
置き、かつ本質的に同じ瞬間にそれらに同じ命令を実行
する。再統一と呼ばれる、二つのＣＰＵｓを同じ動作状
態に置くことは、以下に説明する。しかしながら、ま
ず、ＣＰＵｓ１２Ａ，１２Ｂがデュプレックス・モード
で動作していると想定して、デュプレックス動作からＣ
ＰＵｓの発散を結果として生ずる、可能な誤りを検出し
かつ処理するために用いる方法及び装置を説明する。
【０２１４】発散検出及び処理：デュプレックス・モー
ド動作は、ＣＰＵレベルでフェイル機能的フォルトトレ
ラントを実施する。一対のデュプレックスされたＣＰＵ
ｓ（例えば、システム１０のＣＰＵｓ１２Ａ，１２Ｂ
− 図１）の各々は、他の実質的に同一複製（コピー）
であり、状態及びメモリ内容を含み、かつ両方ともに、
実質的に同時に、同一命令ストリームの同一命令を実行
し、論理的、フォルトトレラントＣＰＵを形成する。Ｃ
ＰＵｓ１２Ａ，１２Ｂの一つまたは他のものの故障(fai
lure) は、そのフォルト（故障）が検出されかつ適切に
処理される限り − システム１０の動作を停止、また
はスローダウンすらしない。故障しているＣＰＵの検出
は、デュプレックス・モード動作の明らかな結果（帰
結）を用いる：両方のＣＰＵｓ１２Ａ，１２ＢのＩ／Ｏ
出力は、適切なデュプレックス・モードに対して記号毎
に同一である。それゆえに、適切な継続デュプレックス
動作を確信するためになされることが必要な全てのこと
は、デュプレックスされたＣＰＵｓのＩ／Ｏ出力を記号
毎に比較することである。故障しているＣＰＵは、他の
動作の状態から発散し、結果的にその発散は、ＣＰＵｓ
のＩ／Ｏ出力にそれ自身を明らかにする。
【０２１５】図４７は、ルータ１４Ａ，１４Ｂで発散を
最初に検出するために用いる手順を示し（ステップ１０
００，１００２）、次いで、できるだけ早く故障してい
るＣＰＵを終了すべく優雅なマナーでその発散を処理
し、かつシステム１０の残りに不良データを伝播するこ
とからそれを排除する。それゆえに、図４７のステップ
１０００は、一つの論理ＣＰＵとしてロック−ステップ
同期で動作するＣＰＵｓ１２Ａ，１２Ｂ（図１）のデュ
プレックスされたペアを有する。周期的に、ＣＰＵｓ１
２Ａは、サブ−プロセッサ・システム１０Ａ，１０Ｂの
一つまたは他の周辺装置向けメッセージ・パケットを介
してＩ／Ｏデータを送信する。出力メッセージ・パケッ
トの宛先により、ステップ１００２は、ルータ１４Ａま
たは１４Ｂの一つがそのＩ／Ｏデータを受信しているの
を見て、それが受信されたならばＣＰＵ１２Ａからのメ
ッセージ・パケットの各記号をＣＰＵ１２Ｂからのもの
と比較する。比較は、通常設計の比較回路（図示省略）
によりＣＰＵｓ１２Ａ，１２ＢからＩ／Ｏを受信すべく
接続されたポート入力５０２4 及び５０２5 の入力論理
回路５０５の出力で行われる。受信した記号が同じであ
るならば、手順は、ステップ１０００及び１００２に残
る − 適切な動作を示す。
【０２１６】比較ステップ１００２が異なる記号を検出
したならば、ルータ１４の比較回路（図示省略）は、ル
ータ制御論理回路５０９にＥＲＲＯＲ信号を発行し、発
散を検出しているルータ１４が両方のＣＰＵｓ１２Ａ，
１２ＢにＤＶＲＧ指令記号を送信するステップ１００４
に処理を移動させる。好ましくは、ルータは、発散を知
らせることとどのＣＰＵが継続するものであるかを知ら
せることとの間の時間を最小にすべくＤＶＲＧ記号を送
る前にできるだけ長く待つ。脇道にちょっとそれて、発
散を検出するこの技術によって達成される求められた多
数の対照的ゴールを説明することは、この地点で利点的
でありうる：まず、ルータ１４Ａまたは１４Ｂは、シス
テムの残りへの誤りの伝播を防ぐために速やかな措置を
とることが必要である。それゆえに、発散が検出された
にもかかわらず、ルータは、メッセージ・パケットの終
了記号を除いて、その指定された経路にメッセージ・パ
ケットを継続するかまたは送る：状態記号、“このパケ
ットは、不良”（ＴＰＢ）または“このパケットは、良
好”（ＴＰＧ）状態記号。この記号なしで、ダウンスト
リーム（下流）宛先は、受信したメッセージ・パケット
を用いない。
【０２１７】第２に、できるだけ少ないメッセージ・パ
ケットが分断されなければならない。以下に更に説明す
るように、ＣＰＵｓ１２Ａ，１２Ｂの一つは、“気に入
った”または主ＣＰＵと指定され、かつＣＰＵｓがデュ
プレックス・モードで動作しているときに、ルータの気
に入ったＣＰＵからのメッセージ・トラフィックだけが
送信される。分断は、もしあれば、どのＣＰＵがフォル
トでありうるかの、決定を行うことができるまで、発散
を検出するにもかかわらず、ルータにメッセージ・パケ
ットを送信することを終了させることによって最小にさ
れる。気に入ったＣＰＵでないならば、メッセージ・パ
ケットは、終了記号の送信によって解放される − こ
の場合ＴＰＧ記号。第３に、発散を検出しているルータ
は、どの誤りが発散を生成するためにトランスパイアさ
れた(transpired)かを正確に決定することが必要であ
る。それは、これに簡単なリンク誤り、リンク−レベル
“キープアライブ”記号の損失、及びＣＲＣ誤りを探さ
せる。ＣＰＵｓ１２は、それらが、発生すべきリンク−
レベル・キープアライブ・タイム・アウトに対してＤＶ
ＲＧ記号を受信した後に十分な時間を許容する。（簡単
なリンク誤りも検出することなく）発散を検出している
ルータは、ＤＶＲＧ記号で発散を知らせる前にメッセー
ジ・パケットの終りを待つことによって受信したメッセ
ージ・パケットのＣＲＣを検査する時間をそれ自身が買
う。
【０２１８】最後に、かつ第４に、システム１０は、Ｔ
Ｎｅｔトランザクション・タイムアウトまたは支持不可
能Ｉ／Ｏ遅延をもたらすことを回避するためにショート
・バウンディド(short bounded) 時期に発散処理を終了
しなければならない。このゴールは、ＣＰＵからのメッ
セージ・パケットの結論を待つことがかなりの量の時間
を費やすように、（終了状態記号の送信を見合わせるこ
とにより）メッセージ・パケットの解放の保持とある程
度矛盾する。しかしながら、そのような遅延は、メッセ
ージ・パケットを送信するためのＣＰＵに対する最悪ケ
ース時間(worstcase time) が保証されるならば、ＴＮ
ｅｔタイムアウトをもたらすことができない。ＣＰＵｓ
１２は、ＤＶＲＧ記号の受信により、それぞれが、その
内でＣＰＵｓ１２がそれらのいずれが故障したかを決定
することを試み、かつ動作を終了し、かつそれらのどれ
が継続すべきかを決定することを試みる所定時期を制定
するために用いられるタイマーをスタートする（ステッ
プ１００６）。更に、両方のＣＰＵｓ１２Ａ，１２Ｂ
は、両方のルータ１４Ａ，１４ＢにＤＶＲＧ指令記号を
エコーバックする。このエコーバックされたＤＶＲＧ記
号を受信する、ルータ１４Ａ，１４Ｂが発散を検出しな
いか、またはＤＶＲＧ記号を予め見ていないならば、そ
れは、ＤＶＲＧ記号をＣＰＵｓにもエコーバックする。
この方法でＤＶＲＧ指令記号をエコーバックすること
は、ＣＰＵｓ１２及びルータ１４Ａ，１４Ｂが全てＤＶ
ＲＧ記号を見ておりかつ可能な発散に気付いていること
を確実にする。
【０２１９】一度、発散が検出され、ＣＰＵｓ（または
ルータ）の一つの故障が示されることが全ての考慮した
もの（ＣＰＵｓ１２Ａ，１２Ｂ及びルータ１４Ａ，１４
Ｂ）に対して明瞭であるならば、その故障のあらゆる結
果が、不良データの形で、システム１０の残りに伝播さ
れないということを確実にするために配慮が払われなけ
ればならない。同時に、システム１０は、フォルトのト
レラントでありかつ走行し続けなければならない。それ
ゆえに、（ＣＰＵｓからの）出力パケット送信は、ルー
タが発散を検出と同時にＣＰＵｓからくるメッセージ・
パケットが良好か不良かを決定することができるまで、
少なくとも部分的に、続けなければならない。更に、発
散をもたらした(divergence-causing)ＣＰＵは、決定さ
れ、かつ透過的に（即ち、外部干渉なしに）システムか
ら除去されなければならない。この後者のタスクは、Ｃ
ＰＵｓ１２の責任であり、一度発散及びあらゆる誤りが
ＣＰＵｓ１２に知らされたならば、それらは、それらの
どれが動作を続け、どれが更なる動作を終了しかつそれ
によってシステム１０からそれ自身を効果的に除去する
かそれら自身の間で決定しなければならない。
【０２２０】それゆえに、発散ルーチンのステップ１０
０６は、ＣＰＵｓ１２Ａ，１２Ｂの各々にそれらに供給
された種々の誤り表示を解析させる；この誤り解析は、
以下に更に説明する。しかしながら、ちょっとの間、不
良データの伝播を制限すべく発散を検出したルータ１４
の機能は、説明を必要とする。ＤＶＲＧ記号がルータ１
４から発行されたか、または受信された後、ＣＰＵｓか
ら受信しかつ発散が検出されたか、またはＤＶＲＧ記号
が受信されたときに送られる処理で受信した全ての更な
るメッセージ・パケットは、パケットを終了する状態記
号を除き、ルータを通過される；即ち、ＴＰＧ（このパ
ケットは、良好）またはＴＰＢ（このパケットは、不
良）状態インジケータ記号。デュプレックス動作の間
中、上記で簡単に説明したように、ルータ１４Ａ，１４
Ｂの各々は、制御論理回路５０９（図２７）に含まれる
構成レジスタ（図示省略）にセットされたビット位置の
側に“気に入った”ＣＰＵを有すべく構成される。デュ
プレックス動作では、ルータは、の気に入ったＣＰＵか
ら受信したメッセージ・パケットを再送信する；他のま
たは“気に入らない”ＣＰＵからのメッセージ・パケッ
トは、発散検出に対してだけ用いられる。ルータは、Ｔ
ＰＧ／ＴＰＢ状態インジケータ記号を後ろに追加するこ
とによりパケットを“解放する”前に（ステップ１０１
４）、それらのどれが動作を継続するか、どのルータ１
４Ａ，１４Ｂが知らされるか（ステップ１０１２）とい
うＣＰＵｓによってなされた決定を待たなけらばならな
い。ルータが気に入ったＣＰＵ１２が継続すべく決定さ
れたものであることを知らされたときに、ルータは、Ｔ
ＰＧ状態インジケータ記号を追加しかつ送ることによっ
てメッセージ・パケットを解放する。逆に、ルータが別
を、即ち、それが継続する気に入ったＣＰＵでないこと
を、知らされたならば、メッセージ・パケットは、ＴＰ
Ｂ記号を追加することによって廃棄される。
【０２２１】損失するデータの量を制限するために（上
記第２のゴール）、二つのルータは、ことなる好み(fav
orities)で構成される（例えば、ルータ１４Ａの好みが
ＣＰＵ１２Ａであり、ルータ１４Ｂの好みがＣＰＵ１２
Ｂである）。続けて、一度、検出された発散がＣＰＵｓ
１２Ａ，１２Ｂ及びルータ１４Ａ，１４Ｂにブロードキ
ャスト（放送）されたならば（ステップ１００４）、Ｃ
ＰＵｓ１２Ａ，１２Ｂの各々は、発散のフォルトがどこ
にあるかをそれぞれ個別に決定しようとしてステップ１
００６で状況（状態）を評価し始める。一度、ＣＰＵｓ
１２Ａ，１２Ｂのどれが故障したかが決定されたならば
（ステップ１００８）、そのＣＰＵは、それ自身の動作
を終了し（ステップ１０１２）、シンプレックス・モー
ドにもかかわらず、動作を継続すべく他のものを残す。
ＣＰＵｓ１２Ａ，１２Ｂがそれらのどれがフォルトであ
りうるかを検出されたかまたは報告された誤りから決定
することができない場合には、それらは、各ＣＰＵのイ
ンターフェイス装置２４の構成レジスタ７４（図９）の
一つに含まれる“タイ・ブレーカー”ビットに頼る（ス
テップ１０１０）。ステップ１００６にちょっと戻る
と、ＣＰＵｓ１２Ａ，１２Ｂの故障しているものがどれ
であるかの決定は、ＣＰＵｓ１２Ａ，１２Ｂとルータ１
４Ａ，１４Ｂをリンクしている通信経路上にどの誤りが
検出されたかに主に基づく。ルータ１４Ａ，１４Ｂが発
散に気付いた後、それらの各々は、上述したように、通
常の動作を継続する：発散を示している記号差が検出さ
れたか、またはその後受信されたときにＣＰＵｓ１２
Ａ，１２Ｂからルータ１４Ａ，１４Ｂによって受信した
単一メッセージ・パケットは、終結状態インジケータ記
号を除きルータを通過される。両方のルータ１４Ａ，１
４Ｂは、例えば、検出されたＣＲＣ誤り、指令記号誤
り、またはリンク誤りの他の型のような、可能リンク・
プロトコル誤り及び／又は違反に対して特定のルータ１
４をＣＰＵｓ１２に相互接続している通信経路（ＴＮｅ
ｔリンクＬ）を監視し続ける。そのような誤り／違反が
リンクＬ（例えば、リンクＬｘ − 図１）上で検出さ
れたならば、検出ルータ１４Ａ，１４Ｂは、Ｔｈｉｓ
Ｌｉｎｋ Ｂａｄ（このリンクは不良）（ＴＬＢ）記号
をそのリンク（Ｌｘ）上のＣＰＵに送り戻す。同時に、
検出ルータは、Ｏｔｈｅｒ Ｌｉｎｋ Ｂａｄ（他のリ
ンクは不良）（ＯＬＢ）記号を（他のリンク、Ｌｙ上
の）他のＣＰＵ１２にも送り戻す。それにより、両方の
ＣＰＵｓ１２は、ルータ１４Ａ，１４Ｂの一つへの通信
経路（リンク接続Ｌｘ）、またはそのリンクに関連した
何かが故障でありかつ信頼できないという事実を気付か
される。それは、どのＣＰＵが動作を終了すべきかを決
定することを試みるために、ステップ１００６で、ＣＰ
Ｕｓが用いる情報であり、シンプレックス・モードにも
かかわらず、他のＣＰＵを機能し続けさせる。ＣＰＵｓ
は、この誤り情報を累積し、以下の表７に示したものに
類似する表を生起する。
【０２２２】
【表７】 表 ７ 局所ルータ 遠隔ルータ 局所ＣＰＵのアクション (1) 誤りなし 誤りなし 主に継続；代替は終了 (2） 誤りなし ＴＬＢ又は誤り 終了 (3） 誤りなし ＯＬＢ 継続；他のＣＰＵは終了 (4） ＴＬＢ又は誤り あらゆる状態 終了 (5） ＯＬＢ あらゆる状態 継続；他のＣＰＵは終了
【０２２３】表７は、ＣＰＵによって検出されうるかま
たはそれに報告されうるし、かつそれによりＣＰＵが発
散を知らされたにもかかわらず何をするかを決定しうる
５つの可能条件を示す。表７に用いたように、“局所”
は、ＣＰＵとして同じサブ−プロセッサ・システム１０
Ａ，１０Ｂに含まれたルータ１４Ａ，１４Ｂを称するこ
とを意味する。例えば、図１を参照すると、ルータ１４
Ａは、ＣＰＵ１２Ａに対して“局所”であるが、ＣＰＵ
１２Ｂに対して“遠隔”である。表７に用いたように、
“Ｐｒｉｍａｒｙ（主）”は、上記したタイブレーカー
・ビットを称する：各ＣＰＵのインターフェイス装置２
４（図９）の構成レジスタ７４の一つに含まれるビッ
ト。第１の状態にセットされたときに、その特定ＣＰＵ
１２は、それにより、主（１次：ｐｒｉｍａｒｙ）とし
て識別され、逆に他のＣＰＵ１２は、それが“代替”で
あることを示すべく反対の状態にセットされたその同じ
構成ビットを有さなければならない。これらのビット
は、ＣＰＵｓの別のものがその決定をすることができな
いときに継続すべくＣＰＵｓの一つを選択するために発
散処理の間中に用いられる。局所ルータが誤りなしを報
告する全ての場合に、ＣＰＵｓは、決定を行うことを遅
延することに注目する。これは、他のＣＰＵが誤りを検
出しかつ自己検査しえたし、かつ局所ルータがキープア
ライブ記号の損失を実質的に検出し、かつＯＬＢ記号に
より局所ＣＰＵに誤りを報告するという可能性を許容す
る。
【０２２４】“Ａｎｙ Ｓｔａｔｕｓ（あらゆる状
態）”は、それをちょうどを称する：遠隔ルータからの
報告のいかんを問わず（誤りの表示、または誤りの無表
示）、局所ＣＰＵは、見出し“Ａｃｔｉｏｎ ｏｆ Ｌ
ｏｃａｌ ＣＰＵ（局所ＣＰＵのアクション”の下に示
されたアクションを行う。“Ａｃｔｉｏｎ ｏｆ Ｌｏ
ｃａｌ ＣＰＵ”は、ＣＰＵｓ１２Ａ，１２Ｂの特定の
ものによって取られたアクションを表わし、表の行の一
つに示されたようにその特定ＣＰＵによって見られた条
件を与える。例えば、行４にセットされた条件がＣＰＵ
１２Ａ（ルータ１４Ａが誤りを報告したか、またはＣＰ
Ｕ１２Ａが誤りを検出した）によって見られたならば、
ＣＰＵ１２Ａは、それがデュプレックスされたペアの他
のもの、ＣＰＵ１２Ｂ、に動作を継続させるために、動
作を終了すべきという決定を行う。逆に、行４の条件
は、他のＣＰＵ１２Ｂは、ＯＬＢ記号をその“遠隔”ル
ータから受信することを示し、ルータ１４ＡとＣＰＵ１
２Ａとの間の通信経路が疑わられるという事実を知らせ
ている。ＣＰＵ１２Ｂの視点から、これは、行３または
５によって表された条件でなければならない。ルータ１
４Ａ，１４Ｂの一つだけ（この場合には、ルータ１４
Ａ）が誤りを検出したならば、行３表示がＣＰＵ１２Ｂ
に与えられる。両方のルータ１４Ａ，１４Ｂが誤りを検
出した場合には、それぞれは、ＴＬＢをＣＰＵ１２Ａに
かつＯＬＢをＣＰＵ１２Ｂに知らせる。ＣＰＵ１２Ｂ
は、ルータ１４ＢからＯＬＢを見て、これを行５条件に
マッチし、ＩＯＹ記号をルータ１４Ｂに発行して、継続
する。
【０２２５】表７の行４及び５は、ある問題を許容しう
ることに注目する。例えば、ルータ１４ＡがＴＬＢをＣ
ＰＵ１２Ａに知らせかつルータ１４ＢがＴＬＢをＣＰＵ
１２Ｂに知らせたならば、両方のＣＰＵは、それら自身
を殺す（凍結する）。しかしながら、両方の局所ルータ
が誤りを生起することが起こりえない場合のような、変
わった想定ではない、ほとんどの場合一つのフォルトだ
けが所与の時間に発生すると想定したならば、表７の条
件は、受容可能である。さもなければ、ルータ１４とＣ
ＰＵ１２との間の二つ以上のリンク上の多重誤りが発生
するならば、システムは、生き残る必要がない。同様
に、両方のルータがＯＬＢｓをそれらの局所ＣＰＵｓに
知らせたならば、両方のＣＰＵｓは、取って代わること
を試みるであろう。これは、クロック故障を表わす傾向
がある。クロック回路は、そのような誤りを検出しかつ
故障しているＣＰＵを凍結すべきである。従って、表７
は、ＣＰＵｓ１２及びルータ１４Ａ，１４Ｂが検出でき
る誤り表示を表わす。一般に、ＣＰＵ１２がその局所ル
ータから誤り表示を受信したならば、それは、ペアの他
のものを継続させるために動作を終了する。主／代替指
定に頼ることは、いずれのＣＰＵも、（ＤＶＲＧ指令記
号の受信により始動された）各ＣＰＵのタイマーの期間
満了においていかなる種類（行１、表７）の誤り表示を
受信しないときにだけ生じる。この場合には、各ＣＰＵ
の主構成ビットに頼ることによりタイ(tie) がブレーク
される。主として識別されたものは、継続しかつ他のも
のが終了されたと想定する；それ自身の構成ビットによ
り代替と識別されたＣＰＵは、その動作を終了する。
【０２２６】それゆえに、ＣＰＵｓ１２は、どれが継続
し、かつどれが継続しないかの決定を行い（ステップ１
００８）、次いで、ステップ１００６，１０１０の一つ
においてなされた決定により一つのＣＰＵが終了するス
テップ１０１２に続く。終了するＣＰＵ１２は、自己検
査及び凍結を誘導することによってそのようにする。継
続しているＣＰＵは、ルータが継続シテイルＣＰＵだけ
を頼り、他のＣＰＵからの全ての送信を無視すべきであ
るということをそれらに報告すべくＩＯＹ記号（Ｉ Ｏ
ｗｎ Ｙｏｕ）をルータ１４Ａ，１４Ｂに送る。それに
応じて、制御及び状態装置５０９（図２７）内の状態マ
シン（図示省略）は、上述した“気に入った”ビットを
変える。２〜３の例は、発散の概念を理解することを容
易にする。図１を再び参照して、ＣＰＵｓ１２Ａ，１２
Ｂがデュプレックス動作モードで動作し、ＣＰＵ１２Ａ
が全ての後続Ｉ／Ｏ動作がＣＰＵ１２Ｂのものとは異な
るようにフォルトを被ることを想定する。従って、次の
Ｉ／Ｏ送信で、ルータ１４Ａ，１４Ｂの一つ（データが
指向されるもの；または故障がＣＰＵ１２Ｂのものとは
異なる宛先にＩ／Ｏを指向しているＣＰＵ１２Ａを有す
るならば両方）は、発散を検出する。しかしながら、そ
れらは、上述したように、パケット全体が現在のメッセ
ージ・パケットＣＲＣ検査が通るかどうかを決定すべく
受信されるまで、または簡単な誤りに出会うまで、待
ち、その時に各ルータが両方のリンクＬ上のＤＶＲＧ記
号を送信する。両方のルータはプロトコル誤りを見る
（理解する）と想定する。検出されたプロトコル誤り
は、両方のＣＰＵｓ１２にＤＶＲＧ記号を送っているル
ータ１４Ａ，１４Ｂをすぐに結果として生じ、誤りが検
出されたことによりリンクＬ上にＴｈｉｓ Ｌｉｎｋ
Ｂａｄ（ＴＬＢ）記号を送り戻す、即ち、リンクＬｘ，
Ｌｙは、ルータ１４Ａ，１４Ｂを、それぞれ、ＣＰＵ１
２Ａに接続している。それらがＴＬＢ記号を送ると同時
に、両方のルータ１４Ａ，１４Ｂは、Ｏｔｈｅｒ Ｌｉ
ｎｋ Ｂａｄ（ＯＬＢ）記号をＣＰＵ１２Ｂに送る。Ｃ
ＰＵ１２Ａは、ＤＶＲＧ記号の受信により、その記号を
ルータ１４Ａ，１４Ｂにエコーバックし、その内部発散
処理タイマーをスタートし、継続すべきか終了すべきか
の決定を始める。その局所ルータ１４ＡからＴＬＢを受
信して、ＣＰＵ１２Ａは、それがＣＰＵ１２Ｂの継続を
許容するために終了しなければならないということをす
ぐに決定する（行４、表７）。
【０２２７】更に、このシナリオにおいて、ＣＰＵ１２
Ｂは、両方のルータ１４Ａ，１４ＢからＯＬＢ記号を受
信しかつそれが継続すべきＣＰＵであることを報告する
それらから決定する。従って、ＩＯＹ記号を両方のルー
タ１４Ａ，１４Ｂに発行する。それに応じて、ルータ１
４Ａ，１４Ｂは、ＣＰＵ１２Ｂによるパケット送信だけ
が実行され、かつＣＰＵ１２Ａからの送信が無視される
ようにそれら自身を構成する。また、発散検出は、故障
しているルータを検出しうる。例えば、ルータ１４Ａ
は、それに発散作用を実行させるような方法で故障し、
二つのＣＰＵｓ１２Ａ，１２Ｂを発散されると想定す
る。良好なルータ、ルータ１４Ｂは、この発散を検出
し、かつＣＰＵｓのそれぞれにＤＶＲＧ記号でそれを知
らせる。各ＣＰＵは、両方のルータ１４Ａ，１４ＢにＤ
ＶＲＧ記号をエコーバックする。特定のルータ１４Ａの
故障により、それは、ＤＶＲＧ記号をＣＰＵｓにエコー
バックしうるしまたはしえない。ＣＰＵ１２Ａは、それ
がそれを故障したルータ１４Ａに接続しているその局所
リンクに誤りを有することを見出し、それゆえにそれ
は、それが自己検査しかつ終了しなければならないこと
を決定する。逆に、ルータ１４Ｂは、この終了を検出
し、かつＴＬＢ記号をＣＰＵ１２Ａに、かつＯＬＢ記号
をＣＰＵ１２Ｂに戻す。次いで、ＣＰＵ１２Ｂは、両方
のルータにＩＯＹ指令記号を発行する。
【０２２８】上述したのは、ルータ１４Ａ，１４Ｂの一
つまたは他のものまたは両方が発散を検出し、ＣＰＵｓ
にＤＶＲＧ記号を発行するが、ＣＰＵｓ１２Ａ，１２Ｂ
またはルータ１４Ａ，１４Ｂのどちらも誤りを検出しな
いような“クリーン”発散であった。従って、“主”Ｃ
ＰＵは、初期化の間中に構成レジスタに予めセットされ
たように、それが継続しかつ両方のルータ１４Ａ，１４
ＢにＩＯＹ記号を発行しなければならないことを決定す
る。同時に、“代替”ＣＰＵ１２Ｂは、自己検査し、か
つ終了する。上述したものに加えて、発散をもたらすこ
とができる誤りまたはフォルトの型は、以下のものを含
む： − 訂正不可能なメモリ誤り、誤りの可能な伝播を排除
するためにＣＰＵに動作をすぐに凍結させる。ＣＰＵ
は、ルータ１４Ａ，１４Ｂに対して死んだように見え、
それらにＴＬＢ記号を機能ＣＰＵへ、かつＯＬＢを他の
（稼動している）ＣＰＵへ送らせる。稼動しているＣＰ
Ｕは、それが継続することを決定し、かつＩＯＹ記号を
両方のルータ１４Ａ，１４Ｂへ送る。 − 報告された誤りなしでＣＰＵｓ１２を発散させるソ
フトウェア欠陥。これは、（プロセッサ２０上で走って
いる）ソフトウェアが、状態を変更すべく既知の発散デ
ータを用いるときにのみ発生することができる。例え
ば、各ＣＰＵ１２が異なる通し番号を有するものと想定
する（例えば、アドレス空間の読取り専用またはプログ
ラマブル読取り専用領域に保持される）。ＣＰＵ１２Ａ
の通し番号は、ＣＰＵ１２Ｂのものとは異なる。プロセ
ッサが、（例えば、通し番号がある値の後にくるならば
ブランチングにより）実行される命令のシーケンス（順
番）を変えるために、またはプロセッサ・レジスタに含
まれる値を変更するために通し番号を用いるならば、Ｃ
ＰＵｓ１２の完全な“状態”は、異なる。そのような場
合には、“非対称変数”機構（例えば、ソフト・ヴォー
ト機構）が用いられる。これは、それらが、同一の決定
を行いかつ同一のデータに基づき同一の動作を実行する
ことができるように、二つのＣＰＵｓ１２に情報を交換
させる。この例では、ＣＰＵｓは、両方がコピーを有す
るようにそれらの通し番号の値を交換する。次いで、Ｃ
ＰＵ１２Ａの通し番号がある値の後にきたならば、それ
らは、コード（符号）を実行し、このシーケンスを実行
する、等。主ＣＰＵの所定の構成、及び最終選択は、単
に一つのＣＰＵに、及びそれによりシステム１０に、ソ
フトウェア介入なしで、処理を継続させる。
【０２２９】− ＣＰＵ１２のインターフェイス装置２
４の出力における誤りは、誤りが発散として発生するリ
ンクＬにより、ルータ１４Ａ，１４Ｂによって検出さ
れ、かつＴＬＢ／ＯＬＢ状態は、ＣＰＵｓに戻され、Ｄ
ＶＲＧ記号が後に続く。ＣＲＣ誤り、及び指令記号汚染
は、同様に検出及び処理される。 − ＣＰＵ１２に接続するルータ１４Ａ，１４Ｂの出力
上の誤りは、影響を及ぼされたＣＰＵのインターフェイ
ス装置２４によって検出される。ＣＰＵは、故障してい
るルータ１４にＴＬＢ記号を送り、図４５及び図４６の
発散処理ルーチンを起動すべくそのルータによる発散と
して検出される。誤りを検出しているＣＰＵは、終了
し、かつ継続しているＣＰＵは、両方のルータにＩＯＹ
記号を送る。発散は、システム１０（図１）に、デュプ
レックス・モード動作で動作しているときに、可能な故
障を検出させ、かつ外部介入なしで、かつシステム・ユ
ーザに透過的に、ユーザ・オペレーションを停止させる
ことなくシステムへの誤りの伝播を未然に防ぐかまたは
制限すべくシステムから故障している装置（ＣＰＵｓ１
２Ａまたは１２Ｂ、またはルータ１４Ａ，１４Ｂ）を除
去させる。故障したのがＣＰＵ１２であったならば、Ｃ
ＰＵは、回線からはずされ、かつ検査済みの、機能する
ＣＰＵで置き換えることができる。デュプレックス動作
において、その代替装置(replacement) をオン・ライン
に戻すことが次のセクションの主題である：再統一。
【０２３０】再統一： − 概要 このセクションは、“再統一(reintegration) ”を通し
て二つのＣＰＵｓ１２をロック−ステップ、デュプレッ
クス・モード動作に至らせるために用いる手順を説明す
る。説明は、図１に示された処理システム１０の部分を
形成しているＣＰＵｓ１２Ａ，１２Ｂ、ルータ１４Ａ，
１４Ｂ、及び保守プロセッサ１８Ａ，１８Ｂを参照す
る。更に、説明は、それらが機能する方法であるので、
単一装置としてプロセッサ２０ａ，２０ｂ、インターフ
ェイス装置２４ａ，２４ｂ、及びＣＰＵｓ１２Ａ，１２
Ｂのメモリ・コントローラ２６ａ，２６ｂ（図４）を参
照する。再統一は、最初にオンラインにもってこられた
か、またはある時間シンプレックス・モードで動作した
後、またはシステム１０の先のデュプレックス・モード
動作が発散を結果として生じ、かつ故障している素子
（例えば、ＣＰＵｓの一つ）が除去されかつ置換された
後に、デュプレックス・モード動作に二つのＣＰＵｓを
置くために用いられる。
【０２３１】再統一は、まだ動作している（即ち、オン
・ライン状態の）ＣＰＵｓ１２の一つで始めなければな
らず、外部介入なしで、再統一がバックグラウンドで実
行され、従ってユーザに対して実質的に透過であるの
で、かなり確実にユーザ・アプリケーションを実行す
る。他のＣＰＵ１２は、それがユーザ・コードを走らせ
ないという意味で、オフ・ライン状態である；それは、
それにその初期化及び再統一に要求される最低限のタス
クを実行させるべく十分なコードを走らせる。この初期
化は、それらが、事実上同時に同一命令ストリームの同
じ命令を実行することができるようにデュプレックス・
モード動作に対して事実上同じ状態に一対のＣＰＵｓ１
２を配置することを含み、結果として同じアクションを
とる。また、再統一は、発散検出を実施することがで
き、かつＣＰＵｓ１２向けのメッセージ・トラフィック
が事実上同時にペアになったＣＰＵｓの両方に送付され
るように、ルータ１４Ａ，１４Ｂがデュプレックス・モ
ード動作に対して構成されることを結果として生ずる。
図４８〜図５１のフロー図によってある程度より詳細に
概説された、一つのオン・ラインＣＰＵのシンプレック
ス・モード動作から二つのＣＰＵｓのデュプレックス・
モード動作に変更するための処理における主要ステップ
は、一般に次の通りである： １．遅延した（“シャドウ”）周波数封じ込み、デュプ
レックス・モード動作に、二つのＣＰＵｓ（一つがオン
・ライン、他のものがオフ・ライン）及びそれらの接続
ルータをセットアップしかつ同期し、別個の(distinct)
命令ストリームを実行する； ２．オン・ラインＣＰＵのメモリをオフ・ラインにコピ
ーし、実行されておらず、かつオフ・ラインＣＰＵに、
コピーされることが必要でありうる、オン・ラインＣＰ
Ｕのメモリにおける変化を監視するトラッキング処理を
維持する； ３．同じ命令ストリームからの遅延した（スレーブ）デ
ュプレックス・モードを走らせるべくＣＰＵｓをセット
アップしかつ同期する（ロック−ステップ動作）； ４．オン・ラインＣＰＵからオフ・ラインＣＰＵに全て
の残っているメモリ位置をコピーする（このステップ
は、全てのメモリが読取られるまでオフ・ライン・メモ
リの各位置を読取り、かつオフ・ラインＣＰＵのそれら
と異なると疑われるそれらのメモリ位置だけをコピーす
る）；そして ５．二つのＣＰＵｓの完全ロック−ステップ、デュプレ
ックス動作を起動する。
【０２３２】− セットアップ ここで図４８を参照すると、再統一手順が入力される前
に、ＣＰＵｓ１２Ａ，１２Ｂ及びそれらの最初の回線ル
ータ（即ち、ＣＰＵｓに直接接続するもの）１４Ａ，１
４Ｂがセットアップされなければならない。これは、Ｍ
Ｐ１８Ａの使用を含む。ステップ１０５０では、ＭＰ１
８Ａは、ＣＰＵｓ１２Ａ及び１２Ｂのインターフェイス
装置２４における制御レジスタ７４の所定のレジスタ
（図示省略）を、両方のＣＰＵｓが周波数封じ込みモー
ドであるが、一つ（オフ・ラインＣＰＵ）は、遅延した
または“シャドウ”ファッションで動作し、他のものに
遅れて多数（例えば、８）のクロック・サイクルを動作
するような（ソフトウェア動作の後）次の状態に書込
む。ＣＰＵｓ及びルータのこの動作のモードは、以後
“シャドウ・モード(shadow mode) ”と呼ばれる。ルー
タの構成レジスタ（図示省略）も、ステップ１０５２で
ＭＰ１８Ａによって同様にセットされる。更に、構成レ
ジスタは、“気に入った”としてルータ１４Ａ，１４Ｂ
へオフ・ラインＣＰＵ１２Ａを識別するためにＭＰ１８
Ａによって書込まれる。これは、ルータ１４Ａ，１４Ｂ
に、シャドウ・モードにおけるときに送信に対してＣＰ
Ｕ１２Ａだけを頼らせて、オフ・ライン１２Ｂから出う
る全ての送信を無視する。
【０２３３】次に、上述したのと同じようなファッショ
ンでＣＰＵｓ１２Ａ，１２Ｂのクロック同期ＦＩＦＯｓ
とルータ１４Ａ，１４Ｂを同期するシーケンスが入力さ
れ（ステップ１０６０−１０７０）、次いでそれらをシ
ャドウ・モード動作に移動する。シャドウ・モード動作
は、オフ・ラインＣＰＵ１２Ｂに送られた送信が記号毎
にオン・ラインＣＰＵ１２Ａに送られたものに多数（例
えば、８）のＴ＿Ｃｌｋクロック遅れるということを除
き、二つのＣＰＵｓ１２Ａ，１２Ｂが真性デュプレック
ス・モード動作で機能しているときと同じようなファッ
ションで、ルータ１４Ａ，１４Ｂから同じメッセージ・
パケット及び他のＴＮｅｔ記号を受信する ようなもの
である。即ち、ルータ１４Ａ，１４Ｂの一つから送信さ
れる記号は、その同じ記号がオフ・ラインＣＰＵ１２Ｂ
によって受信される８Ｔ＿Ｃｌｋクロック前にオン・ラ
インＣＰＵ１２Ａによって受信される。ステップ１０６
０及び１０６２は、クロック同期ＦＩＦＯｓを同期する
ために図４５、４６の説明に関連して上述したのと同じ
ステップを基本的に実行する。オフ・ラインＣＰＵ１２
Ａは、ＳＹＮＣ ＣＬＫ信号で、ＣＰＵｓ及びルータを
同期すべく動作する、ＳＬＥＥＰ記号、自己アドレス指
定されたメッセージ・パケット、及びＳＹＮＣ記号のシ
ーケンスを送る。一度そのように同期されると、オフ・
ラインＣＰＵ１２Ａは、次に、ステップ１０６６で、ス
テップ１０５２でＭＰ１８Ａによってセットされた次の
状態にルータをまず移動すべく動作する、Ｓｏｆｔ Ｒ
ｅｓｅｔ（ＳＲＳＴ）指令記号を送る。ルータ１４Ａ，
１４Ｂは、いま、オン・ラインＣＰＵ１２Ａへ送られた
全てのトラフィックが複製されかつオフ・ラインＣＰＵ
１２Ｂへも送られるが、オン・ラインＣＰＵ１２Ａへ送
られたものに８クロック遅れるように送られるような、
遅延したデュプレックス・モードである。更に、ルータ
１４Ａ，１４Ｂは、メッセージ・パケットを受信するの
にオン・ラインＣＰＵ１２Ａだけを頼るべくセットさ
れ、かつオフ・ラインＣＰＵ１２Ｂからのあらゆる送信
を廃棄する。
【０２３４】ＳＲＳＴ記号は、ＣＰＵｓ１２Ａ，１２Ｂ
にエコーバックされる（オフ・ラインＣＰＵ１２Ｂへの
ＳＲＳＴ記号が８クロック遅れで）。ＣＰＵｓ１２Ａ，
１２Ｂによる受信により、ＣＰＵｓは、ＭＰ１８Ａによ
ってセットされた次の状態動作モードへ移動される：シ
ャドウ・モード。手順は、いま、メモリがオン・ライン
ＣＰＵ１２Ａからオフ・ラインＣＰＵ１２Ｂにコピーさ
れている間に行われるメモリ及び状態（例えば、レジス
タ、キャッシュ、等）の監視をセットアップすべくステ
ップ１０８０（図４９）へ移動する。オン・ラインＣＰ
Ｕの状態をオフ・ラインＣＰＵにコピーするステップ
は、オン・ラインＣＰＵの全ての進行中の動作を停止
し、全ての構成レジスタ及び制御レジスタ（例えば、イ
ンターフェイス装置２４の構成レジスタ７４）、キャッ
シュ等をオン・ラインＣＰＵのメモリ２８に書込み、メ
モリ２８の全内容をオフ・ラインＣＰＵにコピーし、か
つそれらを一緒に持ち出すリセット・ルーチンに両方の
ＣＰＵｓを移動する(vectoring) ことによって単に達成
されうる。しかしながら、大きなシステムに対して、こ
れは、達成するために数十秒またはそれ以上を費やしう
るし、再統一のためにシステム１０をオフ・ラインする
のに受容できない時間の量である。この理由により、再
統一処理は、オフ・ラインＣＰＵに状態をコピーする動
作のほとんどがバックグラウンドで行われる間にオフ・
ラインＣＰＵにユーザ・アプリケーション・コードを実
行することを継続させる方法で実行される。
【０２３５】しかしながら、オン・ラインＣＰＵがユー
ザ・アプリケーション・コードを実行し続けるので、ど
ちらかと言えば、オフ・ラインＣＰＵへの状態のコピー
の間に、オン・ラインＣＰＵのメモリ２８のセクション
は、コピーされた後で変更され、それゆえにコピー・メ
モリの最初のパスの結果で、オン・ラインＣＰＵメモリ
は、オフ・ラインＣＰＵのそれに一致しない。これに対
する理由は、オン・ラインＣＰＵのプロセッサ２０によ
る通常の処理は、それがオフ・ラインＣＰＵにコピーさ
れた後でメモリ内容を変更することができることであ
る。（オン・ラインＣＰＵ１２Ａのメモリ２８へのＩ／
Ｏ書込みは、それらがオフ・ラインＣＰＵ１２Ｂに対し
てもなされるのでＣＰＵｓ１２Ａ，１２Ｂのメモリの内
容を一致させないようにすべくコピー手順に影響を及ぼ
さない。）再統一の間にこの問題を処理するために二つ
の機構が用いられる： まず、再統一処理の間中にメモ
リ位置がオン・ラインＣＰＵ１２Ａに書込まれたとき、
それは、“汚れた(dirty) ”とマークされる；第２に、
オフ・ラインＣＰＵへのメモリの全てのコピーは、コピ
ーが確認される前に書込まれる（理解されるように、コ
ピーされたメモリ位置を上書きする）ことからオン・ラ
イン・メモリのデータを保護すべくコピーされるメモリ
位置を監視する“アトミック・ライト(AtomicWrite) ”
機構によって実行される。両方の機構は、再統一手順の
間だけ用いられ、かつ両方の理解は、メモリ・プリ−コ
ピー及びオン・ラインＣＰＵからオフ・ラインＣＰＵへ
の状態の後続コピーの適切な理解を容易にする。
【０２３６】− メモリ・マーキング メモリを“汚れた”とマークすることは、特にこの目的
のためにＥＣＣ検査ビットの一つの使用を含む。６４ビ
ット・データ語は、単一ビット誤り訂正、各記憶された
語に対する二重ビット誤り検出を供給すべくＥＣＣコー
ドの８ビットで記憶されるということが思い出される。
ＥＣＣの８ビットの一つの使用は、１ビット訂正能力
（機能）に影響を与えない。しかしながら、それは、２
ビット誤りを検出するための能力（機能）を制限しう
る。しかし、メモリ複写処理が比較的短い期間の間だけ
続くので、このリスクは、受容可能であると信じられ
る。再統一の間中に、オン・ラインＣＰＵ１２Ａによる
メモリ位置への各書込み動作は、その同じメモリ位置の
後の(later) 読取り動作に位置を汚れたとマークするよ
うに解釈される所定のＥＣＣシンドロームを導き出させ
るべくＥＣＣ検査コードの１ビットを反転する。（例外
がある：オフ・ライン・メモリも同じＩ／Ｏデータで書
き込まれるので、第１は、入力Ｉ／Ｏの書込みである。
第２は、アトミック・ライト(AtomicWrite) 機構に関連
した書込み動作（“書込み条件付き(Write Conditiona
l) ”動作(operation) である。）この方法で、オフ・
ラインＣＰＵ１２Ｂのメモリ２８によって見られえない
オン・ラインＣＰＵ１２Ａのメモリ２８の内容における
変化は、マークされ、かつそれらの位置をオフ・ライン
ＣＰＵ１２Ｂのメモリ２８に続いてコピーすることによ
って“クリーン(clean) ”にされる。
【０２３７】ＥＣＣのどのビットがマーキングに用いら
れるかは、どのビットが用いられても一致して（矛盾し
ないで）もちいられるならば、事実まったくそんなに関
係ない。
【０２３８】− アトミック・ライト機構 オフ・ラインＣＰＵへのオン・ラインＣＰＵ１２Ａの状
態のコピーは、ルータ１４Ａ，１４Ｂの一つを介してＴ
Ｎｅｔ構造を用いているメッセージ・パケット送信の使
用を含む。しかしながら、オン・ラインＣＰＵ１２Ａの
メモリ２８へのＩ／Ｏ書込みがオフ・ラインＣＰＵ１２
Ｂのメモリへもなされるようにルータ１４Ａ，１４Ｂが
デュプレックス・モード動作にセットされるので、オン
・ライン状態を含んでいるメッセージ・パケットの転送
は、両方のＣＰＵｓ１２Ａ，１２Ｂへ同様に転送される
が、良好な使用にする：オン・ラインＣＰＵ１２Ａによ
る状態包含メッセージ・パケットの受信は、ルータ１４
（１４Ａまたは１４Ｂのどちらか用いられたもの）によ
るその誤りなし(error-free)受信及び再送信を確認す
る。また、それは、メモリ位置をクリーンにマークする
AtomicWrite （アトミック・ライト）の書込み動作であ
る。それゆえに、コピーされたメモリ位置は、それらが
含むデータが、それらをオフ・ラインＣＰＵへ転送し、
かつそれが来たメモリへ書込まれる（戻される）メッセ
ージ・パケットに戻し受信されるまでクリーンとマーク
されない。この方法で、位置は、オフ・ラインＣＰＵの
メモリへ成功裏にコピーされるという確認が行われる。
【０２３９】しかしながら、オフ・ラインＣＰＵ１２Ｂ
へのコピーのためのオン・ラインＣＰＵ１２Ａのメモリ
位置の読取りと、オン・ライン・メモリへコピーされた
データの後続の書戻しとの間で、ＣＰＵ１２Ａのメモリ
位置への別の書込み動作が行われると想定する（入力Ｉ
／Ｏ書込み、またはプロセッサ書込み動作のいずれ
か）。（オフ・ラインＣＰＵへコピーされた）戻りデー
タは、それが最初にきた位置へ書込まれ、位置が含んで
いる新しい値がなんであろうと上書きし、位置を良好と
マークし、かつオン・ラインＣＰＵ１２Ａの進行中の動
作に必要でありうるデータを破壊する。この問題を未然
に防ぐために、AtomicWrite 機構がファッションされ
た。AtomicWrite 機構は、オフ・ラインＣＰＵ１２Ｂへ
コピーされる処理においてメモリ位置を監視するために
オン・ラインＣＰＵのメモリ・コントローラ２６（図
４）を用いる。メモリ・コントローラは、オフ・ライン
ＣＰＵ１２Ｂへコピーするために読取られたが、それら
をクリーンとマークすべく戻りデータでまだ書込まれて
いない、それらのメモリ位置のアドレスを、それらのレ
ジスタにおいて、追跡すべく再統一の間に動作される一
組のレジスタ及び制御状態マシンを用いる。コピーされ
たデータのＣＰＵへの戻りの前にリスト上の位置への
（戻されたもの以外の）データの介入書込みが存在する
と、リストは、それによってマークされる。コピーされ
たデータがオン・ラインＣＰＵへ戻されるときには、そ
れがメモリに書込まれる前にリストは、検査される。位
置が合間（インターリム）に書込まれたとマークされた
ならば、戻りデータは、廃棄され、かつメモリ位置が汚
れたとマークされたまま残される。他方、オフ・ライン
ＣＰＵ１２Ｂへのコピーのために読取られているのでメ
モリ位置が書込まれていないならば、戻りコピー済みデ
ータは、位置へ書戻されかつそれらの位置がクリーンと
マークされる。
【０２４０】本質的に、AtomicWrite 機構は、二つの動
作を用いる：“ReadLinked（読取りリンクされた）”メ
モリ動作及び“WriteConditional（書込み条件付き）”
動作。ReadLinkedメモリ動作は、オフ・ラインＣＰＵ１
２Ｂへコピーされるべきメモリ２８におけるオン・ライ
ンＣＰＵ１２Ａの位置を読取り、ＭＣ２６によって保守
されるリンク表におけるその動作のアドレスを保管し、
かつそれがオフ・ライン（並びにオン・ライン）ＣＰＵ
へメッセージ・パケットとしてアセンブリされかつ送ら
れるＢＴＥ８８のキューにコピーされるべきデータを導
入すべく機能する。ReadLinked動作のアドレスを保管す
ることは、データをメモリ位置へ戻しかつリンク表のエ
ントリをクリアする、将来のWriteConditional動作にそ
れを“links （リンクする）”。一般に、動作は、通常
のブロック読取りであり、多数のメモリ位置からデータ
のブロックを生成する。リンク表に書込まれるアドレス
は、メモリ位置のブロックのヘッドまたはエンドにおけ
るメモリ位置のものである。コピーされたメモリ位置の
ブロックから読取られたデータを含んでいるメッセージ
・パケットがオン・ラインＣＰＵ１２Ａによって戻し受
信されたときに、それは、WriteConditional動作でメモ
リ２８へ書込まれる。しかしながら、データが書戻され
る前に、ＭＣ２６は、リンク表を検査する。ブロック内
のメモリ位置が別の動作によって書込まれたならば（例
えば、プロセッサ２０による書込み、Ｉ／Ｏ書込み、
等）、その以前の書込み動作は、リンク表における位置
にフラグを立てる（並びに書込まれたメモリ位置を汚れ
たとマークする）。ＭＣ２６は、フラグに気付き、かつ
それを書込むことなくWriteConditionalデータを廃棄
し、汚れたとマークされたメモリ位置をそのまま残し、
それらがまだオフ・ラインＣＰＵ１２Ｂへコピーされな
ければならないことを示す。
【０２４１】再統一処理、及びここで図４９に戻ると、
メモリ追跡（AtomicWrite 機構及びメモリ位置をマーク
すべくＥＣＣを用いて）は、ステップ１０８０及び１０
８２でイネーブルされる。これは、再統一（ＲＥＩＮ
Ｔ）信号をアサートさせるために再統一レジスタ（図示
省略：インターフェイス装置２４の構成レジスタ７４の
一つ − 図９）を書込むことを必要とする。ＲＥＩＮ
Ｔ信号は、WriteConditionals 以外の全ての書込み動
作、及び全てのＩ／Ｏ書込み動作、に対してＥＣＣ論理
回路８５によって生成されたＥＣＣの８ビットの一つを
反転するために各メモリ・インターフェイス７０（図１
５）のＥＣＣ論理回路８５に結合され、それゆえに、連
続的に読取るときに、この反転されたビットを有するデ
ータは、汚れたとマークされているメモリ位置を識別す
るシンドロームを生成する。そのようにイネーブルされ
たメモリ追跡で、再統一手順は、オン・ライン・メモリ
の内容が、下から上へ（または、もし所望ならば上から
下へ）、最初のパスでオフ・ラインＣＰＵ１２Ｂのメモ
リへコピーされる（ステップ１０８４）ような、“プリ
−コピー(pre-copy)”シーケンス（ステップ１０８４−
１０８８）へ移る。入力Ｉ／Ｏ及びAtomicWrite 機構以
外の書込み動作によって後で書込まれたメモリ位置は、
書込まれた位置を汚れたとマークするためにＥＣＣビッ
トを用いる。また、ReadLinked動作によってコピーされ
た後だが、後続のWriteConditional動作の前の、位置へ
のメモリ書込みも、マークされる。
【０２４２】メモリ２８の全内容が一度走らされかつオ
フ・ライン・メモリへコピーされた後、シーケンスは、
オフ・ライン・メモリのそれに、即ち、ステップ１０８
４の結果で汚れたとマークされたままのメモリ位置に一
致しないかもしれないオン・ライン・メモリ位置の増分
コピーをここで実行すべくステップ１０８６及び１０８
８へ移る。増分コピーは、オン・ライン・メモリ全体を
通る多数のパスを含み、合成シンドロームを検査するた
めに各位置を読取る：位置がそれにより汚れたかまたは
クリーンかマークされる。汚れたとマークされたなら
ば、位置は、オフ・ラインＣＰＵへコピーされ、かつク
リーンとマークされる。位置がクリーンとマークされた
ならば、そのまま残される。増分コピー動作全体を通し
て、オン・ライン・プロセッサの通常アクションは、あ
るメモリ位置を汚れたとマークする。増分コピーの多数
のパスは、汚れたメモリ位置がコピーされクリーンにさ
れる割合い（速度）がメモリが汚される割合い（速度）
と実質的に等しい点に達するまでステップ２０５２で終
了されることが必要である。これを行うために、カウン
タは、ReadLinked、WriteConditional、故障したReadLi
nked、及び故障したWriteConditional動作に対するＭＣ
２６に含まれる。メモリを通る各パスの終りでの成功し
たWriteConditional動作の数を注目することにより、プ
ロセッサ２０は、先のパスと比較した所与のパスの影響
を決定することができる。利点が降下したときに、プロ
セッサ２０は、プリコピー動作を諦める。この地点で再
統一処理は、二つのＣＰＵｓ１２Ａ，１２Ｂをロック−
ステップ動作に置くために準備する。
【０２４３】それゆえに、再統一手順は、ステップ１１
００でオン・ラインＣＰＵ１２Ａがフォアグラウンド処
理、即ち、ユーザ・アプリケーションの実行を瞬間的に
停止する、図５０に示されたステップのシーケンスに移
る。次いで、オン・ライン・プロセッサ２０の残りの状
態（例えば、構成レジスタ、キャッシュ、等）及びその
キャッシュは、読取られかつメモリ２８のバッファ（メ
モリ位置のシリーズ）に書込まれる（ステップ１１０
２）。次いで、その状態は、両方のＣＰＵｓ１２Ａ，１
２Ｂのプロセッサ装置２０をリセット命令に指向する
“リセット・ベクトル”と共に、オフ・ラインＣＰＵ１
２Ｂにコピーされる。次に、ステップ１１０６は、ＳＬ
ＥＥＰ記号によってルータ１４Ａ，１４Ｂを静止し、ル
ータのＦＩＦＯｓがクリアであり、プロセッサ・インタ
ーフェイス２４のＦＩＦＯｓがクリアであることを確実
にすべく自己アドレス指定されたメッセージ・パケット
がそれに続き、そして更なる入力Ｉ／Ｏメッセージ・パ
ケットが今後来ない。ステップ１１０８では、オン・ラ
インＣＰＵ１２Ａは、ＳＲＳＴ記号を両方のＣＰＵｓ１
２Ａ，１２Ｂへエコーバックするルータ１４Ａ，１４Ｂ
にＳＲＳＴ指令記号を送信する。エコーバックしている
ルータは、上述したスレーブ・デュプレックス・モード
でまだ動作しているので、オフ・ラインＣＰＵ１２Ｂに
エコーバックされたＳＲＳＴは、オン・ラインＣＰＵ１
２Ａへエコーバックされたその後まだ８クロックであ
る。エコーバックされたＳＲＳＴ記号は、各ＣＰＵのプ
ロセッサ装置２０を、リセット・ベクトルを含むメモリ
２８の位置へジャンプさせかつ プロセッサ装置２
０、キャッシュ２２、レジスタ、等へ両方のＣＰＵｓ１
２Ａ，１２Ｂの記憶された状態を復元するサブルーチン
を起動させるべく、受信されかつ両方のＣＰＵｓ１２
Ａ，１２Ｂにより作用される。次に、ＣＰＵｓ１２Ａ，
１２Ｂは、同じ命令ストリームを実行し始める。
【０２４４】それゆえに、ステップ１１１２で、ＣＰＵ
ｓ１２Ａ，１２Ｂは、まだシャドウ・モード動作であ
る、即ち、両方は、同じ命令ストリームを実行している
が、ＣＰＵ１２Ｂは、８クロック・サイクルＣＰＵ１２
Ａに遅れてそのように行っており、ルータ１４は、ＣＰ
Ｕ１２Ｂからの送信を無視すべくまだ構成される。ＣＰ
Ｕ１２Ａは、ユーザ・アプリケーションの実行を再開す
べくオン・ライン状態へ戻る。再統一手順は、図５１に
示したような、“怠惰な再統一(lazy reintegration)”
と呼ばれる、再統一の最終ステージにいまここで入る。
汚れた位置をマークするためのＥＣＣビットのイネーブ
リングは、プロセッサが同じメモリに対して同じ事を行
っているので、いまここでディスエーブルされなければ
ならない。再統一手順のこのステップの間中、オン・ラ
インＣＰＵ１２Ａが、命令を実行しているときに（オフ
・ラインＣＰＵ１２Ｂも実行している − ８クロック
の遅延にもかかわらず）メモリを読取っているときに汚
れたとマークされたメモリ２８の位置に出会うときに
は、それは、“バス誤り(bus error) ”を起動する（ス
テップ１１２０）。このバス誤りの表示は、同じ命令に
対してオフ・ラインＣＰＵ１２Ｂにバス誤りを強要すべ
く“ソフト−フラグ(soft-flag) ”論理回路素子９００
（図４４）の選択論理回路９２０を用いて、ＣＰＵ１２
Ｂへ送信される（ステップ１１２２）。図４４をちょっ
と参照すると、ＲＥＩＮＴが、ＭＵＸ９１４を介して、
バス誤りがＣＰＵ１２Ａによって出会ったことをＣＰＵ
１２Ｂに知らせるためにＣＰＵ１２ＢへのＢＵＳ ＥＲ
ＲＯＲ信号を選択することをアサートしているというこ
とが理解できる。
【０２４５】その間に、ＣＰＵ１２Ａのバス誤りは、
（１）誤りの原因及び（２）もし可能ならば誤りの処理
方法を決定すべくプロセッサ装置２０を誤り−処理ルー
チンに強要させる。この場合、誤りが、汚れたとマーク
されたメモリ位置を読取る試みによりもたらされたとい
うことが決定される。従って、プロセッサ装置２０は、
ＣＰＵ１２Ｂへメモリ位置の内容をコピーすべくAtomic
Write 機構を（ＢＴＥ８８を介して−−図９）起動す
る。次に、ＣＰＵ１２Ａは、バス誤りをもたらした命令
を再実行し、かつ進む。ＣＰＵ１２Ａに８クロック・ス
テップ遅れて動作しているＣＰＵ１２Ｂも、ＣＰＵ１２
Ａにバス誤りをもたらしった同じ命令の実行に先駆け
て、バス９０２を介してＣＰＵ１２Ａからのその誤りの
伝達によって強要されたバス誤りを有する。しかしなが
ら、ＣＰＵ１２Ｂがその命令を実行するときまでには、
バス誤りの表示は、ＣＰＵ１２Ｂへ伝達されかつ８クロ
ック後にＣＰＵ１２Ｂの同じ命令と相関される。この相
関関係は、オン・ラインＣＰＵ１２Ａからオフ・ライン
ＣＰＵ１２Ｂへバス誤り信号をパスすることにおける遅
延を、ＣＰＵｓへのルータ送信によって導入された８ク
ロック遅延（即ち、シャドウ・モードの８クロック遅
延）とマッチングすることによって達成される。しかし
ながら、ＣＰＵ１２Ｂは、ＣＰＵ１２Ａが起動した同じ
バス誤り処理ルーチンを通って行くことを強要される。
ロック−ステップ同期動作に留まるために、オフ・ライ
ンＣＰＵ１２Ｂは、バス誤りルーチン及び“汚れた”メ
モリ位置からルータへデータを送信することを含んでい
る、オン・ラインＣＰＵ１２Ａとまったく同じ動作のシ
ーケンスを実行する。ルータは、ＣＰＵ１２Ｂの送信を
無視するが、ＣＰＵ１２Ｂは同じ動作を行うためにＣＰ
Ｕ１２Ａによって費やされたのと同じ時間の量を費やさ
なければならないということに留意する。
【０２４６】その間に、オン・ラインＣＰＵ１２Ａは、
ＣＰＵ１２Ａのメモリ全体を通る一つの最後のパスを行
うためにある時間を割り当てて、ユーザのアプリケーシ
ョン・プログラマの実行を続けている間に、まだ汚れた
とマークされているそれらのメモリ位置にわたってコピ
ーする。この再統一の最後のステージの間中、メモリ全
体は、全てのメモリ位置を検査すべく読取られる。検査
されかつ汚れたとマークされるべきであることが見出さ
れた全ての位置は、オフ・ラインＣＰＵ、ＣＰＵ１２Ｂ
へコピーされる。最後に、ＣＰＵｓ１２Ａ，１２Ｂの状
態は、二つのＣＰＵｓが真性の、遅延されない、ロック
−ステップ動作に置かれることができるように一致す
る。それゆえに、一度、本当に、全てのメモリが検査さ
れ、かつ必要ならば、コピーされるということがステッ
プ１１２４で決定されたならば、ステップ１１２８で
は、ＭＰ１８は、制御論理回路５０９に含まれた構成レ
ジスタへ書込むことによってデュプレックスの次のモー
ド状態にルータ１４Ａをセットする。次に、ＣＰＵ１２
Ａは、以前のようにＳＬＥＥＰ、自己アドレス指定され
たメッセージ・パケット・シーケンスを発行する。ＣＰ
Ｕ１２Ａがルータが静止状態であるということを確実に
したときに、ＣＰＵ１２Ａは、ＳＲＳＴ記号を両方のル
ータ１４Ａ，１４Ｂへ送る（同時に）。ルータ１４Ａ，
１４Ｂによるその記号の受信は、それがＳＲＳＴ記号を
二つのＣＰＵｓ１２Ａ，１２Ｂへエコーバックしたとき
に、それらが両方とも同時にエコーバックされようにそ
れらをデュプレックス・モードに移動する。ＳＲＳＴ記
号がＣＰＵｓ１２Ａ，１２Ｂによっていま受信されると
きに、それらは、ＣＰＵｓの両方のプロセッサ装置２０
を、同じ仮想時間で同じ状態を有する同じ位置からスタ
ートすべくリセットさせる。ＣＰＵｓ１２Ａ，１２Ｂ
は、いまロック−ステップ動作である。
【０２４７】追加機能 − 低減コスト・デュプレックス・システム 図１〜図３をちょっとの間考慮すると、指摘されたよう
に、ＣＰＵｓ１２Ａ，１２Ｂは、別々に、またはデュプ
レックスされたペアのいずれでも用いうる。前者の場合
には、各個別に動作するＣＰＵの設計に用いた冗長は、
フェイル−ファースト・アーキテクチャを供給する。Ｃ
ＰＵｓは、フォルトトレランスに対してソフトウェア・
アプローチを実施すべく一つのＣＰＵが“主（１次）”
ＣＰＵに、他のＣＰＵが“２次”ＣＰＵに指定されるよ
うに（デュプレックスされるのではなく）ペアにされう
る。それゆえに、２次ＣＰＵは、主ＣＰＵ上で走ってい
るユーザ・アプリケーションを利用可能であり、かつ主
ＣＰＵは、例えば、データ・ベースまたは更新時におけ
るその地点までの主ＣＰＵの処理の表示である監査ファ
イルを周期的に更新する。主ＣＰＵが故障したならば、
２次ＣＰＵがバックアッパ・アプリケーションを起動し
かつデータ・ベースまたは監査ファイルが最後に更新さ
れた時点から故障したＣＰＵに取って代わる。これが、
ソフトウェア・フォルトトレランス・アプローチであ
る。
【０２４８】ソフトウェア・フォルトトレランス・アプ
ローチは、オペレーティング・システムによって一般に
実施される。頑強でなく、従って、この能力（容量）を
有していないようなそれらのオペレーティング・システ
ムに対しては、上述したデュプレックスされた動作のモ
ード（図１〜図３を参照）が与えられ、二つのＣＰＵｓ
１２を用いて同じ命令ストリームの同じ命令を実行すべ
く動作する。図５２に示したのは、低減コスト・デュプ
レックスされたＣＰＵｓのペアであり、その一つが他の
冗長を有していない。しかしながら、図１〜図３を参照
すると、ＣＰＵ１２Ａは、両方がデュプレックスされか
つロック−ステップ・モードで動作しているときに −
ＣＰＵ１２Ａの個々のプロセッサ装置２０ａ，２０ｂ
がＣＰＵに対してフェイル−ファースト、フォルトトレ
ランスを供給するのと同じ方法で、ＣＰＵ１２Ｂに対す
る誤り検査冗長で動作することができるということに注
目する。それゆえに、図５２に示したように、デュプレ
ックスされた動作に対して、低減コスト・システムが適
用可能である。図５２に示したように、処理システム１
０’は、上述したように構成されたＣＰＵ１２Ａとルー
タ１４Ａ，１４Ｂを含む。ここでＣＰＵ１２Ｂ’として
示された、ＣＰＵ１２ＡがペアになるＣＰＵは、しかし
ながら、単一マイクロプロセッサ・ベースＣＰＵシステ
ムとして構成される。また、ルータ１４Ａ，１４ＢとＣ
ＰＵｓとの間の接続は、同じである。
【０２４９】それゆえに、ＣＰＵ１２Ｂ’は、単一プロ
セッサ装置２０’及び、キャッシュ２２’、インターフ
ェイス装置（ＩＵ）２４’、メモリ・コントローラ２
６’、及びメモリ２８’を含んでいる、関連支持コンポ
ーネントだけを備えている。それゆえに、ＣＰＵ１２Ａ
は、キャッシュ・プロセッサ装置、インターフェイス装
置、及びメモリ制御冗長を伴って、図４に示した方法で
構成されると同時に、それらのおおよそ半分がＣＰＵ１
２Ｂ’を実施するために必要である。動作において、Ｃ
ＰＵｓ１２Ａ，１２Ｂ’は、デュプレックス・モードで
動作され、それぞれが、同一の命令ストリームの、同じ
命令を実質的に同時に実行する。ＣＰＵ１２Ａは、プロ
セッサ装置２０及びＣＰＵを構成する他の素子の複製を
通してフェイル−ファースト動作を供給すべく設計され
る。更に、発散に対してルータ１４Ａ，１４Ｂによって
なされたデュプレックス動作及び検査を通して、ＣＰＵ
１２Ａは、また、そのコンパニオンＣＰＵ、ＣＰＵ１２
Ｂ’に対するチェック・アップを供給する。ペアによっ
て形成された論理ＣＰＵは、発散がルータ１４Ａ，１４
Ｂの一つによって検出されかつ発散の検出が故障してい
るＣＰＵを停止すべく上述したように作用されるされる
ならば、残りのＣＰＵｓがアプリケーションを続行する
ことができるようなフェイル機能動作を供給する。
【０２５０】残りのＣＰＵが１２Ａであるならば、ＣＰ
Ｕ１２Ａを構成する複製されたコンポーネントによる少
量のデータ・インテグリティがまだ存在する。生き残っ
ているＣＰＵがＣＰＵ１２Ｂ’であるならば、通常のフ
ァッションで実施された誤り検査（即ち、種々のインタ
ーフェイスでのパリティ検査）を除き、データ・インテ
グリティが欠けているということが認識される。図５２
は、二つのＣＰＵｓ１２Ａ，１２Ｂ’から出力されたデ
ータの比較を実行すべく一対のルータ１４Ａ，１４Ｂが
含まれて、処理システム１０’が示されている。しかし
ながら、発散検査だけが実行されるべきであるならば一
つのルータ１４だけが（例えば、ルータ１４Ａ）用いら
れるのが必要である。事実、ＣＰＵｓ１２Ａ，１２Ｂ’
から出力されたデータを受信すべく接続された二つの入
力が、出力されたデータのある程度非同期な受取りを受
信すべく上述したようなクロック同期ＦＩＦＯｓを有
し、同期ファッションでＦＩＦＯｓから出力したその受
信したデータをプリングする、ということを定めて、ル
ータの使用は、発散に対して必要な検査を実行すべく簡
単なコンパレータ回路以外の何者でもないもので置き換
えられるということは、当業者には明らかである。
【０２５１】− スタンバイ・スペアリング(Stanby Sp
aring) 図１〜図３をちょっと参照すると、これらの図に示され
た処理システムのアーキテクチャの重要な特徴は、各Ｃ
ＰＵ１２がそれに利用可能な全てのＩ／ＯＰａｋｅｔ
Ｉｎｔｅｒｆａｃｅ（パケット・インターフェイス）１
６のサービス、及びシステムにおける他のＣＰＵ１２の
援助（支援）なしで、装着されたＩ／Ｏ装置を有するこ
とである。多くの従来の並列処理システムは、特定のプ
ロセッサまたはＣＰＵの援助によってのみＩ／Ｏ装置へ
のアクセスまたはそのサービスを供給する。そのような
場合、Ｉ／Ｏ装置のサービスに対して責任があるプロセ
ッサが故障したならば、Ｉ／Ｏ装置は、システムの残り
に対して利用不可能になる。他の従来のシステムは、プ
ロセッサの一つが故障したならば、対応Ｉ／Ｏへのアク
セスが残りのＩ／Ｏを通してまだ利用可能であるように
プロセッサのペアを通してＩ／Ｏへのアクセスを供給す
る。もちろん、両方が故障したならば、再度Ｉ／Ｏは、
失われる。また、並列またはマルチ処理システムの他の
プロセッサを供給するためにプロセッサの資源を必要と
することは、システムに性能インパクトを課す。
【０２５２】全ての周辺装置へのアクセスをマルチ処理
システムの全てのＣＰＵに許容する能力（機能）は、こ
こでなされたように、上記した米国特許第 4,228,496号
公報に教示された“主／バックアップ”処理を拡張すべ
く動作する。そこでは、多重ＣＰＵシステムは、バック
アップ処理が別のＣＰＵｓのバックグラウンドに存在す
ると同時に、一つのＣＰＵ上で走らせうる主処理を有し
うる。周期的に、主処理は、処理の動作に関するデータ
がバックアップ処理にアクセス可能な位置に記憶される
ような“チェックポインティング(check-pointing)”動
作を実行する。主処理を走らせているＣＰＵが故障した
ならば、その故障は、バックアップが存在するものを含
んでいる、残りのＣＰＵｓによって検出される。ＣＰＵ
故障のその検出は、バックアップ処理を起動させ、かつ
チェックポイント・データをアクセスするために、バッ
クアップに最後のチェックポイント動作の地点から前の
(former)主処理の動作を再開させる。バックアップ処理
は、いま主処理になり、残っているＣＰＵｓのプールか
ら、新しい主処理のバックアップ処理を有すべく一つが
選ばれる。従って、システムは、最初の故障（即ち、故
障したＣＰＵ）が修復される前でさえも別の故障を許容
できるような状態に素早く復元される。
【０２５３】それゆえに、処理システム１０の種々の素
子を相互接続する方法及び装置は、全てのＣＰＵに、そ
のシステムの全てのＩ／Ｏ素子、並びにシステムの全て
のＣＰＵへのアクセスを供給するということが理解でき
る。各ＣＰＵは、別のプロセッサのサービスを用いる必
要なしにあらゆるＩ／Ｏをアクセスできる。それによ
り、システム性能は、Ｉ／Ｏをアクセスすることに含ま
れる特定のプロセッサを必要とするシステムに比べて向
上されかつ改良される。更に、ＣＰＵ１２が故障し、ま
たはラインから取り除かれても、そのアクションは、他
のＣＰＵのシステムのＩ／Ｏへのアクセスになんの影響
を及ぼさない。
【０２５４】− トランザクション・シーケンス・プロ
トコル及びバリア・トランザクション：上述したよう
に、パケットのヘッダ・フィールドは、４ビット・トラ
ンザクション・シーケンス番号(Transaction Sequence
Number) （ＴＳＮ）フィールドを含む； 図５（ａ）及
び図５（ｂ）を参照。ＣＰＵｓ１２ＡまたはあるＩ／Ｏ
装置のような、二つ以上の顕著な(outstanding) 要求を
管理するように構成された処理システム１０の素子（図
１〜図３）は、ＴＳＮフィールドにおいて各顕著な要求
に対して固有のシーケンス番号を供給する。宛先素子が
特定の要求に対する応答パケットを生成するときに、応
答パケットのＴＳＮフィールドは、応答を促した要求パ
ケットにおけるのと同じＴＳＮ値を含む。次に、応答を
受信するシステム素子は、どの要求に応答が対応するか
を決定すべく応答におけるＴＳＮにマッチすることがで
きる。ＴＳＮは、応答がもはや存在しない要求に答える
かどうかをシステム素子に決定させる。例えば、ここで
のように、あるシステムは、要求に対する応答に所定の
期間内に受信されることを要求する。予期したようには
応答が受信されなかったならば、要求を起動したシステ
ム素子は、第２の（再度の）要求を単に発行する。早め
の要求に対する応答がその後に受信されたならば、シス
テム素子は、応答が答える要求（早めの、無効の、要
求、または遅く有効な要求）をＴＳＮから決定すること
ができる。前者ならば、応答は、廃棄される。
【０２５５】ＴＳＮｓは、通称“陳腐なパケット (stal
e packet) ”問題を処理することも支援する。誤りが発
生するときに、通過中のメッセージ・パケットは、ネッ
トワークのどこかで動かなくなりうる。これら陳腐なパ
ケットを除去する方法が存在しないならば、それらは、
後で現れることができかつシステムが最初の問題から回
復した後に動作をもしかすると破壊する。受信した応答
メッセージ・パケットのＴＳＮは、受信機に、応答によ
って運ばれたＴＳＮを応答を促したメッセージ・パケッ
トのＴＳＮと比較することによって応答が現行であるか
否かを決定させる。小さなＴＳＮを用いることは、現在
顕著である要求にマッチしうるＴＳＮを伴って陳腐な(s
tale) 応答が後で現れるという可能性を生ずる。しか
し、大きなＴＳＮフィールドは、伝達されたメッセージ
・パケットのそれぞれがより大きいこと、またはそれに
よってデータ・フィールドが低減されることのいずれか
を要求する傾向がある。本発明は、“バリア・トランザ
クション(Barrier Transaction) ”と呼ばれる機構を通
してこの問題を解決する。ＴＳＮｓは、用いられるべく
継続するが、Barrier Transaction 機構は、ＴＳＮの必
要なサイズを ほんの４ビットのフィールドまで低減す
る。
【０２５６】簡単に言うと、Barrier Transaction は、
送信ノードと受信ノードとの間の通信経路のインテグリ
ティを検査するために用いられる。それがＩ／Ｏインタ
ーフェイス１６によって発行されうるけれども、Barrie
r Transaction は、ＣＰＵによって主に起動される。そ
れは、Ｉ／Ｏ装置１７またはＣＰＵ１２向けの先に発行
されたメッセージ・パケットに対する予期した応答が所
定の割当て期間内に受信されないときに主に用いられ
る。ＣＰＵ１２は、通常のヘッダ、アドレス、データ、
及びＣＲＣフィールドを含んでいる、ＨＡＤＣパケット
（図５（ａ））の形のBarrier Transaction メッセージ
・パケットを生成しかつ送ることによって経路を検査で
きる。Barrier Transaction メッセージ・パケットによ
って運ばれたデータは、トランザクションを独自に識別
し、かつそのデータのコピーは、ＣＰＵによる後の比較
のためにＣＰＵによって保管される。Barrier Transact
ion メッセージ・パケットを受信しているシステム素子
（例えば、それが別のＣＰＵでもありうるが、Ｉ／Ｏイ
ンターフェイス１６の一つ）は、Barrier Transaction
応答を生成しかつ送ることを要求される。しかしなが
ら、そのようにする前に、Barrier Transaction 応答
は、それがBarrier Transaction に応答できる前にBarr
ier Transaction メッセージ・パケットの受信に先駆け
て受信した（要求を発行したシステム素子からの）全て
の要求を終了または廃棄することを要求される。Barrie
r Transaction 応答は、Barrier Transaction 要求で運
ばれた同じデータを含んでいる、ＨＤＣ形（図６）のも
のである。Barrier Transaction 応答がトランザクショ
ンを起動したＣＰＵによって受信されたときに、応答に
おけるデータは、応答が対応するBarrier Transaction
（多数の顕著なBarrier Transaction が存在しうる）を
特に決定すべく、（ＣＰＵによって早めに保管された）
早めに送られたBarrier Transaction メッセージ・パケ
ットに存在したデータと比較される。
【０２５７】システム素子と他のシステム素子（例え
ば、ＣＰＵ１２ＡとＩ／Ｏ１７n ；図１〜図３）の間に
ただ一つの有効経路が存在するので、かつメッセージ・
パケットがその宛先へ向かう途中で他のメッセージ・パ
ケットを渡すことができないので、メッセージ・パケッ
ト受信のシーケンスは、それらが送られたようなシーケ
ンスにマッチする。それゆえに、Barrier Transaction
は、Barrier Transaction を発行しているシステム素子
とBarrier Transaction を受信しかつそれに応答してい
るシステム素子との間の経路をクリアすべく動作する。
Barrier Transaction 応答の受信は、全ての要求はBarr
ier Transaction が答えられる前に送るか、またはやっ
て来ないかのいずれかであることをBarrier Transactio
n を発行したシステム素子に知らせる。それゆえに、無
回答要求が再発行され、応答が最終的に受信されたなら
ばそれは、再発行された要求の結果であり、早めの（及
び先に無回答であった）要求に対する遅延応答でないと
いうことを知る。Barrier Transaction 機構は、ほんの
２〜３のＴＳＮ番号の使用を許すということが理解でき
る。（ここでは、ある程度大きなフィールドを必要とし
うる従来のシステムに対して、ほんの４ビットのＴＳＮ
フィールドが用いられる。） バリア・トランザクションの動作は、カスケード・ルー
タ１４Ａ及び１４Ｘ、を含むＸ経路によりＩ／Ｏパケッ
ト・インターフェイス１６Ａに結合されたＣＰＵ１２Ａ
と、ＴＮｅｔリンクＬ（即ち、リンクＬx 、Ｌ（１）、
及びＬ）を示す図５３に示されている。上述したよう
に、各ルータは、エラスティックＦＩＦＯｓ５０６を含
むポート入力５０２を有する。この説明に対して、エラ
スティックＦＩＦＯだけが必要であり、従って示されて
いる。
【０２５８】ルータ１４Ａ及び１４Ｘとリンク・セクシ
ョンＬ（１）’との間のリンクＬ（１）のアウトバウン
ド・セクションは、図５３において破線で示したよう
に、使用不可能になると想定する。これは、多数の理由
で発生しうる：故障しているコネクタ、ずれたケーブ
ル、等。ルータ１４Ａからルータ１４Ｘへのアウトバウ
ンド・メッセージ・トラフィックは、中断する（やめ
る）。Ｉ／Ｏパケット・インターフェイス１６Ａに向か
う途中であるが、故障しているリンク・セクションＬ
（１）’のまだ上流であるＣＰＵ１２Ａによって起動さ
れたメッセージ・パケット・トランザクションは、応答
されず、従って、通信経路における故障を示すことが時
間切れになる。割込みが内部的に生成され、かつプロセ
ッサ２０（２０ａ，２０ｂ − 図４）は、バリア要求
（ＢＲ）ルーチンの実行を起動する。そのバリア要求ル
ーチン（ＢＲ）は、応答の欠如に対して時間切れになる
各発行されたトランザクション（メッセージ・パケッ
ト）に対する各ＡＶＴエントリ（図１８）の許可フィー
ルド（図１９）におけるＰＥＸビットをクリアすること
によって経路をまずディスエーブルする。これは、顕著
なトランザクションによって促された応答メッセージ・
パケットが後で現れたならば、それは、ＡＶＴエントリ
がその応答に対してアクセスされかつ検査されたときに
阻止されることを確実にする；即ち、リンクにおける故
障の理由で失速されたのでなく、それらが最終的に宛先
に到達する前に一時的に無くなる、メッセージ・パケッ
ト。
【０２５９】ある後の時間に、リンクＬ（１）は、修正
され、かつルータ１４ＡのエラスティックＦＩＦＯｓ５
０６’における１１５２で示されたような、いまでは陳
腐な(stale) メッセージ・パケットを解放する。リンク
Ｌ（１）の再制定は、ＣＰＵ１２Ａが それからＩ／Ｏ
パケット・インターフェイス１６ＡへのＸ経路がいま動
作に戻るという可能性をいま認識しているようにＭＰ１
８によってＣＰＵ１２Ａに知らされる。しかしながら、
ＣＰＵは、（Ｉ／Ｏパケット・インターフェイス１６Ａ
に対応している適切なＡＶＴエントリにおけるＰＥＸビ
ットをリセットすることによって）その経路をまだイネ
ーブルできない。理由は、Ｉ／Ｏパケット・インターフ
ェイス１６Ａに、全く異なるメッセージ・パケットとし
てそれを誤解させて、それによって応答させるべくその
最初の宛先（Ｉ／Ｏパケット・インターフェイス）へフ
ローすべく継続している、エラスティックＦＩＦＯｓ５
０６’において１１５２で示されたような、陳腐なトラ
ンザクション・メッセージ・パケットの可能性である。
この問題を防ぐために、かつＣＰＵ１２ＡによってＸ経
路が通常のトラフィックに再び用いられる前に、ＣＰＵ
１２Ａで実行しているＢＲサブルーチンは、“Barrier
Request （バリア要求）”メッセージ・パケットをＩ／
Ｏパケット・インターフェイス装１６Ａに送ることによ
ってBarrier Transaction を起動すべくＢＴＥ論理回路
８８（図９及び図２３も参照）を用いる。Barrier Requ
est メッセージ・パケットは、メッセージ・パケットの
ヘッダ（図５（ａ）及び図５（ｂ）参照）に含まれるソ
ース・フィールドのサブフィールドによってそのように
識別される。上記したように、Barrier Request メッセ
ージ・パケットのデータ・フィールドは、その特定のト
ランザクションに対して固有なデータ値を含む。
【０２６０】Barrier Request メッセージ・パケット
（即ち、１１５０）が、Ｉ／Ｏパケット・インターフェ
イス１６ＡのＸインターフェイス装置１６ａによって受
信されたときに、それは、そのデータ・セクションが受
信したBarrier Request メッセージ・パケット１１５０
に含まれた同じ同一で、固有なデータ値を含む、応答メ
ッセージ・パケットをフォーミュレートする。次に、Ｉ
／Ｏパケット・インターフェイス装置１６Ａは、ルータ
１４Ｘ，１４Ａを介して、ＣＰＵ１２Ａに応答を戻し送
信する。バリア要求メッセージ・パケットへの応答がＣ
ＰＵ１２Ａによって受信されるときに、それは、ＡＶＴ
論理回路９０’を通して処理される（図９及び図１６も
参照）。バリア応答は、他の型のトランザクション以外
のバリア応答を終了させるべくエントリの対応許可フィ
ールドにセットされた“Ｂ”フィールドを有するＡＶＴ
エントリを用いる。（Barrier Transaction が送られた
ときに、ＡＶＴエントリは、応答を確認するのに用いる
ためにＣＰＵによって生成された。）上述したように、
各バリア・トランザクションは、それに応じて送信者に
戻されるデータ値を含む。この固有な値は、ＣＰＵ（即
ち、ＢＲルーチン）に、送られたデータ値を応答で受信
したものと比較させて、応答が異なるバリア・トランザ
クションの一部でなかったことを確実にする。一度、バ
リア応答がそれをＣＰＵ１２Ａに戻させると、陳腐なパ
ケットがこの経路に沿ってＦＩＦＯバッファに残るとい
う可能性がもはや存在しない。また、ＣＰＵ１２Ａは、
先にディスエーブルされた経路が通常のトラフィックに
対して再びいま用いることができるということを制定し
た。従って、ＣＰＵ１２Ａは、その経路を用いる全ての
ＡＶＴエントリにおけるＰＥＸ許可フィールドをセット
することによって経路を再イネーブルする。
【０２６１】本発明の全て及び完全な開示がなされた
が、種々の代替及び変更が特許請求の範囲の真の範疇か
ら逸脱することなく本発明の種々の態様に対してなされ
うるということが当業者に明らかになるであろう。例え
ば、ある一定の誤りを検出できる８ビット／９ビット・
コードの形の指令／データ記号の送信において発生しう
る誤りの検出を供給するためのスキームが開示された。
概念は、９ビット／１０ビット・コード、または、多重
バイト・ワイドのような他の同様なコードへ更に導くこ
とができるということが当業者に明らかであるべきであ
る。更に、ルータ１４は、あらゆる数のポートを有すべ
く構成されうる；指令／データ・パケット・フォーマッ
トは、（ヘッダ、及び他のフィードにより多くのまたは
さらに少ないビットを有して）異なりうる；ルーティン
グ・トポロジーは、ルータ１４を用いて、リング、木、
ハイパーキューブ、等として形成することができる。
【図面の簡単な説明】
【図１】本発明の教示に従って構成された処理システム
を示す図である。
【図２】図１の処理システムのクラスタまたは配置構成
を採り入れている図１の処理システムの代替構成の一つ
を示す図である。
【図３】図１の処理システムのクラスタまたは配置構成
を採り入れている図１の処理システムの代替構成の別の
一つを示す図である。
【図４】図１〜図３の各サブ−プロセッサ・システムの
一部を形成する中央処理装置（ＣＰＵ）を示す略ブロッ
ク図である。
【図５】図５は（ａ）〜（ｄ）からなり、図４に示すエ
リア・ネットワークＩ／Ｏシステムを介して入力／出力
データのような情報を運ぶために用いられる種々のメッ
セージ・パケットの構成を示す図である。
【図６】図４に示すエリア・ネットワークＩ／Ｏシステ
ムを介して入力／出力データのような情報を運ぶために
用いられる種々のメッセージ・パケットの一構成を示す
図である。
【図７】図４に示すエリア・ネットワークＩ／Ｏシステ
ムを介して入力／出力データのような情報を運ぶために
用いられる種々のメッセージ・パケットの他の一構成を
示す図である。
【図８】図４に示すエリア・ネットワークＩ／Ｏシステ
ムを介して入力／出力データのような情報を運ぶために
用いられる種々のメッセージ・パケットの別の一構成を
示す図である。
【図９】プロセッサ及びメモリをＩ／Ｏエリア・ネット
ワーク・システムとインターフェイスするための図４の
ＣＰＵｓの一部を形成するインターフェイス装置を示す
図である。
【図１０】図９のインターフェイス装置のパケット受信
機の部分を示している、ブロック図である。
【図１１】図１０に示すパケット受信機のパケット受信
機セクションに用いられるクロック同期ＦＩＦＯ（ＣＳ
ＦＩＦＯ）を示す図である。
【図１２】図１１に示すクロック同期ＦＩＦＯ構造の構
成のブロック図である。
【図１３】ＣＰＵの二つのインターフェイス装置からの
誤り検査外向き送信に対するクロス接続を示す図であ
る。
【図１４】エンコードされた（８Ｂから９Ｂ）データ／
指令記号を示す図である。
【図１５】データがデータ誤り検査のためにメモリコン
トローラに転送される誤りのクロスチェックのために図
９のインターフェイス装置によって用いられる方法及び
構造を示す図である。
【図１６】処理システムの他の（ＣＰＵの外部の）コン
ポーネントに図４のＣＰＵのメモリへの読取り及び／又
は書込みアクセスをスクリーンしかつ付与するために用
いられるアクセス妥当性検査及び変換（ＡＶＴ）表の実
施を表わすブロック図である。
【図１７】ＡＶＴ表エントリをアクセスするために用い
られるアドレスの形成を示すブロック図である。
【図１８】通常及び割込み要求に対するＡＶＴ表エント
リを示す図である。
【図１９】通常及び割込み要求に対するＡＶＴ表エント
リを示す別の図である。
【図２０】通常及び割込み要求に対するＡＶＴ表エント
リを示す別の図である。
【図２１】メモリのキューに対する及び図４のＣＰＵの
プロセッサ装置に対する割込み要求をポスティングする
論理回路を示す図である。
【図２２】キュー・エントリに対するメモリ・アドレス
を形成するために用いられる処理を示す図である。
【図２３】プロセッサ装置によって図４のＣＰＵのメモ
リに形成され、かつ図１〜図３に示すエリアＩ／Ｏネッ
トワークを介して送られるべきデータを含んでいる、デ
ータ出力構成を示し、かつ図１１、１２のパケット送信
機セクションを通るエリアＩ／Ｏネットワークへの送信
に対するデータ出力構成をアクセスすべく動作する図９
のインターフェイス装置のブロック転送エンジン（ＢＴ
Ｅ）装置も示すブロック図である。
【図２４】８チェック・ビットと共に連続偶数アドレス
で二つの同時にアクセスされた３２ビット・ワードを含
んでいる、データの７２ビットをメモリからアクセスす
るために図４のＣＰＵのメモリとそのインターフェイス
装置との間で一対のメモリ・コントローラによって一部
分形成される７２ビットのデータ・パスの構造を示す図
である。
【図２５】オンライン・アクセス・ポート（ＯＬＡＰ）
を通るそれへの順次アクセスを示している、図４に示す
二つのメモリ・コントローラの一つの略ブロック図であ
る。
【図２６】図４の一対のメモリ・コントローラの状態マ
シン及び誤り検査のために一つを他のもに対して検査す
るために用いる技術を簡略形で示す図である。
【図２７】図１〜図３に示す処理システムのエリア入力
／出力ネットワークに用いるルータ装置を示す略ブロッ
ク図である。
【図２８】図２７に示すルータ装置の二つのポート入力
の比較を示す図である。
【図２９】図２７に示すルータ装置の６つの入力ポート
の一つの構造を示すブロック図である。
【図３０】図２７のルータ装置の入力ポートで受信する
指令／データ記号の妥当性を検査するために用いる同期
論理回路のブロック図である。
【図３１】図２９に示す入力ポートのターゲット・ポー
ト選択論理回路を示すブロック図である。
【図３２】図３１のターゲット・ポート選択論理回路に
よって行われるルーティング決定を示している決定チャ
ートである。
【図３３】図３１のターゲット・ポート選択論理回路の
一部を形成するアルゴリズム・ルーティング論理回路の
ブロック図である。
【図３４】図２７に示すルータ装置の６つの出力ポート
の一つを示すブロック図である。
【図３５】図１１の一対のＦＩＦＯｓを用いて（各ＣＰ
Ｕに対して一つ）、処理システムがロック−ステップ
（デュプレックス）モードで動作しているときに同期し
たファッションで図４のデュプレックス・ペアＣＰＵｓ
に同じ情報を送信するために用いられる方法を示す図で
ある。
【図３６】そのサブ処理システムの種々の素子を動作す
るために用いられる複数のクロック信号を開発するため
の図１〜図３のサブ処理システムのそれぞれのクロック
生成システムを示している略ブロック図である。
【図３７】互いに一対のサブ処理システムの種々のクロ
ック信号を同期するために対になったサブ処理システム
のクロック生成システムを相互接続するために用いられ
るトポロジーを示す図である。
【図３８】ＦＩＦＯのキューに記号を押し付けかつそれ
らを引き離すために用いられる二つのクロックがかなり
異なるときの情況において図１３または図２９及び図３
０のクロック同期ＦＩＦＯを制御するために用いられる
ＦＩＦＯ一定速度クロック制御論理回路を示す図であ
る。
【図３９】ＦＩＦＯのキューに記号を押し付けかつそれ
らを引き離すために用いられる二つのクロックがかなり
異なるときの情況において図１３または図２９及び図３
０のクロック同期ＦＩＦＯを制御するために用いられる
ＦＩＦＯ一定速度クロック制御論理回路を示す別の図で
ある。
【図４０】図３８及び図３９の一定速度制御論理回路の
動作を示すタイミング図である。
【図４１】素子を構成するために図１の（または図２ま
たは図３に示す）システムの種々の素子に対する保守プ
ロセッサ（ＭＰ）へのアクセスを供給するために用いら
れるオンライン・アクセス・ポート（ＯＬＡＰ）の構造
を示す図である。
【図４２】キャッシュ・ブロック境界を示している、シ
ステム・メモリの部分を示す図である。
【図４３】デュプレックス・モードで動作する対になっ
たサブ処理システムのＣＰＵｓ間の非同期可変を処理す
るために用いられるソフト・フラグ論理回路を示す図で
ある。
【図４４】デュプレックス・モードで動作する対になっ
たサブ処理システムのＣＰＵｓ間の非同期可変を処理す
るために用いられるソフト・フラグ論理回路を示す他の
図である。
【図４５】互いに情報を受け取る図１の処理システムの
ＣＰＵｓ及びルータのクロック同期ＦＩＦＯｓをリセッ
トしかつ同期するために用いられるフロー図である。
【図４６】互いに情報を受け取る図１の処理システムの
ＣＰＵｓ及びルータのクロック同期ＦＩＦＯｓをリセッ
トしかつ同期するために用いられるＳＹＮＣ ＣＬＫの
部分を示す図である。
【図４７】デュプレックス・モードで動作している二つ
のＣＰＵｓ間の相違（ダイバージェンス）を検出しかつ
処理するために用いられる手順を概略的に示している、
フロー図である。
【図４８】他のＣＰＵｓが処理システムの動作を計れる
程度に停止することなく図１に示す処理システムのＣＰ
Ｕｓの一つをロック−ステップ、デュプレックス・モー
ド動作にするために用いられる手順を一般に示す図であ
る。
【図４９】他のＣＰＵｓが処理システムの動作を計れる
程度に停止することなく図１に示す処理システムのＣＰ
Ｕｓの一つをロック−ステップ、デュプレックス・モー
ド動作にするために用いられる手順を一般に示す他の図
である。
【図５０】他のＣＰＵｓが処理システムの動作を計れる
程度に停止することなく図１に示す処理システムのＣＰ
Ｕｓの一つをロック−ステップ、デュプレックス・モー
ド動作にするために用いられる手順を一般に示す他の図
である。
【図５１】他のＣＰＵｓが処理システムの動作を計れる
程度に停止することなく図１に示す処理システムのＣＰ
Ｕｓの一つをロック−ステップ、デュプレックス・モー
ド動作にするために用いられる手順を一般に示す他の図
である。
【図５２】本発明の教示を組み込んでいる低減コスト・
アーキテクチャを示す図である。
【図５３】図１（または図２、図３）のＣＰＵと入力／
出力装置との間の通信経路を検査しかつ検証するバリア
・トランザクションの動作を示す図である。
【符号の説明】
１０ データ処理システム １０Ａ，１０Ｂ サブ−プロセッサ・システム １２Ａ，１２Ｂ 中央処理装置（ＣＰＵ） １４，１４Ａ，１４Ｂ ルータ １６Ａ，１６Ｂ，１６Ｘ，１６Ｙ Ｉ／Ｏパケット・イ
ンターフェイス １７1 〜１７n Ｉ／Ｏ装置 １８Ａ，１８Ｂ 保守プロセッサ（ＭＰ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディヴィッド ジェイ ガーシア アメリカ合衆国 カリフォルニア州 95030 ロス ガトス ハッチンソン ロ ード 24100 (72)発明者 ウィリアム パターソン バントン アメリカ合衆国 テキサス州 78660 プ フルガーヴィル グリーンウェイ ドライ ヴ 415 (72)発明者 ウィリアム エフ ブルッカート アメリカ合衆国 テキサス州 78728 オ ースチン クイート ポンド コート 15212 (72)発明者 ダニエル エル ファウラー アメリカ合衆国 テキサス州 78628 ジ ョージタウン ノーウッド ドライヴ 303 (72)発明者 カーティス ウィーラード ジョーンズ ジュニア アメリカ合衆国 テキサス州 78759 オ ースチン ブラッフリッジ ドライヴ 4111 (72)発明者 ディヴィッド ポール ソーニア アメリカ合衆国 テキサス州 78750 オ ースチン イメージ コーヴ 7804 (72)発明者 ウィリアム ジョエル ワトソン アメリカ合衆国 テキサス州 78756 オ ースチン ウルリク アベニュー 1501 (72)発明者 フランク エイ ウィリアムス アメリカ合衆国 テキサス州 78750 オ ースチン ビッグ キャット コーブ 6310

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 命令及びデータを記憶するメモリと、 命令ストリームの各命令を実行しかつ実質的に同じ瞬間
    に前記メモリに第１及び第２の部分を含んでいる同一の
    Ｎビット・データ語を周期的に書込むすべく互いにロッ
    ク−ステップ同期で動作する一対のプロセッサと、 前記第２のインターフェイス素子からの前記Ｎビット・
    データの第２の部分と一緒に前記第１のインターフェイ
    ス装置によって前記一対のプロセッサからの前記Ｎビッ
    ト・データ語の前記第１の部分が前記メモリに書込まれ
    るように前記一対のプロセッサの対応するものから前記
    メモリへ前記Ｎビット・データ語を通信する第１及び第
    ２のインターフェイス素子とを備えて、 前記第１のインターフェイス装置は、誤比較されかつ検
    出された誤り信号をアサートすべく前記第２のインター
    フェイス装置からの前記Ｎビット・データ語の前記第２
    の部分を受信しかつそれを前記一対のプロセッサの対応
    するものから受信した前記Ｎビット・データ語の前記第
    ２の部分と比較する手段を含み、 前記第２のインターフェイス装置は、誤比較されかつ検
    出された誤り信号をアサートすべく前記第１のインター
    フェイス装置からの前記Ｎビット・データ語の前記第１
    の部分を受信しかつそれを前記一対のプロセッサの対応
    するものから受信した前記Ｎビット・データ語の前記第
    １の部分と比較する手段を含むことを特徴とする中央処
    理装置。
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US08/485,053 US5790776A (en) 1992-12-17 1995-06-07 Apparatus for detecting divergence between a pair of duplexed, synchronized processor elements
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