JP4411602B2 - フォールトトレラント・コンピュータシステム - Google Patents
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Description
図2は、本発明に係るFTコンピュータシステムの構成を示すブロック図である。このFTコンピュータシステム1は、二重化された第1システム1aと第2システム1bを備えている。以下の説明においては、便宜上、第1システム1aがプライマリ(Primary)システムと参照され、第2システム1bがセカンダリ(Secondary)システムと参照されることがある。
本レジスタ51は、VGAデバイス8等のデバイスを二重化制御する機能そのものを活性化/非活性化させるためのレジスタである。本レジスタ51が“Disable”に設定されると、ハードウェアの二重化制御は停止する。この場合、ルーティングコントローラ4は、従来の一般的なノースブリッジと同様の動作を行う。本レジスタ51が“Enable”に設定されると、ハードウェアの二重化制御はが開始する。
本レジスタ52は、2つあるVGAデバイス8a、8bのうち、実際に使用する「標準VGAデバイス」を指定するためのレジスタである。システム起動時にBIOSによって、このレジスタ52には、“Primary”と“Secondary”のいずれかが指定される。“Primary”が設定された場合、VGAデバイス8aが標準VGAデバイスとして採用され、“Secondary”が設定された場合、VGAデバイス8bが標準VGAデバイスとして採用され、エラー検出器42からPCIブリッジ6あるいはVGAデバイス8のエラーが通知された場合、ルーティングコントローラ4は、本レジスタ52を参照して、VGAデバイス8へのルーティングを切り替える。
Secondary Device PCI Configuration Number:
本レジスタ53a及び53bのそれぞれには、二重化制御されるVGAデバイス8a及び8bのPCIバス番号、デバイス番号、ファンクション番号が設定される。CPU2からリクエストとして上述の「PCI Configuration Access」を受け取った場合、ルーティングコントローラ4は、本レジスタ53a及び53bに格納された値との比較を行う。これにより、ルーティングコントローラ4は、VGAデバイス8へのアクセスを認識することができる。
Secondary Device Class Code Replace Enable:
本レジスタ54a及び54bのそれぞれは、クラスコードレジスタへのアクセスの際にクラスコードを置換する機能を活性化/非活性化させるためのレジスタである。本レジスタ54が“Enable”に設定された場合、ルーティングコントローラ4(レスポンスデータコンバータ44)は、次に示される“Replace Class Code”レジスタ55に設定された値を用いて上記「変換レスポンスデータ」を生成する。つまり、レスポンスデータコンバータ44は、VGAデバイス8aあるいは8bのクラスコードレジスタへのアクセスに対するレスポンスデータを、“Replace Class Code”レジスタ55に設定されたクラスコードを用いて書き換える。本レジスタ54が“Disable”に設定された場合、このような置換は行われない。
本レジスタ55には、上述の置換に用いられる値が設定される。上記「Default Target Device」に設定された側ではないVGAデバイス8のクラスコードレジスタに対するアクセスが発生した場合、ルーティングコントローラ4(レスポンスデータコンバータ44)は、レスポンスデータを本レジスタ55に設定された値で置換する。VGAデバイス8のクラスコードは“030000h”と定められているが、本発明によれば、本レジスタ55には、例えば「その他のデバイス(Other Device)」を示すクラスコード“FF0000h”が設定される。結果として、OSは、上記「Default Target Device」に設定された側ではないVGAデバイス8を、一般的なI/Oデバイスとして認識する。
Secondary VGA Enable bit Hide Enable:
本レジスタ56a、56bは、オープン系デバイスであるPCIブリッジ6の上記「VGA Enable bit」を隠蔽するためのレジスタである。一般的なWindows(登録商標)等のOSは、複数のPCIブリッジ6の「VGA Enable bit」が“Enable”にセットされている場合の動作を保証していない。よって、従来のシステムの場合、PCIブリッジ6a及び6bのいずれかのみに、「VGA Enable bit」がセットされるべきである。「VGA Enable bit」が“Enable”にセットされていない場合、PCIブリッジ6は、標準VGA空間(A0000h〜BFFFFh)へのアクセスを下位のPCIバスへフォワードしない。しかしながら、本発明に係るシステムは、FTコンピュータシステムである。上記「Default Target Device」に設定されたVGAデバイス8が故障した場合は、代替VGAデバイスが使用されなければならない。よって、代替VGAデバイス側のPCIブリッジ6で標準VGA空間へのアクセスが遮断されないようにする必要がある。すなわち、両系のPCIブリッジ6a、6bの「VGA Enable bit」が“Enable”にセットされなければならない。一般的なWindows(登録商標)等のOSを本システムに適用する際の矛盾を解消するために、本レジスタ56a、56bは、「VGA Enable bit」を隠蔽する機能を提供する。本レジスタ56が“Enable”に設定されたPCIブリッジ6の「VGA Enable bit」へのアクセスが検出された場合、ルーティングコントローラ4(レスポンスデータコンバータ44)は、レスポンスデータを置換することによって、その「VGA Enable bit」を隠蔽する。
Secondary Base Address:
Primary Address Size:
Secondary Address Size:
本レジスタ57a、57b、58a、58bは、それぞれのVGAデバイス8に割り当てられたベースアドレス(Base Address)及びそのサイズを設定するためのレジスタである。VGAデバイス8は、メモリ空間を有しており、Intel(登録商標)系のシステムの場合、システムメモリ中の4ギガバイトより下のアドレスの何れかにマップされる。本レジスタ57a、57bには、双方(Primary/Secondary)のVGAデバイス8a、8bがどのアドレスにマップされたかが設定される。本レジスタ57、58は、「Default Target Device」に設定されたVGAデバイス8が故障した際、CPU2からのアクセスを代替VGAデバイスへのアクセスへ変更するために、アドレスコンバータ43から参照される。つまり、デフォルトのVGAデバイス8が故障した際、引き続き同一のVGAデバイス8を使用している様にOSに見せる必要があるため、アドレスコンバータ43はアドレスの付け替えを行う。これにより、OSに対してはデフォルトのVGAデバイス8の故障を隠蔽しつつ、実際には異なる代替デバイスへのアクセス・ルーティングを実行することが可能となる。
以下、本発明に係るFTコンピュータシステム1の動作の一例が詳細に示される。図2及び図3に示されたFTコンピュータシステム1において、プライマリ側のI/Oデバイス群8、9がアクティブI/O(Active I/O)であり、セカンダリ側のI/Oデバイス群8、9がスタンバイI/O(Stand-by I/O)であるとする。アクティブI/Oは、処理に使用されるI/Oデバイス群であり、スタンバイI/Oは、アクティブI/Oが故障した際に代わって使用されるI/Oデバイス群である。つまり、第1システム1aのVGAデバイス8aは、通常使用されるアクティブVGAデバイス(標準VGAデバイス)であり、第2システム1bのVGAデバイス8bは、スタンバイVGAデバイス(代替VGAデバイス)である。
これにより、本発明に係るハードウェアによるI/Oデバイスの二重化制御がアクティブになる。
上述の通り、プライマリ側のVGAデバイス8aがアクティブに設定されている。本レジスタ52に設定された側のVGAデバイス8(I/Oデバイス)が、以下、「デフォルト」と参照される場合がある。
Secondary Device PCI Config. Number:“Bus#2, Dev#0, Func#0”
図3に示されたPCIヒエラルキー下におけるデバイス情報が、本レジスタ53に設定される。レジスタ53aには、プライマリ側のVGAデバイス8aのデバイス情報が設定され、レジスタ53bには、セカンダリ側のVGAデバイス8bのデバイス情報が設定されている。
Secondary Device Class Code Replace Enable:“Enable”
Replace Class Code:“FF0000h”
プライマリ側のVGAデバイス8aは、OSに見せられるVGAデバイスである。一方、セカンダリ側のVGAデバイス8bは、OSから隠蔽されるべきVGAデバイスであり、OSに「その他のデバイス」として認識させる必要がある。そのため、セカンダリ側のクラスコード(Class Code)が“FF0000h”に置換されるという設定が行われている。
Secondary VGA Enable bit Hide Enable:“Enable”
アクティブ/スタンバイに関わらず、PCIブリッジ6a及び6bの「VGA Enable bit」は、BIOSにより“Enable”に設定される。但し、本実施の形態によれば、スタンバイ側のPCIブリッジ6bの「VGA Enable bit」へのアクセスが発生した場合、そのビット情報が隠蔽される必要がある。そのため、セカンダリ側に対するレジスタ56bは、“Enable”にセットされている。
Primary Address Size :200_0000h
Secondary Base Address:F800_0000h
Secondary Address Size:200_0000h
本レジスタ57、58の値は、VGAデバイス8が有するPCIコンフィグレーションレジスタ(図5A参照)のベースアドレスレジスタ(Base Address Register)の値に依存する。ここでは、仮に上記値がセットされたとする。
ステップS1において、アクセスの形態が「PCI Configuration Access」の場合、図11に示されるフローが実行される。CPU2からPCIコンフィグレーション(図8参照)に対するリード・リクエストが発行された場合、制御部40(アドレスコンバータ43)は、そのリクエストデータからバス番号、デバイス番号、ファンクション番号、及びレジスタオフセットアドレスを抽出する。そして、制御部40は、抽出された値を、「Primary/Secondary Device PCI Config. Number(レジスタ53a、53b)」に設定された値と比較する(ステップS101)。
ステップS1において、アクセスの形態が「Memory Mapped PCI Access」の場合、図12に示されるフローが実行される。この「Memory Mapped PCI Access」の場合は、図9A及び図9Bに示されたシステムメモリマップが参照される。まず、CPU2からリード・リクエストを受け取った場合、制御部40(アドレスコンバータ43)は、そのリクエストアドレス(Request Address)をチェックする(ステップS201、ステップS211)。
以上に説明されたように、本発明に係るFTコンピュータシステム1によれば、アクティブ系とスタンバイ系の2個のVGAデバイス8の二重化制御が実現される。障害時には、ハードウェアによる切り替え処理が実行され、通常処理の続行が可能となる。ここで、そのような二重化制御は、OSに対して隠蔽された形で実行され、また、VGAデバイス8のエラー等は、OSからは完全に隠蔽される。
1a 第1システム
1b 第2システム
2 CPU
3 メインメモリ
4 ルーティングコントローラ
5 FT制御部
6 PCIブリッジ
7 PCIバス
8 VGAデバイス
9 I/Oデバイス
10 FTリンク
11 CPUサブシステム
12 IOサブシステム
13 スイッチ
14 表示装置
21 メモリコントローラデバイス
22 FTコントロールデバイス
40 制御部
41 ルーティングコントロールレジスタ群
42 エラー検出器
43 アドレスコンバータ
44 レスポンスデータコンバータ
45 ルータ
60 その他のデバイス
Claims (8)
- 第1システムと、
前記第1システムと同一の構成を有する第2システムと
を具備し、
前記第1システム及び前記第2システムの各々は、
CPUと、
前記CPUに接続されたルーティングコントローラと、
VGAデバイスと、
前記ルーティングコントローラと前記VGAデバイスとの間に介在するPCIブリッジと
を備え、
前記第1システムに含まれる前記CPUと前記ルーティングコントローラは、第1CPUサブシステムを構成し、
前記第2システムに含まれる前記CPUと前記ルーティングコントローラは、第2CPUサブシステムを構成し、
前記第1CPUサブシステムと前記第2CPUサブシステムとは同期して動作し、
前記第1システムに含まれる前記VGAデバイス及び前記PCIブリッジは、それぞれ、第1VGAデバイス及び第1PCIブリッジであり、
前記第2システムに含まれる前記VGAデバイス及び前記PCIブリッジは、それぞれ、第2VGAデバイス及び第2PCIブリッジであり、
前記第1VGAデバイス、前記第1PCIブリッジ、前記第2VGAデバイス、及び前記第2PCIブリッジは、I/Oサブシステムを構成し、
前記第1CPUサブシステム及び前記第2CPUサブシステムの各々は、前記第1PCIブリッジを介して前記第1VGAデバイスに接続され、前記第2PCIブリッジを介して前記第2VGAデバイスに接続され、前記I/Oサブシステムにアクセス可能であり、
前記第1CPUサブシステム及び前記第2CPUサブシステムの各々において、前記ルーティングコントローラは、前記CPUと前記I/Oサブシステムとの間のルーティングを制御し、
前記第1VGAデバイスは、通常使用されるアクティブVGAデバイスであり、
前記第2VGAデバイスは、前記第1VGAデバイスが故障した際に使用されるスタンバイVGAデバイスであり、
前記第1CPUサブシステムあるいは前記第2CPUサブシステムにおいて、前記ルーティングコントローラは、前記第1VGAデバイスに対するリクエストデータを前記CPUから受け取り、
前記第1VGAデバイスが正常である場合、前記ルーティングコントローラは、前記リクエストデータを前記第1VGAデバイスへルーティングし、
前記第1VGAデバイスが故障している場合、前記ルーティングコントローラは、前記リクエストデータを前記第2VGAデバイスへルーティングする
フォールトトレラント・コンピュータシステム。 - 請求項1に記載のフォールトトレラント・コンピュータシステムであって、
前記ルーティングコントローラは、
前記第1VGAデバイスに割り当てられた第1アドレス空間を示す第1アドレス情報が格納される第1コントロールレジスタと、
前記第2VGAデバイスに割り当てられた第2アドレス空間を示す第2アドレス情報が格納される第2コントロールレジスタと
を有し、
前記CPUから受け取るリクエストデータで指定されるリクエストアドレスが前記第1アドレス空間に含まれる場合、前記ルーティングコントローラは、前記第1VGAデバイスに対する前記リクエストデータを認識し、
前記第1VGAデバイスが故障している場合、前記ルーティングコントローラは、前記第1アドレス情報及び前記第2アドレス情報を参照することによって、前記第1VGAデバイスへの前記リクエストアドレスを前記第2VGAデバイスへのリクエストアドレスに置換し、それにより、前記リクエストデータを前記第2VGAデバイスへルーティングする
フォールトトレラント・コンピュータシステム。 - 請求項1又は2に記載のフォールトトレラント・コンピュータシステムであって、
前記第1CPUサブシステムあるいは前記第2CPUサブシステムにおいて、前記CPUから前記第2VGAデバイスのクラスコードを参照するPCIコンフィグレーションアクセスが発生した場合、前記ルーティングコントローラは、前記第2VGAデバイスからクラスコードを示す第1レスポンスデータを受け取り、前記第1レスポンスデータで示されるクラスコードをVGAデバイス以外に変換することによって第1変換レスポンスデータを生成し、前記第1変換レスポンスデータを前記CPUに出力する
フォールトトレラント・コンピュータシステム。 - 請求項3に記載のフォールトトレラント・コンピュータシステムであって、
前記ルーティングコントローラは、VGAデバイス以外のデバイスを示す置換用クラスコードが格納される第3コントロールレジスタを有し、前記第1レスポンスデータで示されるクラスコードを前記置換用クラスコードで置換することによって前記第1変換レスポンスデータを生成する
フォールトトレラント・コンピュータシステム。 - 請求項4に記載のフォールトトレラント・コンピュータシステムであって、
前記ルーティングコントローラは、更に、
前記第1VGAデバイスから読み出されるクラスコードを前記置換用クラスコードで置換する機能のEnable/Disableを示す第4コントロールレジスタと、
前記第2VGAデバイスから読み出されるクラスコードを前記置換用クラスコードで置換する機能のEnable/Disableを示す第5コントロールレジスタと
を有し、
前記第4コントロールレジスタはDisableに設定され、
前記第5コントロールレジスタはEnableに設定された
フォールトトレラント・コンピュータシステム。 - 請求項1乃至5のいずれか一項に記載のフォールトトレラント・コンピュータシステムであって、
前記第1PCIブリッジ及び前記第2PCIブリッジのVGAイネーブルビットは共に、Enableに設定されており、
前記第1CPUサブシステムあるいは前記第2CPUサブシステムにおいて、前記CPUから前記第2PCIブリッジのVGAイネーブルビットを参照するPCIコンフィグレーションアクセスが発生した場合、前記ルーティングコントローラは、前記第2PCIブリッジからVGAイネーブルビットを示す第2レスポンスデータを受け取り、前記第2レスポンスデータで示されるVGAイネーブルビットをDisableに変更することによって第2変換レスポンスデータを生成し、前記第2変換レスポンスデータを前記CPUに出力する
フォールトトレラント・コンピュータシステム。 - 請求項6に記載のフォールトトレラント・コンピュータシステムであって、
前記ルーティングコントローラは、
前記第1PCIブリッジから読み出されるVGAイネーブルビットをDisableに変更する機能のEnable/Disableを示す第6コントロールレジスタと、
前記第2PCIブリッジから読み出されるVGAイネーブルビットをDisableに変更する機能のEnable/Disableを示す第7コントロールレジスタと
を有し、
前記第6コントロールレジスタはDisableに設定され、
前記第7コントロールレジスタはEnableに設定された
フォールトトレラント・コンピュータシステム。 - 請求項1乃至7のいずれか一項に記載のフォールトトレラント・コンピュータシステムであって、
前記第1VGAデバイス、前記第2VGAデバイス、前記第1PCIブリッジ、及び前記第2PCIブリッジは、オープン系のデバイスである
フォールトトレラント・コンピュータシステム。
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