JP2024060523A - ストレージシステム - Google Patents

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Abstract

【課題】ストレージシステムにおいて、プロセッサが停止する場合にホスト装置からの要求に継続して応答する。【解決手段】プロトコルチップは、ホスト装置からの要求を第１のアドレス変換部を通じて第１のプロセッサに送信する。第１のプロセッサは、ホスト装置からの要求に対する応答を、第１のアドレス変換部を通じてプロトコルチップに送信する。第１のプロセッサが処理を停止するとき、ホスト装置からの要求を第２のプロセッサに送信する指示が、プロトコルチップに送信される。プロトコルチップは、ホスト装置からの要求を第２のプロセッサに送信する指示を受信したら、第２のアドレス変換部を通じて第２のプロセッサに送信する。第２のプロセッサは、ホスト装置からの要求に対する応答を、第２のアドレス変換部を通じてプロトコルチップに送信する。【選択図】図１

Description

本発明は、プロトコルチップとプロセッサを含むストレージシステムに関する。
ストレージシステムでは、信頼性を向上するため、システムの制御を司るストレージコントローラを複数設けて、いずれかのストレージコントローラで障害が発生して動作が停止しても、残ったストレージコントローラで動作を継続可能としている。このようなストレージコントローラの典型的な個数は２である。
例えば、特許文献１には、ストレージシステムのコントローラ部を２つのコントローラで構成する例が開示されている。この場合、各々のコントローラには、システムの制御を行うプロセッサがそれぞれ搭載されており、各プロセッサに接続されるスイッチには、非透過性ブリッジ（ＮＴＢ： ＮＯＮ－ＴＲＡＮＳＰＡＲＥＮＴ ＢＲＩＤＧＥ）が備えられる。
このＮＴＢが担う役割の一つは、各スイッチに接続されるプロセッサが用いるアドレスと、それ以外のアドレスとのアドレス変換機能である。特に２つのコントローラを接続する場合には、それぞれのプロセッサが用いるアドレスは、それぞれのプロセッサが制御・管理するため、互いに自コントローラのプロセッサが用いるアドレスを他コントローラのプロセッサが用いるアドレスに変換する必要がある。例えば、それぞれのプロセッサは、接続されるメモリやプロトコルチップなどに互いに自由なアドレスを割り振るので、そのまま接続して同じアドレスを用いることはできない。
また各プロセッサの停止時には、それぞれのプロセッサが用いていたアドレスは、制御するプロセッサが不在になるため、例えばどのメモリにどのアドレスを付与していたかが不明になり、利用が不可になる。
またストレージシステムにおいて、障害以外にもＯＳ（ＯＰＥＲＡＴＩＮＧ ＳＹＳＴＥＭ）のアップデート等でコントローラのプロセッサの停止が必要な場合がある。ストレージシステムでは、ホスト装置とのデータの入出力のためにＩＯ通信を行っている。このホスト装置とのＩＯ通信に使われるプロトコルは、例えばＦＩＢＲＥ ＣＨＡＮＮＥＬである。
ストレージシステムのコントローラには、プロセッサと共に、このようなＩＯ通信に使われるプロトコルの制御を行うプロトコルチップが搭載される。このような状況において、コントローラのプロセッサを停止すると、当該プロトコルチップに接続されるプロセッサが不在となり、ホスト装置からのＩＯ要求に無応答となる。ホスト装置からみると、一時的にストレージシステムがシステムダウンしたように見える。回復するためには、まだ稼働を続けている残ったコントローラにホスト装置を接続しなおす必要がある。
この課題の解決には、ストレージコントローラにおいて、自動的にホスト装置からのＩＯ要求を障害やＯＳアップデート等で停止していないプロセッサを持つコントローラに接続し直すことが考えられる。
例えば特許文献１に記載されている構成では、システムの制御を行うプロセッサが２つ搭載されているので、一方のコントローラのプロセッサが停止した場合、ホストからのＩＯ要求を他方のコントローラのプロセッサに伝達することが考えられる。しかし、特許文献１に記載の技術では、ＮＴＢが各コントローラに高々一つしか搭載されておらず、各プロトコルチップは、それぞれのコントローラのプロセッサが制御するアドレスを使用しており、他方のプロセッサが制御するアドレスは使用していない。そのため、当該コントローラのプロセッサの停止時にはそのアドレスが使用不可となるので、使用できるアドレスがなく、各プロトコルチップは、ホストからの要求を他方のプロセッサに伝えることができない。
また、特許文献２には、プロトコルチップからのアクセス先を自動的に各コントローラに振り分けることで、コントローラのプロセッサの停止時にもＩＯ通信を自動的に切り替えることが可能な機能を持つローカルルータを備えるストレージシステムの例が開示されている。
しかし、このようなローカルルータは複雑な制御を必要とするので、何らかのプロセッサを搭載してプログラム制御を行う場合があり得る。その場合、ローカルルータ自体のＯＳのアップデート時にはローカルルータの停止・再起動が必要になる。またローカルルータ自体が障害を発生する場合もある。このような場合には、ローカルルータによるホスト装置とのＩＯ通信を自動的に切り替える機能が利用できず、ホスト装置とのＩＯ通信が切断される。
米国特許第８，７００，８５６号 米国特許第８，４２３，６７７号
従って、ストレージコントローラのプロセッサが停止する場合に、ローカルルータのような特別な制御機能部を備えることなく、ホスト装置からのＩＯ要求に継続して応答することを可能とする技術が望まれる。
本発明の一態様は、ホスト装置からの要求を処理するストレージシステムであって、前記ホスト装置との通信のプロトコルを制御するプロトコルチップと、前記ストレージシステムの制御を行う複数のプロセッサと、前記複数のプロセッサの内の第１のプロセッサが用いる第１のアドレスと、前記プロトコルチップが用いる第２のアドレスとを変換する第１のアドレス変換部と、前記複数のプロセッサの内の第２のプロセッサが用いる第３のアドレスと、前記プロトコルチップが用いる第２のアドレスとを変換する第２のアドレス変換部と、を含み、前記プロトコルチップは、前記ホスト装置からの要求を、前記第１のアドレス変換部を通じて、前記第１のプロセッサに送信し、前記第１のプロセッサは、前記プロトコルチップから送信された前記ホスト装置からの要求に対する応答を、前記第１のアドレス変換部を通じて、前記プロトコルチップに送信し、前記第１のプロセッサが処理を停止するとき、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示が、前記プロトコルチップに送信され、前記プロトコルチップは、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を受信したら、前記ホスト装置からの要求を、前記第２のアドレス変換部を通じて、前記第２のプロセッサに送信し、前記第２のプロセッサは、前記第２のプロセッサに送信された前記ホスト装置からの要求に対する応答を、前記第２のアドレス変換部を通じて、前記プロトコルチップに送信する。
本発明の一態様は、ホスト装置からの要求を処理するストレージシステムであって、複数のストレージコントローラを含み、前記複数のストレージコントローラの内の第１のストレージコントローラは、前記ホスト装置との通信のプロトコルを制御する第１のプロトコルチップと、前記ストレージシステムの制御を行う第１のプロセッサと、前記第１のプロセッサが用いる第１のアドレスと、前記第１のプロトコルチップが用いる第２のアドレスとを変換する第１のアドレス変換部と、を含み、前記複数のストレージコントローラの内の第２のストレージコントローラは、前記ホスト装置との通信のプロトコルを制御する第２のプロトコルチップと、前記ストレージシステムの制御を行う第２のプロセッサと、前記第２のプロセッサが用いる第３のアドレスと、前記第２のプロトコルチップが用いる第４のアドレスとを変換する第２のアドレス変換部と、を含み、前記第１のストレージコントローラと、前記第２のストレージコントローラの少なくとも一方は、前記第１のプロトコルチップが用いる第２のアドレスと前記第２のプロトコルチップが用いる第４のアドレスを変換する第３のアドレス変換部、を含み、前記第１のプロトコルチップは、前記ホスト装置からの要求を、前記第１のアドレス変換部を通じて、前記第１のプロセッサに送信し、前記第１のプロセッサは、前記第１のプロトコルチップから送信された前記ホスト装置からの要求に対する応答を、前記第１のアドレス変換部を通じて、前記第１のプロトコルチップに送信し、前記第１のプロセッサが処理を停止するとき、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示が、前記第１のプロトコルチップに送信され、前記第１のプロトコルチップは、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を受信すると、前記ホスト装置からの要求を、前記第３のアドレス変換部と前記第２のアドレス変換部とを通じて、前記第２のプロセッサに送信し、前記第２のプロセッサは、前記第１のプロトコルチップから前記第２のプロセッサに送信された前記ホスト装置からの要求に対する応答を、前記第２のアドレス変換部と前記第３のアドレス変換部とを通じて、前記第１のプロトコルチップに送信する。
本発明の一態様によれば、第１のプロセッサが処理を停止しても、第２のプロセッサがホスト装置からのＩＯ要求を引継いで、継続して応答することができる。
図１は、ストレージシステムの第１の構成の例である。 図２は、第１の構成の例におけるホスト装置からの要求と応答を引継ぐ第１の処理シーケンスの例である。 図３は、第１の構成の例におけるホスト装置からの要求と応答を引継ぐ第２の処理シーケンスの例である。 図４は、ストレージシステムの第２の構成の例である。 図５は、第２の構成の例におけるホスト装置からの要求と応答を引継ぐ第３の処理シーケンスの例である。 図６は、第２の構成の例におけるホスト装置からの要求と応答を引継ぐ第４の処理シーケンスの例である。 図７は、ストレージシステムの第３の構成の例である。 図８は、第３の構成の例における割込み信号の送付先を変更する第５の処理シーケンスの例である。 図９は、第３の構成の例における割込み信号の送付先を変更する第６の処理シーケンスの例である。 図１０は、ストレージシステムの第４の構成の例である。 図１１は、第４の構成の例における割込み信号の送付先を変更する第７の処理シーケンスの例である。 図１２は、第４の構成の例における割込み信号の送付先を変更する第８の処理シーケンスの例である。
図１及び図２を用いて、実施例１を説明する。図１は、実施例１に係るストレージシステムの構成の例である。図１において実施例１に係るストレージシステム１は、４つのプロトコルチップ１０１Ａ～１０１Ｄと、２つのプロセッサ１０２Ａ及び１０２Ｂと、メモリ１０３Ａ及び１０３Ｂと、２つのアドレス変換部１０４Ａ及び１０４Ｂと、スイッチ部１０５と、２つのバックエンドスイッチ１０６Ａ及び１０６Ｂと、８つの記憶デバイス１０７Ａ～１０７Ｈとを含む。
プロトコルチップ１０１Ａ～１０１Ｄは、それぞれ図示しないホスト装置と接続し、ホスト装置との間のＩＯ通信のプロトコル制御を行い、ホスト装置からのＩＯの要求を取り出し、またはホスト装置へＩＯ要求に対する応答を返す。図１には、４つのプロトコルチップ１０１Ａ～１０１Ｄを図示するが、プロトコルチップ１０１Ａ～１０１Ｄの数は４つに限らず、１以上任意である。
プロセッサ１０２Ａ及び１０２Ｂは、ストレージシステム１の全体の制御を行う。図１には２つのプロセッサ１０２Ａ及び１０２Ｂを図示するが、プロセッサ１０２Ａ及び１０２Ｂの数は２つに限らず、２以上の任意である。同様に、メモリ１０３Ａ及び１０３Ｂは、それぞれプロセッサ１０２Ａ及び１０２Ｂが実行するプログラムコードや、処理するデータを格納する。メモリ１０３Ａ及び１０３Ｂは、典型的にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性メモリである。図１には２つのメモリ１０３Ａ及び１０３Ｂを図示するが、その数は２つに限らず、プロセッサ１０２Ａ及び１０２Ｂの数の同数以上の任意である。
アドレス変換部１０４Ａ及び１０４Ｂは、それぞれプロセッサ１０２Ａ及び１０２Ｂが用いるアドレスと、プロトコルチップ１０１Ａ～１０１Ｄが用いるアドレスとを相互に変換する。アドレス変換部１０４Ａ及び１０４Ｂは、アドレスを相互に変換することによって、プロトコルチップ１０１Ａ～１０１Ｄが送付するホスト装置からの要求をプロセッサ１０２Ａ及び１０２Ｂに伝達し、プロセッサ１０２Ａ及び１０２Ｂが返す応答を、プロトコルチップ１０１Ａ～１０１Ｄに伝達する。
例えば、プロトコルチップ１０１Ａ～１０１Ｄは、ホスト装置からの要求を表す通信データに、プロトコルチップ１０１Ａ～１０１Ｄがプロセッサ１０２Ａまたは１０２Ｂに伝達するために使用するアドレスを付与する。プロトコルチップ１０１Ａ～１０１Ｄは、その通信データを、スイッチ部１０５を介してアドレス変換部１０４Ａまたは１０４Ｂに送付する。アドレス変換部１０４Ａまたは１０４Ｂは、プロトコルチップ１０１Ａ～１０１Ｄが付与したアドレスを、それぞれプロセッサ１０２Ａまたは１０２Ｂが使用するアドレスに変換することで、当該通信データをプロセッサ１０２Ａまたは１０２Ｂに伝達する。
図１には、２つのアドレス変換部１０４Ａ及び１０４Ｂを図示するが、アドレス変換部１０４Ａ及び１０４Ｂの数は２つに限らず、プロセッサ１０２Ａ及び１０２Ｂの数の同数以上の任意である。プロセッサ１０２Ａ及び１０２Ｂのそれぞれに対して１以上のアドレス変換部が実装される。
スイッチ部１０５は、プロトコルチップ１０１Ａ～１０１Ｄと、アドレス変換部１０４Ａ及び１０４Ｂとの間の接続のスイッチングを行う。スイッチングの方式は、プロトコルチップ１０１Ａ～１０１Ｄの内の高々一つをアドレス変換部１０４Ａまたは１０４Ｂのいずれかに接続する回線交換方式でもよいし、プロトコルチップ１０１Ａ～１０１Ｄとアドレス変換部１０４Ａ及び１０４Ｂの間の通信データをパケットに分割して、パケット毎にスイッチングを行うパケット交換方式でもよい。
図１には、１つのスイッチ部１０５を図示するが、スイッチ部１０５の数は１つに限らず、任意である。設計によっては、スイッチ部１０５を設けず、プロトコルチップ１０１Ａ～１０１Ｄと、アドレス変換部１０４Ａ及び１０４Ｂとを直接接続してもよい。この場合、アドレス変換部１０４Ａ及び１０４Ｂのそれぞれは、全てのプロトコルチップ１０１Ａ～１０１Ｄと接続される。
また、バックエンドスイッチ１０６Ａ及び１０６Ｂは、プロセッサ１０２Ａ及び１０２Ｂと、記憶デバイス１０７Ａ～１０７Ｈの間の接続のスイッチングを行う。このスイッチングの方式も、記憶デバイス１０７Ａ～Ｈの内の高々一つをプロセッサ１０２Ａまたは１０２Ｂに接続する回線交換方式でもよいし、記憶デバイス１０７Ａ～１０７Ｈとプロセッサ１０２Ａ及び１０２Ｂとの間の通信データをパケットに分割して、パケット毎にスイッチングを行うパケット交換方式でもよい。
このバックエンドスイッチ１０６Ａ及び１０６Ｂのスイッチング方式は、記憶デバイス１０７Ａ～１０７Ｈが用いる入出力のストレージプロトコルに応じて決めてもよい。記憶デバイス１０７Ａ～１０７Ｈに用いられる典型的なストレージプロトコルの一つの例は、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）である。ＮＶＭｅは一般にＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）を利用してコマンド及び応答やデータの通信を行う。
ＰＣＩｅはパケット通信型のプロトコルであるので、記憶デバイス１０７Ａ～１０７ＨがＮＶＭｅを用いる場合、バックエンドスイッチ１０６Ａ及び１０６Ｂは、パケット交換方式にすることが考えられる。また記憶デバイス１０７Ａ～１０７Ｈに用いられる別のストレージプロトコルの例はＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ Ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）である。
ＳＡＳは回線交換方式のプロトコルであるので、記憶デバイス１０７Ａ～１０７ＨがＳＡＳを用いる場合、バックエンドスイッチ１０６Ａ及び１０６Ｂは、回線交換方式にすることが考えられる。またこの記憶デバイス１０７Ａ～１０７ＨがＳＡＳを用いる場合、ＳＡＳによるコマンド／応答／データ通信を制御するために、プロセッサ１０２Ａ及び１０２Ｂに、ＳＡＳプロトコルチップを付加してもよいし、プロセッサ１０２Ａ及び１０２Ｂまたはバックエンドスイッチ１０６Ａ及び１０６ＢにＳＡＳプロトコルチップの機能を持たせてもよい。
なお、図１には２つのバックエンドスイッチ１０６Ａ及び１０６Ｂを図示するが、バックエンドスイッチ１０６Ａ及び１０６Ｂの数は２つに限らず、任意である。よって、バックエンドスイッチ１０６Ａ及び１０６Ｂを設けずに、プロセッサ１０２Ａ及び１０２Ｂそれぞれを、記憶デバイス１０７Ａ～１０７Ｈと直接接続してもよい。
記憶デバイス１０７Ａ～１０７Ｈは、プロセッサ１０２Ａ及び１０２Ｂより、バックエンドスイッチ１０６Ａまたは１０６Ｂを経由して送付されるデータ読出しまたは格納の要求に応じてデータを出力または格納する。記憶デバイス１０７Ａ～１０７Ｈの典型的な例は、記憶素子にフラッシュメモリを用いるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である。記憶デバイス１０７Ａ～１０７Ｈの別の例は、記憶素子に磁気ディスクを用いるＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）である。
記憶デバイス１０７Ａ～１０７Ｈは、一つの種類の記憶デバイスとしてもよいし、複数の種類の記憶デバイスを混在させてもよい。また図１には、８つの記憶デバイス１０７Ａ～１０７Ｈを図示するが、記憶デバイス１０７Ａ～１０７Ｈの数は８に限らず、任意である。
記憶デバイス１０７Ａ～１０７Ｈをストレージシステム１内に搭載しなくてもよい。この場合、プロトコルチップ１０１Ａ～１０１Ｄの先にホスト装置以外に別のストレージシステムを接続してよい。プロセッサ１０２Ａまたは１０２Ｂは、データ読出しまたは格納の要求を、アドレス変換部１０４Ａまたは１０４Ｂ、スイッチ部１０５を経由して、プロトコルチップ１０１Ａ～１０１Ｄから、接続した別のストレージシステムに送付して、データ読出しまたは格納を行わせてもよい。
以上のように、プロトコルチップ１０１Ａ～１０１Ｄ、スイッチ部１０５、アドレス変換部１０４Ａ及び１０４Ｂ、プロセッサ１０２Ａ及び１０２Ｂを接続することで、プロトコルチップ１０１Ａ～１０１Ｄが用いるアドレスをプロセッサ１０２Ａまたは１０２Ｂが用いるアドレスのいずれにも変換することができる。
このように、プロセッサ１０２Ａ及び１０２Ｂそれぞれに、対応するアドレス変換部１０４Ａ及び１０４Ｂを設けることで、プロセッサ１０２Ａ及び１０２Ｂそれぞれが用いるアドレスと、プロトコルチップ１０１Ａ～１０１Ｄが用いるアドレスとを分離する。よって、プロセッサ１０２Ａまたは１０２Ｂのいずれかが停止しても、残った方のプロセッサ１０２Ａまたは１０２Ｂとプロトコルチップ１０１Ａ～１０１Ｄとの間で、ホスト装置からの要求やホスト装置への応答を伝達し合うことができる。結果として、プロセッサ１０２Ａまたは１０２Ｂのいずれか一つが停止しても、ホスト装置からのＩＯ要求に継続して応答することができる。
図１に示すストレージシステム１が、プロセッサ１０２Ａまたは１０２Ｂのいずれか一つが停止しても、ホスト装置からのＩＯ要求に継続して応答する動作の例を、図２を用いて説明する。
図２において、プロトコルチップ１０１Ａは、図示しないホスト装置から要求（ホスト要求）を受信すると、これをスイッチ部１０５、アドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送付する（２０１）。アドレス変換部１０４Ａは、プロトコルチップ１０１Ａによって、プロセッサ１０２Ａへの送信のためにホスト要求に付与されているアドレスを、プロセッサ１０２Ａの使用するアドレスに変換する。
ホスト要求の典型的な例は、ストレージシステム１へのデータの格納である。この場合、格納するデータは、ホスト装置から、当該ホスト要求と共に送付してもよいし、一旦データ格納の要求だけ送付して、別途定める手順により、ホスト装置からデータ格納の要求とは別に、送付させてもよい。
またホスト要求の別の一つの例は、ストレージシステム１に格納されたデータの読み出しである。更にホスト要求の他の一つの例は、ストレージシステム１に格納されたデータの量や、まだ格納可能なデータの量の問い合わせである。更にストレージシステム１が正常に稼働しているか、ホスト装置とのデータの入出力が可能であるか、確認するホスト要求もあってもよい。
プロセッサ１０２Ａは、プロトコルチップ１０１Ａよりアドレス変換部１０４Ａを介してホスト要求を受けると、受けたホスト要求に従って、記憶デバイス１０７Ａを操作する記憶デバイスコマンドを生成し、バックエンドスイッチ１０６Ａを経由して、記憶デバイス１０７Ａに記憶デバイスコマンドを送付する（２０２）。
この記憶デバイスコマンドの一つの例はデータの格納である。この場合、格納するデータは当該の記憶デバイスコマンドと共に送付してもよいし、別途定める手順により、別に送付してもよい。また別の一つの例はデータの読み出しである。また記憶デバイスコマンドにも、ホスト装置からのホスト要求と同様に、記憶デバイス１０７Ａに格納可能なデータの量や、記憶デバイス１０７Ａが正常に稼働しているかどうか、確認する記憶デバイスコマンドもあってもよい。
記憶デバイス１０７Ａは、プロセッサ１０２Ａからの記憶デバイスコマンドを受信すると、再びバックエンドスイッチ１０６Ａを経由して、プロセッサ１０２Ａに記憶デバイス応答を返す（２０３）。
この記憶デバイス応答は、記憶デバイス１０７Ａが動作ステップ２０２でデータ格納の記憶デバイスコマンドを受信した場合には、正常にデータを格納したことを示す応答である。また記憶デバイス１０７Ａがステップ２０２において、データの読み出しの記憶デバイスコマンドを受信した場合には、正常にデータを読出したことを示す応答である。また読出したデータを当該の記憶デバイス応答と共に送付してもよい。あるいは、別途定める手順により、別に送付してもよい。
プロセッサ１０２Ａは、記憶デバイス１０７Ａより記憶デバイス応答を受信すると、これに応じてホスト応答を生成して、アドレス変換部１０４Ａ、スイッチ部１０５を経由して、プロトコルチップ１０１Ａにホスト応答を返す（２０４）。アドレス変換部１０４Ａは、プロトコルチップ１０１Ａへの送信のためにホスト応答にプロセッサ１０２Ａによって付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。この時、ステップ２０１において受信したホスト要求がデータの読み出しであった場合には、当該ホスト応答と共に読出したデータを送付してもよい。また読み出したデータの送付は、別途定める手順により、別に送付してもよい。
プロトコルチップ１０１Ａはプロセッサ１０２Ａからアドレス変換部１０４Ａを介してホスト応答を受信すると、図示しないホスト装置へ応答を返却する。この時、最初にホスト装置から受けた要求がストレージシステム１に格納されたデータの読み出しであった場合には、読出したデータを併せて返却してもよいし、別途定める手順により、別に返却してもよい。
次に、本実施例１において、プロセッサ１０２Ａが停止する際に、プロセッサ１０２Ａがコマンド送付先の変更をプロトコルチップ１０１Ａに送付する例を説明する。
引き続き、図２において、プロセッサ１０２Ａは、要求送付先変更指示を生成し、アドレス変換部１０４Ａ、スイッチ部１０５を経由してプロトコルチップ１０１Ａへ送付する（２０５）。アドレス変換部１０４Ａは、プロセッサ１０２Ａによりプロトコルチップ１０１Ａへの送信のために要求送付先変更指示に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。
要求送付の変更先は、当該変更指示の中で明示的に示してもよいし、要求送付変更先指示を受けたプロトコルチップ１０１Ａに予め定める規則により自動的に選択させてもよい。あるいは、別途ストレージシステム１内に、要求送付の変更先を決定する仕組みを別途設けてもよい。
その後プロセッサ１０２Ａは処理を停止する。この処理の停止の理由は、例えばＯＳのアップデートである。このような場合は、プロセッサ１０２Ａは停止することが事前にわかるので、処理を停止する前に、ステップ２０５の通り要求送付先変更指示をプロトコルチップ１０１Ａに送付することができる。
図２に示す例において、要求送付先変更指示を受信したプロトコルチップ１０１Ａは、その後、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部１０５、アドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送付する（２０６）。アドレス変換部１０４Ｂは、プロセッサ１０２Ｂへの送信のためにホスト要求にプロトコルチップ１０１Ａによって付与されているアドレスを、プロセッサ１０２Ｂの使用するアドレスに変換する。プロセッサ１０２Ｂは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ｂを経由して、記憶デバイス１０７Ａへ送付する（２０７）。
記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ｂを経由して、プロセッサ１０２Ｂに返却する（２０８）。記憶デバイス応答を受信したプロセッサ１０２Ｂは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ｂ及びスイッチ部１０５を経由して、プロトコルチップ１０１Ａに送付する（２０９）。アドレス変換部１０４Ｂは、プロセッサ１０２Ｂによりプロトコルチップ１０１Ａへの送信のためにホスト応答に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。
プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。この２０６から２０９に至るホスト要求などの送付動作は、処理を行うプロセッサが１０２Ａから１０２Ｂに代わり、それに伴いアドレス変換部１０４Ａが１０４Ｂに、バックエンドスイッチが１０６Ａから１０６Ｂに代わっただけで、ステップ２０１から２０４までの動作と同等である。
以上のように動作することにより、プロセッサ１０２Ａが処理を停止しても、ストレージシステム１は、ホスト要求を継続して受信し、応答を返すことが可能である。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ２０５の動作と同様に、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロセッサ１０２Ａからプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。または、処理を引継いだプロセッサ１０２Ｂがプロセッサ１０２Ａが処理を再開することを別途定める手段により検知して、２０５の動作と同様に、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。
あるいは、プロトコルチップ１０１Ａからの要求は、そのまま引き続きプロセッサ１０２Ｂが処理を行い、処理を再開したプロセッサ１０２Ａは、別のプロトコルチップ１０１Ｂ～１０１Ｄのいずれかの要求を処理するようにしてもよい。このようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、ホスト装置からの要求を処理することができる。
次に図３を用いて、実施例２を説明する。実施例２において、ストレージシステムの構成の例は、実施例１で説明した図１に示すストレージシステム１の構成と同じである。図１に示したストレージシステム１の構成を用いて、図２に示した実施例１と異なる動作を行うので、以下においては、その相違点を主に説明する。
図３は、実施例２におけるストレージシステム１の動作の例である。図３において、プロトコルチップ１０１Ａは、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部１０５、アドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送付する（３０１）。アドレス変換部１０４Ａは、プロトコルチップ１０１Ａによってプロセッサ１０２Ａへの送信のためにホスト要求に付与されているアドレスを、プロセッサ１０２Ａの使用するアドレスに変換する。
プロセッサ１０２Ａは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ａを経由して、記憶デバイス１０７Ａへ送付する（３０２）。記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ａを経由して、プロセッサ１０２Ａに返却する（３０３）。
記憶デバイス応答を受信したプロセッサ１０２Ａは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ａ及びスイッチ部１０５を経由して、プロトコルチップ１０１Ａに送付する（３０４）。アドレス変換部１０４Ａは、プロセッサ１０２Ａによりプロトコルチップ１０１Ａへの送信のためにホスト応答に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。
プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。このステップ３０１からステップ３０４に至るホスト要求などの送付動作は、図２に示したステップ２０１からステップ２０４までの動作と同じである。
次に、図３において、プロセッサ１０２Ａが処理を停止するものとする。この場合、処理の停止は、ＯＳアップデートのように事前に分かり、計画可能な要因によるものだけでなく、障害のように事前にはわからない要因で停止する場合も含んでもよい。事前に処理を停止することがわからない場合は、プロセッサ１０２Ａは、先に図２のステップ２０５で説明したような、送付先変更指示を処理停止前にプロトコルチップ１０１Ａに送付することはできない。
図３の例では、プロセッサ１０２Ａが処理を停止することはプロセッサ１０２Ａ自体では事前に知ることはできないが、プロセッサ１０２Ａが停止することをプロセッサ１０２Ｂが検出することができるものとする。よってプロセッサ１０２Ａが処理を停止すると、プロセッサ０２Ｂがこれを検知する（３０５）。
プロセッサ１０２Ｂは、プロセッサ１０２Ａが処理を停止したことを検知すると、これまでプロセッサ１０２Ａにホスト要求を送付していたプロトコルチップ１０１Ａに対し、要求送付先変更指示を、アドレス変換部１０４Ｂ、スイッチ部１０５を経由して送付する（３０６）。アドレス変換部１０４Ｂは、プロセッサ１０２Ｂによりプロトコルチップ１０１Ａへの送信のために要求送付先変更指示に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。
要求送付先変更指示を受信したプロトコルチップ１０１Ａは、その後、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部１０５、アドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送付する（３０７）。アドレス変換部１０４Ｂは、プロトコルチップ１０１Ａによってプロセッサ１０２Ｂへの送信のためにホスト要求に付与されているアドレスを、プロセッサ１０２Ｂの使用するアドレスに変換する。
プロセッサ１０２Ｂは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ｂを経由して、記憶デバイス１０７Ａへ送付する（３０８）。記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ｂを経由して、プロセッサ１０２Ｂに返却する（３０９）。記憶デバイス応答を受信したプロセッサ１０２Ｂは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ｂ及びスイッチ部１０５を経由して、プロトコルチップ１０１Ａに送付する（３１０）。アドレス変換部１０４Ｂは、プロセッサ１０２Ｂにより、プロトコルチップ１０１Ａへの送信のためにホスト応答に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。
プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。このステップ３０７から３１０に至るホスト要求などの送付動作は、図２に示したステップ２０６から２０９までの動作と同じである。
以上のように動作することにより、プロセッサ１０２Ａが事前に処理を停止することがわからなくても、プロセッサ１０２Ｂが、プロセッサ１０２Ａの処理停止を検出して、ホスト要求を引継いで処理する。これにより、ストレージシステム１は、ホスト要求を継続して受信し、応答を返すことができる。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ３０６の動作と同様に、プロセッサ１０２Ａは、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示を、プロセッサ１０２Ａからプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。
または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知して、ステップ３０６の動作と同様に、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。
あるいはプロトコルチップ１０１Ａからの要求は、そのまま引き続きプロセッサ１０２Ｂが処理を行い、処理を再開したプロセッサ１０２Ａは、別のプロトコルチップ１０１Ｂ～１０１Ｄのいずれかの要求を処理するようにしてもよい。このようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、ホスト装置からの要求を処理することができる。
図４及び図５を用いて、実施例３を説明する。図４は、実施例３に係るストレージシステムの構成の例である。図４において実施例３に係るストレージシステム２は、２つのストレージコントローラ４０１Ａと４０１Ｂ、８つの記憶デバイス１０７Ａ～１０７Ｈを含む。
ストレージコントローラ４０１Ａは、２つのプロトコルチップ１０１Ａ及び１０１Ｂと、１つプロセッサ１０２Ａと、１つのメモリ１０３Ａと、１つのアドレス変換部１０４Ａと、１つのスイッチ部４０５Ａと、１つの中央アドレス変換部４０４Ａと、１つのバックエンドスイッチ１０６Ａを含む。
ストレージコントローラ４０１Ｂは、２つのプロトコルチップ１０１Ｃ及び１０１Ｄと、１つプロセッサ１０２Ｂと、１つのメモリ１０３Ｂと、１つのアドレス変換部１０４Ｂと、１つのスイッチ部４０５Ｂと、１つの中央アドレス変換部４０４Ｂと、１つのバックエンドスイッチ１０６Ｂを含む。
図４には、２つのストレージコントローラ４０１Ａ及び４０１Ｂを図示するが、ストレージコントローラの数は２に限らず、２以上の任意である。またそれぞれのストレージコントローラ４０１Ａ及び４０１Ｂに含まれるプロトコルチップ、プロセッサ、メモリ、アドレス変換部、スイッチ部、中央アドレス変換部、バックエンドスイッチは、図４に示した数とは異なっていてよい。
記憶デバイス１０７Ａ～１０７Ｈは、図１に示した実施例１の記憶デバイス１０７Ａ～１０７Ｈと同じである。記憶デバイス１０７Ａ～１０７Ｈの数も図１に示した実施例１と同じく、８に限らず、任意である。あるいは、図１に示した実施例１の場合と同様に、記憶デバイス１０７Ａ～１０７Ｈをストレージシステム２内に搭載しなくてもよい。この場合、プロトコルチップ１０１Ａ～１０１Ｄの先にホスト装置以外に別のストレージシステムを接続してよい。プロセッサ１０２Ａまたは１０２Ｂは、データ読出しまたは格納の要求を、アドレス変換部１０４Ａまたは１０４Ｂ、スイッチ部４０５Ａまたは４０５Ｂを経由して、プロトコルチップ１０１Ａ～１０１Ｄから、接続した別のストレージシステムに送付して、データ読出しまたは格納を行わせてもよい。
それぞれのストレージコントローラ４０１Ａ及び４０１Ｂに含まれるプロトコルチップ１０１Ａ～１０１Ｄ、プロセッサ１０２Ａ及び１０２Ｂ、メモリ１０３Ａ及び１０３Ｂ、アドレス変換部１０４Ａ及び１０４Ｂ、バックエンドスイッチ１０６Ａ及び１０６Ｂは、図１に示した実施例１のプロトコルチップ１０１Ａ～１０１Ｄ、プロセッサ１０２Ａ及び１０２Ｂ、メモリ１０３Ａ及び１０３Ｂ、アドレス変換部１０４Ａ及び１０４Ｂ、バックエンドスイッチ１０６Ａ及び１０６Ｂと同じである。
但し、アドレス変換部１０４Ａは、プロトコルチップ１０１Ａ及び１０１Ｂが用いるアドレスと、プロセッサ１０２Ａが用いるアドレスを変換する。同様にアドレス変換部１０４Ｂは、プロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスをプロセッサ１０２Ｂが用いるアドレスに変換する。
図１に示した実施例１のスイッチ部１０５は、プロトコルチップ１０１Ａ～１０１Ｄと、アドレス変換部１０４Ａ及び１０４Ｂとの間のスイッチングを行う。これと比較して、スイッチ部４０５Ａは、プロトコルチップ１０１Ａ及び１０１Ｂと、アドレス変換部１０４Ａとのスイッチングに加えて、これらと中央アドレス変換部４０４Ａ及び４０４Ｂとの間のスイッチングを行う。また、スイッチ部４０５Ｂは、プロトコルチップ１０１Ｃ及び１０１Ｄと、アドレス変換部１０４Ｂとのスイッチングに加えて、これらと中央アドレス変換部４０４Ａ及び４０４Ｂとの間のスイッチングを行う。
ここでスイッチ部４０５Ａ及び４０５Ｂは、それぞれ中央アドレス変換部４０４Ａ及び４０４Ｂの両方に接続される。このようにすることによって、ストレージコントローラ４０１Ａ及び４０１Ｂの構成を対象（同一）にすることができ、ストレージコントローラ４０１Ａ及び４０１Ｂの制御方式を同一とすることができる。
よって、ストレージコントローラ４０１Ａ及び４０１Ｂは、まったく同一に構成できることになり、図１に示した構成に対して、図４に示した構成では、ストレージシステム２を構成する場合にストレージコントローラ４０１Ａ及び４０１Ｂを繰り返し構造で構成できるので、ストレージシステム２の規模を拡大したり、ストレージコントローラ４０１Ａまたは４０１Ｂの単位で交換が容易な構成にすることが可能である。その他、スイッチ部４０５Ａ及び４０５Ｂのスイッチング方式は、図１の実施例１のスイッチ部１０５と同様に、回線交換方式でもよいし、パケット交換方式でもよい。
中央アドレス変換部４０４Ａ及び４０４Ｂは、互いに同じストレージコントローラ４０１Ａまたは４０１Ｂ内のスイッチ部４０５Ａまたは４０５Ｂと、異なるストレージコントローラのスイッチ部４０５Ｂまたは４０５Ａと接続し、プロトコルチップ１０１Ａ及び１０１Ｂが用いるアドレスと、プロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスとを変換する。
このようにすることによって、プロセッサ１０２Ａが処理を停止する場合、プロセッサ１０２Ｂが用いるアドレスをアドレス変換部１０４Ｂがプロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスに変換し、中央アドレス変換部４０４Ａまたは４０４Ｂが更にプロトコルチップ１０１Ａ及び１０１Ｂが用いるアドレスに変換することができる。これにより、プロトコルチップ１０１Ａまたは１０１Ｂが受けるホスト装置からの要求を、継続してプロセッサ１０２Ｂで処理を行って応答を返すことができる。
またプロセッサ１０２Ｂが処理を停止する場合、プロセッサ１０２Ａが用いるアドレスをアドレス変換部１０４Ａがプロトコルチップ１０１Ａ及び１０１Ｂが用いるアドレスに変換し、中央アドレス変換部４０４Ａまたは４０４Ｂが更にプロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスに変換することができる。これにより、プロトコルチップ１０１Ｃまたは１０１Ｄが受けるホスト装置からの要求を、継続してプロセッサ１０２Ａで処理を行って応答を返すことができる。なお、中央アドレス変換部４０４Ａまたは４０４Ｂの一方が省略されていてもよい。
図４に示すストレージシステム２が、プロセッサ１０２Ａまたは１０２Ｂのいずれか一つが停止しても、ホスト装置からのＩＯ要求に継続して応答する動作の例を、図５を用いて説明する。
図５において、プロトコルチップ１０１Ａは、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部４０５Ａ、アドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送付する（５０１）。アドレス変換部１０４Ａは、プロトコルチップ１０１Ａによってプロセッサ１０２Ａへの送信のためにホスト要求に付与されているアドレスを、プロセッサ１０２Ａの使用するアドレスに変換する。
プロセッサ１０２Ａは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ａを経由して、記憶デバイス１０７Ａへ送付する（５０２）。記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ａを経由して、プロセッサ１０２Ａに返却する（５０３）。
記憶デバイス応答を受信したプロセッサ１０２Ａは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ａ及びスイッチ部４０５Ａを経由して、プロトコルチップ１０１Ａに送付する（５０４）。アドレス変換部１０４Ａは、プロセッサ１０２Ａにより、プロトコルチップ１０１Ａへの送信のためにホスト応答に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。
プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。このステップ５０１から５０４に至るホスト要求などの送付動作は、図２に示したステップ２０１から２０４までの動作と同等である。
次に、本実施例３において、プロセッサ１０２Ａが停止する際に、プロセッサ１０２Ａがコマンド送付先の変更をプロトコルチップ１０１Ａに送付する例を説明する。
引き続き、図５において、プロセッサ１０２Ａは、要求送付先変更指示を生成し、アドレス変換部１０４Ａ、スイッチ部４０５Ａを経由してプロトコルチップ１０１Ａへ送付する（５０５）。このステップ５０５の動作は、図２に示したステップ２０５と同等である。
その後プロセッサ１０２Ａは処理を停止する。この処理の停止の理由の例は、図２と同じく、例えばＯＳのアップデートである。このような場合は、プロセッサ１０２Ａは停止することが事前にわかるので、処理を停止する前に、動作５０５の通り要求送付先変更指示をプロトコルチップ１０１Ａに送付することができる。
図５に示す例において、要求送付先変更指示を受信したプロトコルチップ１０１Ａは、その後、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部４０５Ａ、中央アドレス変換部４０４Ｂ、スイッチ部４０５Ｂ、アドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送付する（５０６）。中央アドレス変換部４０４Ｂは、プロトコルチップ１０１Ａがプロセッサ１０２Ｂへ送付するために付与したアドレスを、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換する。アドレス変換部１０４Ｂは、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換された、プロセッサ１０２Ｂへ送付するためのアドレスを、更にプロセッサ１０２Ｂが使用するアドレスに変換する。
プロセッサ１０２Ｂは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ｂを経由して、記憶デバイス１０７Ａへ送付する（５０７）。記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ｂを経由して、プロセッサ１０２Ｂに返却する（５０８）。
記憶デバイス応答を受信したプロセッサ１０２Ｂは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ｂ、スイッチ部４０５Ｂ、中央アドレス変換部４０４Ｂ、及びスイッチ部４０５Ａを経由して、プロトコルチップ１０１Ａに送付する（５０９）。アドレス変換部１０４Ｂは、プロセッサ１０２Ｂがプロトコルチップ１０１Ａに送付するために付与したアドレスをプロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換する。中央アドレス変換部４０４Ｂは、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換された、プロトコルチップ１０１Ａに送付するためのアドレスを、更にプロトコルチップ１０１Ａ、１０１Ｂが使用するアドレスに変換する。
プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。このステップ５０６から５０９に至るホスト要求などの送付動作は、ステップ５０１から５０４までの動作と同等であり、以下の点が異なる。処理を行うプロセッサが１０２Ａから１０２Ｂに代わり、それに伴いアドレス変換部１０４Ａが１０４Ｂに、バックエンドスイッチが１０６Ａから１０６Ｂに代わっている。さらに、プロトコルチップ１０１Ａとプロセッサ１０２Ｂとの間の要求及び応答の伝達に新たに２つのスイッチ部４０５Ａ及び４０５Ｂと、中央アドレス変換部４０４Ｂの経由が加わっている。
以上のように動作することにより、プロセッサ１０２Ａが処理を停止しても、ストレージシステム２は、ホスト要求を継続して受信し、応答を返すことが可能である。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ５０５の動作と同様に、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロセッサ１０２Ａからプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。
または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知してもよい。ステップ５０５の動作と同様に、プロセッサ１０２Ｂは、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してよい。このようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、ホスト装置からの要求を処理することができる。
次に図６を用いて、実施例４を説明する。実施例４において、ストレージシステムの構成の例は、実施例３で説明した図４に示すストレージシステム２の構成と同じである。図４に示したストレージシステム２の構成を用いて、図５に示した実施例３と異なる動作を行うので、以下においては、その相違点を主に説明する。
図６は、実施例４におけるストレージシステム２の動作の例である。図６において、プロトコルチップ１０１Ａは、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部４０５Ａ、アドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送付する（６０１）。アドレス変換部１０４Ａは、プロトコルチップ１０１Ａによってプロセッサ１０２Ａへ送信するためにホスト要求に付与されているアドレスを、プロセッサ１０２Ａの使用するアドレスに変換する。
プロセッサ１０２Ａは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ａを経由して、記憶デバイス１０７Ａへ送付する（６０２）。記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ａを経由して、プロセッサ１０２Ａに返却する（６０３）。
記憶デバイス応答を受信したプロセッサ１０２Ａは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ａ及びスイッチ部４０５Ａを経由して、プロトコルチップ１０１Ａに送付する（６０４）。アドレス変換部１０４Ａは、プロセッサ１０２Ａにより、プロトコルチップ１０１Ａへの送信のためにホスト応答に付与されているアドレスを、プロトコルチップ１０１Ａが使用するアドレスに変換する。プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。このステップ６０１から６０４に至るホスト要求などの送付動作は、図５に示したステップ５０１から５０４までの動作と同じである。
次に、図６において、プロセッサ１０２Ａが処理を停止するものとする。この場合、処理の停止は、ＯＳアップデートのように事前に分かり、計画可能な要因によるものだけでなく、障害のように事前にはわからない要因で停止する場合も含んでもよい。事前に処理を停止することがわからない場合は、プロセッサ１０２Ａは、先に図５の動作５０５で説明したような、送付先変更指示を処理停止前にプロトコルチップ１０１Ａに送付することはできない。
図６の例では、プロセッサ１０２Ａが処理を停止することはプロセッサ１０２Ａ自体では事前に知ることはできないが、プロセッサ１０２Ａが停止することをプロセッサ１０２Ｂが検出することができるものとする。よって、プロセッサ１０２Ａが処理を停止すると、プロセッサ０２Ｂがこれを検知する（６０５）。
プロセッサ１０２Ｂは、プロセッサ１０２Ａが処理を停止したことを検知すると、これまでプロセッサ１０２Ａにホスト要求を送付していたプロトコルチップ１０１Ａに対し、要求送付先変更指示を、アドレス変換部１０４Ｂ、スイッチ部４０５Ｂ、中央アドレス変換部４０４Ｂ、スイッチ部４０５Ａを経由して送付する（６０６）。アドレス変換部１０４Ｂは、プロセッサ１０２Ｂによりプロトコルチップ１０１Ａへの送信のために要求送付先変更指示に付与されているアドレスを、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換する。さらに、中央アドレス変換部４０４Ｂは、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換された、プロトコルチップ１０１Ａへ送信するためのアドレスを、プロトコルチップ１０１Ａ、１０１Ｂが使用するアドレスに変換する。
要求送付先変更指示を受信したプロトコルチップ１０１Ａは、その後、図示しないホスト装置からの要求を受けると、該ホスト要求を、スイッチ部４０５Ａ、中央アドレス変換部４０４Ｂ、スイッチ部４０５Ｂ、アドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送付する（６０７）。中央アドレス変換部４０４Ｂは、プロトコルチップ１０１Ａがプロセッサ１０２Ｂへの送信のためにホスト要求に付与したアドレスを、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換する。アドレス変換部１０４Ｂは、さらに、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換された、プロセッサ１０２Ｂへ送信するためのアドレスを、プロセッサ１０２Ｂが使用するアドレスに変換する。
プロセッサ１０２Ｂは、ホスト要求を受けると、記憶デバイスコマンドを生成して、バックエンドスイッチ１０６Ｂを経由して、記憶デバイス１０７Ａへ送付する（６０８）。
記憶デバイス１０７Ａは、記憶デバイスコマンドを受け取ると、所定の動作を行い、結果を記憶デバイス応答として、バックエンドスイッチ１０６Ｂを経由して、プロセッサ１０２Ｂに返却する（６０９）。記憶デバイス応答を受信したプロセッサ１０２Ｂは、その内容に従って、ホスト応答を生成し、アドレス変換部１０４Ｂ及びスイッチ部４０５Ｂ、中央アドレス変換部４０４Ｂ、スイッチ部４０５Ａを経由して、プロトコルチップ１０１Ａに送付する（６１０）。
アドレス変換部１０４Ｂは、プロセッサ１０２Ｂがプロトコルチップ１０１Ａへの送信のためにホスト応答に付与したアドレスを、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換する。中央アドレス変換部４０４Ｂは、さらに、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスに変換された、プロトコルチップ１０１Ａへ送信するためのアドレスを、プロトコルチップ１０１Ａ、１０１Ｂが使用するアドレスに変換する。プロトコルチップ１０１Ａは、ホスト応答を受信すると、図示しないホスト装置へ応答を返却する。この６０７から６１０に至るホスト要求などの送付動作は、図５に示したステップ５０６から５０９までの動作と同じである。
以上のように動作することにより、プロセッサ１０２Ａが事前に処理を停止することがわからなくても、プロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を停止することを検出して、ホスト要求を引継いで処理するので、ストレージシステム２は、ホスト要求を継続して受信し、応答を返すことができる。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ６０６の動作と同様に、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロセッサ１０２Ａからプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。
または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知してもよい。プロセッサ１０２Ｂは、ステップ６０６の動作と同様に、プロセッサ１０２Ａへ要求送付先を変更する要求送付先変更指示をプロトコルチップ１０１Ａに送信して、プロトコルチップ１０１Ａからの要求送付先をプロセッサ１０２Ａに戻してもよい。これらのようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、ホスト装置からの要求を処理することができる。
図７及び図８を用いて、実施例５を説明する。図７は実施例５におけるストレージシステム３の構成の例である。図７に示したストレージシステム３の構成は、実施例１における図１に示したストレージシステム１の構成の例に対し、更に割込み制御プロセッサ７０１を持つ。またスイッチ部７０５は、割込み制御プロセッサ７０１、プロトコルチップ１０１Ａ～１０１Ｄ、アドレス変換部１０４Ａ、１０４Ｂの間のスイッチングを行う。
図７には１つの割込み制御プロセッサ７０１を図示するが、割込み制御プロセッサの数は１に限らず、任意である。特に割込み制御プロセッサ７０１をスイッチ部７０５に含めてもよい。ストレージシステム３のその他の構成は、図１に示したストレージシステム１と同じである。
割込み制御プロセッサ７０１は、プロトコルチップ１０１Ａ～１０１Ｄが割込み信号を送信する場合に、割込み信号をプロセッサ１０２Ａまたは１０２Ｂに割込み信号を送信する機能を備える。更に、割込み制御プロセッサ７０１は、スイッチ部７０５を経由して接続されるプロトコルチップ１０１Ａ～１０１Ｄが用いるアドレスを管理・制御する機能、例えば各プロトコルチップ１０１Ａ～１０１Ｄが用いるアドレスを決定し、付与する機能を持ってもよい。また、割込み制御プロセッサ７０１が使用するアドレスは、プロトコルチップ１０１Ａ～１０１Ｄと共通でよい。このような割込み信号の送信機能や、アドレスを管理・制御する機能は、すべて割込み制御プロセッサ７０１のハードウェアで実現してもよいし、割込み制御プロセッサ７０１が所定のプログラムを実行することで実現してもよい。
またプロセッサ１０２Ａは、実施例１で説明したように、処理を停止する場合に、割込み信号送信先をプロセッサ１０２Ａからプロセッサ１０２Ｂに変更する割込み送付先変更指示を割込み制御プロセッサ７０１に送信する。この動作の例を図８により、説明する。
図８において、プロトコルチップ１０１Ａが割込み信号を、スイッチ部７０５を経由して割込み制御プロセッサ７０１に送信する（８０１）。プロトコルチップ１０１Ａからの割込み信号を受信した割込み制御プロセッサ７０１は、割込み信号を複製し、スイッチ部７０５及びアドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送信する（８０２）。この時、割込み制御プロセッサ７０１は、割込み信号を複製した上で、プロセッサ１０２Ａが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。
なお、ここで、割込み信号は、割込み信号であることを表す特定の通信データに、プロトコルチップ１０１Ａがスイッチ部７０５を経由して割込み制御プロセッサ７０１に送付するために用いるアドレスを付与して送付してもよい。あるいは、特に図示しない専用信号線を設けて、プロトコルチップ１０１Ａから割込み制御プロセッサ７０１に割込み信号を直接送付してもよい。
同様に、割込み制御プロセッサ７０１は、割込みであることを示す特定の通信データに、割込み制御プロセッサ７０１がプロセッサ１０２Ａに送付するために用いるアドレスを付与して送付してもよい。この場合、割込み制御プロセッサ７０１がプロセッサ１０２Ａに送付するために付与したアドレスは、アドレス変換部１０４Ａにて、プロセッサ１０２Ａが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ７０１からプロセッサ１０２Ａに割込み信号を直接送付してもよい。
プロセッサ１０２Ａは、処理を停止する時、割込み送付先変更指示を、アドレス変換部１０４Ａ及びスイッチ部７０５を経由して、割込み制御プロセッサ７０１へ送付する（８０３）。アドレス変換部１０４Ａは、プロセッサ１０２Ａが割込み制御プロセッサ７０１への送信のために割込み送付先変更指示に付与したアドレスを割込み制御プロセッサ７０１が使用するアドレスに変換する。
割込み送付先変更指示を割込み制御プロセッサ７０１へ送付したプロセッサ１０２Ａは、処理を停止する。この処理の停止の理由は、図２と同じく、例えばＯＳのアップデートである。このような場合は、プロセッサ１０２Ａは停止することが事前にわかるので、処理を停止する前に、ステップ８０３の通り割込み送付先変更指示を割込み制御プロセッサ７０１に送付することができる。
図８において、割込み送付先変更指示を受信した割込み制御プロセッサ７０１は、その後、プロトコルチップ１０１Ａから、スイッチ部７０５を経由して割込み信号を受信すると（８０４）、ステップ８０２と同様に割込み信号を複製し、スイッチ部７０５、アドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送信する（８０５）。
このとき、ステップ８０２と同様に、割込み制御プロセッサ７０１は、割込み信号を複製した上で、プロセッサ１０２Ｂが処理を行い易いように割込み信号を加工する、または別の信号を付加してもよい。
また同様に、割込み制御プロセッサ７０１は、割込みであることを示す特定の通信データに、割込み制御プロセッサ７０１がプロセッサ１０２Ｂに送付するために用いるアドレスを付与して送付してもよい。この場合、割込み制御プロセッサ７０１が付与したアドレスは、アドレス変換部１０４Ｂにて、プロセッサ１０２Ｂが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ７０１からプロセッサ１０２Ｂに割込み信号を直接送付してもよい。
以上のようにすることによって、プロトコルチップ１０１Ａが割込み信号を送信する場合、プロセッサ１０２Ａが処理を停止しても、プロセッサ１０２Ｂに割込み信号を送信することで、継続してプロトコルチップ１０１Ａの割込み信号をプロセッサ１０２Ｂにおいて受信し、これに応じた割込み処理を行うことができる。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ８０３の動作と同様に、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示をプロセッサ１０２Ａから割込み制御プロセッサ７０１に送信して、割込み送付先をプロセッサ１０２Ａに戻してもよい。または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知してもよい。ステップ８０３の動作と同様に、プロセッサ１０２Ｂは、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示を割込み制御プロセッサ７０１に送信して、割込み送付先をプロセッサ１０２Ａに戻してよい。このようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、プロトコルチップ１０１Ａからの割込み信号を処理することができる。
次に図９を用いて、実施例６を説明する。実施例３において、ストレージシステムの構成の例は、実施例５で説明した図７に示すストレージシステム３の構成と同じである。図７に示したストレージシステム３の構成を用いて、図８に示した実施例５と異なる動作を行うので、以下においては、その相違点を主に説明する。
図９は、実施例６におけるストレージシステム３の動作の例である。図９において、プロトコルチップ１０１Ａが割込み信号を、スイッチ部７０５を経由して割込み制御プロセッサ７０１に送信する（９０１）。
プロトコルチップ１０１Ａからの割込み信号を受信した割込み制御プロセッサ７０１は、割込み信号を複製し、スイッチ部７０５及びアドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送信する（９０２）。この時、割込み制御プロセッサ７０１は、割込み信号を複製した上で、プロセッサ１０２Ａが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。
また、割込み制御プロセッサ７０１は、割込みであることを示す特定の通信データに、割込み制御プロセッサ７０１がプロセッサ１０２Ａに送付するために用いるアドレスを付与して送付してもよい。この場合、割込み制御プロセッサ７０１がプロセッサ１０２Ａに送付するために付与したアドレスは、アドレス変換部１０４Ａにて、プロセッサ１０２Ａが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ７０１からプロセッサ１０２Ａに割込み信号を直接送付してもよい。このステップ９０１から９０２における動作は、図８に示したステップ８０１から８０２における動作と同じである。
次に、図９において、プロセッサ１０２Ａが処理を停止するものとする。この場合、実施例２と同じく、処理の停止は、ＯＳアップデートのように事前に分かり、計画可能な要因によるものだけでなく、障害のように事前にはわからない要因で停止する場合も含んでもよい。事前に処理を停止することがわからない場合は、プロセッサ１０２Ａは、先に図８のステップ８０３で説明したような、割込み送付先変更指示を処理停止前に割込み制御プロセッサ７０１に送付することはできない。
図９の例では、プロセッサ１０２Ａが処理を停止することはプロセッサ１０２Ａ自体では事前に知ることはできないが、プロセッサ１０２Ａが停止することをプロセッサ１０２Ｂが検出することができるものとする。よって、プロセッサ１０２Ａが処理を停止すると、プロセッサ１０２Ｂがこれを検知する（９０３）。
プロセッサ１０２Ｂは、プロセッサ１０２Ａが処理を停止したことを検知すると、これまでプロセッサ１０２Ａに割込み信号を送付していた割込み制御プロセッサ７０１に対し、割込み送付先変更指示を、アドレス変換部１０４Ｂ、スイッチ部７０５を経由して送付する（９０４）。割込み送付先変更指示を割込み制御プロセッサ７０１へ送信するためにプロセッサ１０２Ｂによって付与されているアドレスは、アドレス変換部１０４Ｂにて、割込み制御プロセッサ７０１が使用するアドレスに変換される。
図９において、割込み送付先変更指示を受信した割込み制御プロセッサ７０１は、その後、プロトコルチップ１０１Ａから、スイッチ部７０５を経由して割込み信号を受信すると（９０５）、ステップ９０２と同様に割込み信号を複製し、スイッチ部７０５、アドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送信する（９０６）。
このとき、ステップ９０２と同様に、割込み制御プロセッサ７０１は、割込み信号を複製した上で、プロセッサ１０２Ｂが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。また、割込み制御プロセッサ７０１は、割込みであることを示す特定の通信データに、割込み制御プロセッサ７０１がプロセッサ１０２Ｂに送付するために用いるアドレスを付与して送付してもよい。この場合、プロセッサ１０２Ｂへ送信するために割込み制御プロセッサ７０１によって付与されたアドレスは、アドレス変換部１０４Ｂによって、プロセッサ１０２Ｂにより使用されるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ７０１からプロセッサ１０２Ｂに割込み信号を直接送付してもよい。
以上のようにすることによって、プロセッサ１０２Ａが事前に処理を停止することがわからなくても、プロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を停止することを検出して割込み信号の送信先をプロセッサ１０２Ｂに変更できる。これにより、継続してプロトコルチップ１０１Ａの割込み信号をプロセッサ１０２Ｂにおいて受信し、これに応じた割込み処理を行うことができる。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ９０４の動作と同様に、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示を、プロセッサ１０２Ａから割込み制御プロセッサ７０１に送信して、割込み送付先をプロセッサ１０２Ａに戻してもよい。
または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知してもよい。ステップ９０４の動作と同様に、プロセッサ１０２Ｂは、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示を割込み制御プロセッサ７０１に送信して、割込み送付先をプロセッサ１０２Ａに戻してよい。このようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、プロトコルチップ１０１Ａからの割込み信号を処理することができる。
図１０及び図１１を用いて、実施例７を説明する。図１０は実施例７におけるストレージシステム４の構成の例である。図１０に示したストレージシステム４の構成は、実施例３における図４に示したストレージシステム２の構成の例に対し、更にストレージコントローラ４１１Ａが割込み制御プロセッサ４１２Ａを持ち、ストレージコントローラ４１１Ｂが割込み制御プロセッサ４１２Ｂを持つ。
また、スイッチ部４１５Ａは、割込み制御プロセッサ４１２Ａ、プロトコルチップ１０１Ａ及び１０１Ｂ、アドレス変換部１０４Ａ、並びに中央アドレス変換部４０４Ａ及び４０４Ｂの間のスイッチングを行う。同様に、スイッチ部４１５Ｂは、割込み制御プロセッサ４１２Ｂ、プロトコルチップ１０１Ｃ及び１０１Ｄ、アドレス変換部１０４Ｂ、並びに中央アドレス変換部４０４Ａ及び４０４Ｂの間のスイッチングを行う。
図１０にはストレージコントローラ４１１Ａ及び４１１Ｂにそれぞれ１つずつの割込み制御プロセッサ４１２Ａ及び４１２Ｂを図示するが、割込み制御プロセッサの数は、任意である。特に割込み制御プロセッサ４１２Ａまたは４１２Ｂと同等の機能をスイッチ部４１５Ａまたは４１５Ｂに含めてもよい。ストレージシステム４のその他の構成は、図４に示したストレージシステム２と同じである。
割込み制御プロセッサ４１２Ａは、プロトコルチップ１０１Ａ及び１０１Ｂが割込み信号を送信する場合に、割込み信号をプロセッサ１０２Ａまたは１０２Ｂに割込み信号を送信する機能を備える。更に、割込み制御プロセッサ４１２Ａは、スイッチ部４１５Ａを経由して接続されるプロトコルチップ１０１Ａ及び１０１Ｂが用いるアドレスを管理・制御する機能、例えば各プロトコルチップ１０１Ａ及び１０１Ｂが用いるアドレスを決定し、付与する機能を持ってもよい。
また、割込み制御プロセッサ４１２Ａが使用するアドレスは、プロトコルチップ１０１Ａ、１０１Ｂが使用するアドレスと共通でよい。このような割込み信号の送信機能や、アドレスを管理・制御する機能は、すべて割込み制御プロセッサ４１２Ａのハードウェアで実現してもよいし、割込み制御プロセッサ４１２Ａが所定のプログラムを実行することで実現してもよい。
割込み制御プロセッサ４１２Ｂは、プロトコルチップ１０１Ｃ及び１０１Ｄが割込み信号を送信する場合に、割込み信号をプロセッサ１０２Ａまたは１０２Ｂに割込み信号を送信する機能を備える。更に、割込み制御プロセッサ４１２Ｂは、スイッチ部４１５Ｂを経由して接続されるプロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスを管理・制御する機能、例えば各プロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスを決定し、付与する機能を持ってもよい。また、割込み制御プロセッサ４１２Ｂが使用するアドレスは、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスと共通でよい。このような割込み信号の送信機能や、アドレスを管理・制御する機能は、すべて割込み制御プロセッサ４１２Ｂのハードウェアで実現してもよいし、割込み制御プロセッサ４１２Ｂが所定のプログラムを実行することで実現してもよい。
またプロセッサ１０２Ａは、実施例３で説明したように、処理を停止する場合に、割込み信号送信先をプロセッサ１０２Ａからプロセッサ１０２Ｂに変更する割込み送付先変更指示を割込み制御プロセッサ４１２Ｂに送信する。この動作の例を図１１により、説明する。
図１１において、プロトコルチップ１０１Ａが割込み信号を、スイッチ部４１５Ａを経由して割込み制御プロセッサ４１２Ａに送信する（８１１）。プロトコルチップ１０１Ａからの割込み信号を受信した割込み制御プロセッサ７０１は、割込み信号を複製し、スイッチ部４１５Ａ及びアドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送信する（８１２）。この時、割込み制御プロセッサ４１２Ａは、割込み信号を複製した上で、プロセッサ１０２Ａが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。
なお、ここで、割込み信号は、割込み信号であることを表す特定の通信データに、プロトコルチップ１０１Ａがスイッチ部４１５Ａを経由して割込み制御プロセッサ４１２Ａに送付するために用いるアドレスを付与して送付してもよい。あるいは、特に図示しない専用信号線を設けて、プロトコルチップ１０１Ａから割込み制御プロセッサ４１２Ａに割込み信号を直接送付してもよい。
同様に、割込み制御プロセッサ４１２Ａは、割込みであることを示す特定の通信データに、割込み制御プロセッサ４１２Ａがプロセッサ１０２Ａに送付するために用いるアドレスを付与して送付してもよい。この場合、割込み制御プロセッサ４１２Ａが付与したアドレスは、アドレス変換部１０４Ａにて、プロセッサ１０２Ａが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ４１２Ａからプロセッサ１０２Ａに割込み信号を直接送付してもよい。
プロセッサ１０２Ａは、処理を停止する時、割込み送付先変更指示を、アドレス変換部１０４及びスイッチ部４１５Ａを経由して、割込み制御プロセッサ４１２Ａへ送付する（８１３）。プロセッサ１０２Ａが、割込み制御プロセッサ４１２Ａへの送信のために割込み送付先変更指示に付与したアドレスは、割込み制御プロセッサ４１２Ａが使用するアドレスに変換される。
割込み送付先変更指示を割込み制御プロセッサ４１２Ａへ送付したプロセッサ１０２Ａは、処理を停止する。この処理の停止の理由は、図８と同じく、例えばＯＳのアップデートである。このような場合は、プロセッサ１０２Ａは停止することが事前にわかるので、処理を停止する前に、ステップ８１３の通り割込み送付先変更指示を割込み制御プロセッサ４１２Ａに送付することができる。
図１１において、割込み送付先変更指示を受信した割込み制御プロセッサ４１２Ａは、その後、プロトコルチップ１０１Ａから、スイッチ部４１５Ａを経由して割込み信号を受信すると（８１４）、ステップ８１２と同様に割込み信号を複製し、スイッチ部４１５Ａ、中央アドレス変換部４０４Ｂ、スイッチ部４１５Ｂ、及びアドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送信する（８１５）。このとき、ステップ８１２と同様に、割込み制御プロセッサ４１２Ａは、割込み信号を複製した上で、プロセッサ１０２Ｂが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。
また同様に、割込み制御プロセッサ４１２Ａは、割込みであることを示す特定の通信データに、割込み制御プロセッサ４１２Ａがプロセッサ１０２Ｂに送付するために用いるアドレスを付与して送付してもよい。この場合、割込み制御プロセッサ４１２Ａが付与したアドレスは、中央アドレス変換部４０４Ｂにて一旦プロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスに変換される。その後、さらに、プロトコルチップ１０１Ｃ及び１０１Ｄが用いるアドレスに変換された、プロセッサ１０２Ｂへ送付するためのアドレスは、アドレス変換部１０４Ｂにて、プロセッサ１０２Ｂが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ４１２Ａからプロセッサ１０２Ｂに割込み信号を直接送付してもよい。
以上のようにすることによって、プロトコルチップ１０１Ａが割込み信号を送信する場合、プロセッサ１０２Ａが処理を停止しても、プロセッサ１０２Ｂに割込み信号を送信することで、継続してプロトコルチップ１０１Ａの割込み信号をプロセッサ１０２Ｂにおいて受信し、これに応じた割込み処理を行うことができる。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ８１３の動作と同様に、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示をプロセッサ１０２Ａから割込み制御プロセッサ４１２Ａに送信して、割込み送付先をプロセッサ１０２Ａに戻してもよい。
または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知してもよい。プロセッサ１０２Ｂは、ステップ８１３の動作と同様に、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示を割込み制御プロセッサ４１２Ａに送信して、割込み送付先をプロセッサ１０２Ａに戻してよい。このようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、プロトコルチップ１０１Ａからの割込み信号を処理することができる。
次に図１２を用いて、実施例８を説明する。実施例８において、ストレージシステムの構成の例は、実施例７で説明した図１０に示すストレージシステム４の構成と同じである。図１０に示したストレージシステム４の構成を用いて、図１１に示した実施例７と異なる動作を行うので、以下においては、その相違点を主に説明する。
図１２は、実施例８におけるストレージシステム４の動作の例である。図１２において、プロトコルチップ１０１Ａが割込み信号を、スイッチ部４１５Ａを経由して割込み制御プロセッサ４１２Ａに送信する（９１１）。プロトコルチップ１０１Ａからの割込み信号を受信した割込み制御プロセッサ４１２Ａは、割込み信号を複製し、スイッチ部４１５Ａ及びアドレス変換部１０４Ａを経由して、プロセッサ１０２Ａに送信する（９１２）。
この時、割込み制御プロセッサ４１２Ａは、割込み信号を複製した上で、プロセッサ１０２Ａが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。また、割込み制御プロセッサ４１２Ａは、割込みであることを示す特定の通信データに、割込み制御プロセッサ４１２Ａがプロセッサ１０２Ａに送付するために用いるアドレスを付与して送付してもよい。
この場合、割込み制御プロセッサ４１２Ａがプロセッサ１０２Ａに送付するために付与したアドレスは、アドレス変換部１０４Ａにて、プロセッサ１０２Ａが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ４１２Ａからプロセッサ１０２Ａに割込み信号を直接送付してもよい。このステップ９１１から９１２における動作は、図１１に示したステップ８１１から８１２における動作と同じである。
次に、図１２において、プロセッサ１０２Ａが処理を停止するものとする。この場合、実施例６と同じく、処理の停止は、ＯＳアップデートのように事前に分かり、計画可能な要因によるものだけでなく、障害のように事前にはわからない要因で停止する場合も含んでもよい。事前に処理を停止することがわからない場合は、プロセッサ１０２Ａは、先に図１１のステップ８１３で説明したような、割込み送付先変更指示を処理停止前に割込み制御プロセッサ４１２Ａに送付することはできない。
図１２の例では、プロセッサ１０２Ａが処理を停止することはプロセッサ１０２Ａ自体では事前に知ることはできないが、プロセッサ１０２Ａが停止することをプロセッサ１０２Ｂが検出することができるものとする。よって、プロセッサ１０２Ａが処理を停止すると、プロセッサ１０２Ｂがこれを検知する（９１３）。
プロセッサ１０２Ｂは、プロセッサ１０２Ａが処理を停止したことを検知すると、これまでプロセッサ１０２Ａに割込み信号を送付していた割込み制御プロセッサ４１２Ａに対し、割込み送付先変更指示を、アドレス変換部１０４Ｂ、スイッチ部４１５Ｂ、中央アドレス変換部４０４Ｂ、スイッチ部４１５Ａを経由して送付する（９１４）。
プロセッサ１０２Ｂが割込み制御プロセッサ４１２Ａに送付するために割込み送付先変更指示に付与したアドレスは、アドレス変換部１０４Ｂにて、一旦、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスへ変換される。その後、さらに、プロトコルチップ１０１Ｃ、１０１Ｄが使用するアドレスへ変換された、割込み制御プロセッサ４１２Ａに送付するためのアドレスは、中央アドレス変換部４０４Ｂにて割込み制御プロセッサ４１２Ａが使用するアドレスに変換される。
図１２において、割込み送付先変更指示を受信した割込み制御プロセッサ４１２Ａは、その後、プロトコルチップ１０１Ａから、スイッチ部４１５Ａを経由して割込み信号を受信すると（９１５）、ステップ９１２と同様に割込み信号を複製し、スイッチ部４１５Ａ、中央アドレス変換部４０４Ｂ、スイッチ部４１５Ｂ、及びアドレス変換部１０４Ｂを経由して、プロセッサ１０２Ｂに送信する（９１６）。
このとき、ステップ９１２と同様に、割込み制御プロセッサ４１２Ａは、割込み信号を複製した上で、プロセッサ１０２Ｂが処理を行い易いように割込み信号を加工したり、別の信号を付加してもよい。また、割込み制御プロセッサ４１２Ａは、割込みであることを示す特定の通信データに、割込み制御プロセッサ４１２Ａがプロセッサ１０２Ｂに送付するために用いるアドレスを付与して送付してもよい。
この場合、割込み制御プロセッサ４１２Ａがプロセッサ１０２Ｂに送付するために付与したアドレスは、中央アドレス変換部４０４Ｂにて一旦プロトコルチップ１０１Ｃ、１０１Ｄが用いるアドレスに変換される。その後、さらに、プロトコルチップ１０１Ｃ、１０１Ｄが用いるアドレスに変換された、プロセッサ１０２Ｂに送付するためのアドレスは、アドレス変換部１０４Ｂにて、プロセッサ１０２Ｂが用いるアドレスに変換される。あるいは、特に図示しない専用信号線を設けて、割込み制御プロセッサ４１２Ａからプロセッサ１０２Ｂに割込み信号を直接送付してもよい。
以上のようにすることによって、プロセッサ１０２Ａが事前に処理を停止することが分からなくても、プロセッサ１０２Ｂがプロセッサ１０２Ａの処理停止を検出し、プロセッサ１０２Ｂに割込み信号を送信することで、継続してプロトコルチップ１０１Ａの割込み信号をプロセッサ１０２Ｂにおいて受信し、これに応じた割込み処理を行うことができる。
また、プロセッサ１０２Ａが処理を再開する場合、ステップ９１４の動作と同様に、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示をプロセッサ１０２Ａから割込み制御プロセッサ４１２Ａに送信して、割込み送付先をプロセッサ１０２Ａに戻してもよい。
または、処理を引継いだプロセッサ１０２Ｂが、プロセッサ１０２Ａが処理を再開することを別途定める手段により検知してもよい。ステップ９１４の動作と同様に、プロセッサ１０２Ｂは、プロセッサ１０２Ａへ割込み送付先を変更する割込み送付先変更指示を割込み制御プロセッサ４１２Ａに送信して、割込み送付先をプロセッサ１０２Ａに戻してよい。これらのようにすることで、プロセッサ１０２Ａが処理を再開する場合も滞りなく、プロトコルチップ１０１Ａからの割込み信号を処理することができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、上記の各構成・機能・処理部等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ等の記録装置、または、ＩＣカード、ＳＤカード等の記録媒体に置くことができる。また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆どすべての構成が相互に接続されていると考えてもよい。
１、２、３、４：ストレージシステム
１０１Ａ～Ｄ：プロトコルチップ
１０２Ａ、１０２Ｂ：プロセッサ
１０３Ａ、１０３Ｂ：メモリ
１０４Ａ、１０４Ｂ：アドレス変換部
１０５、４０５Ａ、４０５Ｂ、７０５、４１５Ａ、４１５Ｂ：スイッチ部
１０６Ａ、１０６Ｂ：バックエンドスイッチ
１０７Ａ～Ｈ：記憶デバイス
４０１Ａ、４０１Ｂ、４１１Ａ、４１１Ｂ：ストレージコントローラ
４０４Ａ、４０４Ｂ：中央アドレス変換部
７０１、４１２Ａ、４１２Ｂ：割込み制御プロセッサ

Claims (12)

  1. ホスト装置からの要求を処理するストレージシステムであって、
    前記ホスト装置との通信のプロトコルを制御するプロトコルチップと、
    前記ストレージシステムの制御を行う複数のプロセッサと、
    前記複数のプロセッサの内の第１のプロセッサが用いる第１のアドレスと、前記プロトコルチップが用いる第２のアドレスとを変換する第１のアドレス変換部と、
    前記複数のプロセッサの内の第２のプロセッサが用いる第３のアドレスと、前記プロトコルチップが用いる第２のアドレスとを変換する第２のアドレス変換部と、を含み、
    前記プロトコルチップは、前記ホスト装置からの要求を、前記第１のアドレス変換部を通じて、前記第１のプロセッサに送信し、
    前記第１のプロセッサは、前記プロトコルチップから送信された前記ホスト装置からの要求に対する応答を、前記第１のアドレス変換部を通じて、前記プロトコルチップに送信し、
    前記第１のプロセッサが処理を停止するとき、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示が、前記プロトコルチップに送信され、
    前記プロトコルチップは、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を受信したら、前記ホスト装置からの要求を、前記第２のアドレス変換部を通じて、前記第２のプロセッサに送信し、
    前記第２のプロセッサは、前記第２のプロセッサに送信された前記ホスト装置からの要求に対する応答を、前記第２のアドレス変換部を通じて、前記プロトコルチップに送信する、ストレージシステム。
  2. 請求項１に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第１のプロセッサが、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を、前記第１のアドレス変換部を通じて前記プロトコルチップに送信した後、前記第１のプロセッサが停止する、ストレージシステム。
  3. 請求項１に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第２のプロセッサが、前記第１のプロセッサの処理が停止することを検出し、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を、前記第２のアドレス変換部を通じて前記プロトコルチップに送信する、ストレージシステム。
  4. 請求項１に記載されたストレージシステムであって、
    更に、前記第２のアドレスを用いる第３のプロセッサを含み、
    前記プロトコルチップは割込み信号を前記第３のプロセッサに送信し、
    前記第３のプロセッサは、前記プロトコルチップからの割込み信号を受信すると、割込み信号を、前記第１のプロセッサに送信し、
    前記第１のプロセッサが処理を停止するとき、前記割込み信号を前記第２のプロセッサに送信する指示が前記第３のプロセッサに送信され、
    前記第３のプロセッサは、前記割込み信号を前記第２のプロセッサに送信する指示を受信した後、前記プロトコルチップから割込み信号を受信すると、前記第２のプロセッサに割込み信号を送信する、ストレージシステム。
  5. 請求項４に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第１のプロセッサが、前記割込み信号を前記第２のプロセッサに送信する指示を、前記第１のアドレス変換部を通じて前記第３のプロセッサに送信した後、前記第１のプロセッサが停止する、ストレージシステム。
  6. 請求項４に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第２のプロセッサが、前記第１のプロセッサの処理が停止することを検出し、前記割込み信号を前記第２のプロセッサに送信する指示を、前記第２のアドレス変換部を通じて前記第３のプロセッサに送信する、ストレージシステム。
  7. ホスト装置からの要求を処理するストレージシステムであって、
    複数のストレージコントローラを含み、
    前記複数のストレージコントローラの内の第１のストレージコントローラは、
    前記ホスト装置との通信のプロトコルを制御する第１のプロトコルチップと、
    前記ストレージシステムの制御を行う第１のプロセッサと、
    前記第１のプロセッサが用いる第１のアドレスと、前記第１のプロトコルチップが用いる第２のアドレスとを変換する第１のアドレス変換部と、を含み、
    前記複数のストレージコントローラの内の第２のストレージコントローラは、
    前記ホスト装置との通信のプロトコルを制御する第２のプロトコルチップと、
    前記ストレージシステムの制御を行う第２のプロセッサと、
    前記第２のプロセッサが用いる第３のアドレスと、前記第２のプロトコルチップが用いる第４のアドレスとを変換する第２のアドレス変換部と、を含み、
    前記第１のストレージコントローラと、前記第２のストレージコントローラの少なくとも一方は、前記第１のプロトコルチップが用いる第２のアドレスと前記第２のプロトコルチップが用いる第４のアドレスを変換する第３のアドレス変換部、を含み、
    前記第１のプロトコルチップは、前記ホスト装置からの要求を、前記第１のアドレス変換部を通じて、前記第１のプロセッサに送信し、
    前記第１のプロセッサは、前記第１のプロトコルチップから送信された前記ホスト装置からの要求に対する応答を、前記第１のアドレス変換部を通じて、前記第１のプロトコルチップに送信し、
    前記第１のプロセッサが処理を停止するとき、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示が、前記第１のプロトコルチップに送信され、
    前記第１のプロトコルチップは、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を受信すると、前記ホスト装置からの要求を、前記第３のアドレス変換部と前記第２のアドレス変換部とを通じて、前記第２のプロセッサに送信し、
    前記第２のプロセッサは、前記第１のプロトコルチップから前記第２のプロセッサに送信された前記ホスト装置からの要求に対する応答を、前記第２のアドレス変換部と前記第３のアドレス変換部とを通じて、前記第１のプロトコルチップに送信する、ストレージシステム。
  8. 請求項７に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第１のプロセッサが、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を、前記第１のアドレス変換部を通じて前記第１のプロトコルチップに送信した後、前記第１のプロセッサが停止する、ストレージシステム。
  9. 請求項７に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第２のプロセッサが、前記第１のプロセッサの処理が停止することを検出し、前記ホスト装置からの要求を前記第２のプロセッサに送信する指示を、前記第２のアドレス変換部と前記第３のアドレス変換部とを通じて前記第１のプロトコルチップに送信する、ストレージシステム。
  10. 請求項７に記載されたストレージシステムであって、
    前記第１のストレージコントローラは、更に、前記第２のアドレスを用いる第３のプロセッサを含み、
    前記第１のプロトコルチップは割込み信号を前記第３のプロセッサに送信し、
    前記第３のプロセッサは、前記第１のプロトコルチップからの割込み信号を受信すると、割込み信号を、前記第１のプロセッサに送信し、
    前記第１のプロセッサが処理を停止するとき、前記割込み信号を前記第２のプロセッサに送信する指示が前記第３のプロセッサに送信され、
    前記第３のプロセッサは、前記割込み信号を前記第２のプロセッサに送信する指示を受信した後、前記第１のプロトコルチップから割込み信号を受信すると、前記第２のプロセッサに割込み信号を送信する、ストレージシステム。
  11. 請求項１０に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第１のプロセッサが、前記割込み信号を前記第２のプロセッサに送信する指示を、前記第１のアドレス変換部を通じて前記第３のプロセッサに送信した後、前記第１のプロセッサが停止する、ストレージシステム。
  12. 請求項１０に記載されたストレージシステムであって、
    前記第１のプロセッサが処理を停止するとき、前記第２のプロセッサが、前記第１のプロセッサの処理が停止することを検出し、前記割込み信号を前記第２のプロセッサに送信する指示を、前記第２のアドレス変換部と前記第３のアドレス変換部とを通じて前記第３のプロセッサに送信する、ストレージシステム。
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