JPH0854254A

JPH0854254A - アブソリュートエンコーダ

Info

Publication number: JPH0854254A
Application number: JP6213169A
Authority: JP
Inventors: Takashi Katagiri; 崇片桐
Original assignee: Nidec Sankyo Corp
Current assignee: Nidec Sankyo Corp
Priority date: 1994-08-15
Filing date: 1994-08-15
Publication date: 1996-02-27

Abstract

(57)【要約】【目的】先行技術に対して機能的な支障を与えずに、
Ａ，Ｂ相を検出するセンサ及びアブソリュートカウンタ
の応答性を下げることを可能とし、消費電流の低減を図
る。【構成】少なくとも２相のインクリメンタル信号
Ａ’，Ｂ’を発生させるセンサ４ｂと、このセンサ４ｂ
の出力変化をアップカウントまたはダウンカウントする
カウンタ４３と、を備え、これらカウンタ４３及びセン
サ４ｂをバックアップするアブソリュートエンコーダに
おいて、通常電源がオンしている場合に、位相差の異な
るインクリメンタル信号Ｃ，Ｄを用いて、アブソリュー
トデータの分解能を向上させる手段２００，２０１を具
備してなるもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アブソリュートエンコ
ーダに関する。

【０００２】

【従来の技術】従来、例えばブラシレスモータ等のモー
タにおいては、モータ主軸の位置データの検出が行われ
ている。このデータの検出は、モータ主軸端部にＡ，
Ｂ，Ｚ相検出用の磁気記録媒体とＵ，Ｖ，Ｗ相検出用の
磁極検出用マグネットとを設け、磁気記録媒体から位置
データパルス信号を、磁極検出用マグネットから駆動用
位置データ信号をそれぞれ得ることにより行われてい
る。但し、Ａ，Ｂ相とは、回転方向に応じて位相進み遅
れが変化する主軸１回転当たりｎパルスの９０°位相パ
ルスを発生するパルス発生器の出力信号と、Ｚ相とはモ
ータ主軸１回転当たり１つのパルスを発生する原点パル
ス発生器の出力信号とそれぞれ定義する。また、Ｕ，
Ｖ，Ｗ相とは、モータの界磁マグネットの磁極位置に応
じたパルスを発生する磁極検出信号発生器の出力信号と
定義する。これらデータは、それぞれの伝送路を束ねた
ケーブルを介して制御装置に伝送され、これらデータに
基づいてフィードバック制御等の様々な処理がなされて
いる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記デ
ータ信号を伝送する装置においては、以下の問題点があ
った。すなわち、位置検出器をモータ主軸の絶対位置を
検出する所謂アブソリュートエンコーダとした場合に
は、Ａ相、Ｂ相、シリアル相（Ｚ，Ｕ，Ｖ，Ｗ相）及び
アブソリュートカウンタ値の４チャンネルの信号を伝送
するので、伝送線数が多く、それを束ねるケーブルも太
くしなければならないので、高コストとなるという問題
がある。しかも制御装置が比較的遠くに配置されている
場合には、伝送路を長くしなければならないので、さら
にその問題は大きくなる。また、ケーブルが太くなる
と、そのケーブルが機械本体内にも配線されている場合
には、そのケーブルの占有部分が大きく、また機械本体
外においては、ケーブルの振り回し等が制約され、さら
に機械本体内外の何れにおいてもケーブルを支持する支
持部材を比較的剛性の高い構造としなければならないの
で、設計の自由度が制限されるという問題もある。

【０００４】そこで、本出願人は、先に出願した特願平
５−９６６２９号明細書、特願平５−１７６０２１号明
細書において、上記問題点の解決を図っている。

【０００５】特願平５−９６６２９号明細書の方法は、
Ａ，Ｂ相より得た一定時間内の回転体、すなわちモータ
の回転した回転量及びＺ相並びにＵ，Ｖ，Ｗ相からなる
位置データをメインパラレル・シリアル変換器にてシリ
アル信号にすると共に、アブソリュートカウンタの出力
をサブパラレル・シリアル変換器にてシリアル信号に
し、このサブパラレル・シリアル変換器のシリアル信号
をメインパラレル・シリアル変換器のシリアル信号に重
畳して、１チャンネルの伝送路で制御装置（受信側）に
伝送するというものであり、受信側においては、これら
シリアル信号はメインシリアル・パラレル変換器にてパ
ラレル変換され、Ａ，Ｂ相の位置データはＡ，Ｂ相再生
器により再生され、Ｚ相並びにＵ，Ｖ，Ｗ相からなる位
置データはそのまま後続の処理に回され、アブソリュー
トカウンタ値はサブシリアル・パラレル変換器にてさら
にパラレル変換されて再生されるようになっている。

【０００６】また、特願平５−１７６０２１号明細書
は、特願平５−９６６２９号明細書の方法にあって生じ
る問題を解決するものであって、複数のパラレル・シリ
アル変換回路及びシリアル・パラレル変換回路をそれぞ
れ直列に接続してデータを伝送すると共に、伝送路上の
シリアル信号のフォーマットと、伝送路に対し前段のパ
ラレル・シリアル変換回路のフォーマットと、伝送路に
対して後段のシリアル・パラレル変換回路のフォーマッ
トとを同一とすることにより、サブ変換器及びその周辺
部とメイン変換器及びその周辺部とを同一とすることを
可能とし、特願平５−９６６２９号明細書のものに対し
て、設計、部品、管理等のコスト低減を図るというもの
である。

【０００７】また、パラレル・シリアル変換回路、シリ
アル・パラレル変換回路を伝送速度切り換え可能な個々
のＩＣとすることにより、変換器同士を別体で搭載でき
るようにし、サブ変換器を不要なユーザーにとっては該
サブ変換器を搭載しなくても良くし、特願平５−９６６
２９号明細書のものに対して、余分なコストを費やさな
いようにするというものである。

【０００８】さらにまた、複数のパラレル・シリアル変
換回路及びシリアル・パラレル変換回路をそれぞれ直列
に接続してデータを伝送すると共に、伝送路に対し前段
のパラレル・シリアル変換回路のフォーマットと、伝送
路に対して後段のシリアル・パラレル変換回路のフォー
マットとを調歩同期式の同一フォーマットとすることに
より、サブ変換器として市販の汎用ＩＣを用いることを
可能とし、特願平５−９６６２９号明細書のものに対し
て、設計、部品、管理等のコスト低減を図るというもの
でもある。

【０００９】しかしながら、上記明細書にあっても、以
下の問題点があった。すなわち、Ａ、Ｂ相の周波数が高
いために、該Ａ，Ｂ相を検出するセンサ及びアブソリュ
ートカウンタの応答性を上げざるを得ず、その結果消費
電流が大きくなるといった問題がある。

【００１０】また、Ｚ相の着磁が小さく、該Ｚ相を検出
するセンサ出力が小さくなってしまうので、センサ後段
の波形整形回路を高精度としなければならないといった
問題もある。

【００１１】そこで本発明は、消費電流が低減されるア
ブソリュートエンコーダを提供することを第１の目的と
する。

【００１２】また、第１の目的に加えて、センサ後段の
波形整形回路の精度の許容度が向上されるアブソリュー
トエンコーダを提供することを第２の目的とする。

【００１３】なお、本技術は、消費電流及びＺ相センサ
後段の処理回路精度に対して、Ａ相、Ｂ相、Ｚ相の着磁
ピッチ（磁気記録媒体の寸法、記録磁極数）とのトレー
ドオフが可能である。すなわち、発明の目的を、上述の
ように、着磁ピッチを現状の２倍、４倍にして消費電流
低減とＺ相センサ後段の処理回路精度の許容度改善を行
う場合と、それとは逆に消費電流、Ｚ相センサ後段の処
理回路精度の許容度、着磁ピッチを現状のままとして、
同じ磁気記録媒体の寸法で出力パルス数を増やすことを
目的とする場合、或いは１／２、１／４の媒体の寸法で
同じパルス数を出力することを目的とする場合である
（回路的に２倍、４倍のパルスを発生するので、同じ寸
法の磁気記録媒体を使用すれば、発生パルスは２倍、４
倍となり、位置検出器の分解能は向上する。逆に、同じ
発生パルスで良ければ、磁気記録媒体の直径は１／２、
１／４となる）。

【００１４】

【課題を解決するための手段】第１発明のアブソリュー
トエンコーダは上記第１の目的を達成するために、少な
くとも２相のインクリメンタル信号を発生させるセンサ
と、このセンサの出力変化をアップカウントまたはダウ
ンカウントするカウンタと、を備え、これらカウンタ及
びセンサをバックアップするアブソリュートエンコーダ
において、通常電源がオンしている場合に、位相差の異
なるインクリメンタル信号を用いて、アブソリュートデ
ータの分解能を向上させる手段を具備した。

【００１５】第２発明のアブソリュートエンコーダは上
記第２の目的を達成するために、上記第１発明に加え
て、少なくとも２相のインクリメンタル信号及び位相差
の異なるインクリメンタル信号からｍ倍（ｍ≧２）のパ
ルス数にすると共に、９０°の位相差を有する２個のイ
ンクリメンタル信号を出力するｍてい倍回路と、このｍ
てい倍回路の出力信号及び原点信号並びに前記てい倍前
のインクリメンタル信号から、該原点信号のパルス幅よ
り短いパルス幅を有する原点信号に変換する手段と、を
具備した。

【００１６】

【作用】このような第１手段におけるアブソリュートエ
ンコーダによれば、バックアップされるアブソリュート
カウンタ及びセンサの応答性を下げても、通常電源がオ
ンしている場合には、位相差の異なるインクリメンタル
信号が用いられて、アブソリュートデータの分解能が向
上され、先行技術（特願平５−１７６０２１号明細書）
と同じ分解能のアブソリュートデータが得られる。

【００１７】このような第２手段におけるアブソリュー
トエンコーダによれば、原点信号の着磁を大きくして
も、変換手段により、検出された原点信号はパルス幅が
狭められ、先行技術と同じパルス幅の原点信号が得られ
る。

【００１８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の第１の実施例を示すアブソリュー
トエンコーダを適用した信号伝送装置の概略斜視図、図
２はエンコーダ内の構成図、図３は制御装置内の構成図
をそれぞれ示しており、この信号伝送装置は、例えばロ
ボットのアーム部に適用されている。図１において、符
号１は、例えばブラシレスモータを示しており、モータ
１の主軸１ａの端面には、円盤状の磁極検出用マグネッ
ト２が設けられている。この磁極検出用マグネット２
は、Ｎ極とＳ極とが周方向に交互に着磁されており、
Ｕ，Ｖ，Ｗ相の駆動用位置データを送出するものであ
る。この磁極検出用マグネット２の手前には、円盤状の
磁気記録媒体３が設けられている。この磁気記録媒体３
は、Ｎ極とＳ極とが円周上に１極づつ並んで着磁される
上段部と、Ｎ極とＳ極とが円周上に交互に着磁される下
段部とを備えており、Ｚ，Ａ，Ｂ相の位置データを送出
するものである。

【００１９】ここで、本実施例においては、磁気記録媒
体３の下段部の着磁ピッチは、先行技術（特願平５−１
７６０２１号明細書）に対して２倍に伸ばされており、
上段部は先行技術に対して約２倍のパルス幅で着磁が施
されている。

【００２０】モータ１には、上記Ａ，Ｂ，Ｚ，Ｕ，Ｖ，
Ｗ相の位置データ及びモータの絶対位置データをそれぞ
れ検出するためのアブソリュートエンコーダ４が付設さ
れている。このエンコーダ４のケース４４（図が煩雑に
なるのを避けるために点線で示されている）内で磁極検
出用マグネット２、磁気記録媒体３の着磁部に対向する
位置には、ホール素子４ａ、ＭＲセンサ４ｂがそれぞれ
配置されており、ホール素子４ａは、後述の第１、第２
の波形整形回路４ｃ，４ｄ、４てい倍＋方向検出回路４
０、アップダウンカウンタ５、メインパラレル・シリア
ル変換器６、メイン通信制御部５０、第１のＣＲＣｂｉ
ｔ付加器５１、アブソリュートカウンタ４３、全電源電
圧低下検出器７０、温度異常検出器７１、２６ビットラ
ッチ７２、サブパラレル・シリアル変換器１３０、サブ
通信制御部７４、第２のＣＲＣｂｉｔ付加器５２、フレ
ーム番号発生部７３、ラインドライバ８、５Ｖ電源端子
１８ａ、バックアップ電源端子１８ｂ、グランド電源１
９、２てい倍回路２００、ＡＮＤ回路２０２、アブソリ
ュートデータ下位１ビット作成回路２０１より構成され
る信号処理回路１７のベース裏面に取り付けられてい
る。

【００２１】ここで、本実施例においては、ＭＲセンサ
４ｂは、磁気記録媒体３の下段部の着磁ピッチ（Ａ相、
Ｂ相用）が先行技術に対して２倍に伸ばされていること
から、それに合うように、先行技術に対してＭＲセンサ
パターンの変更が施されており、且つ０°、４５°、９
０°、１３５°の位相差で信号（Ｖａ’，Ｖｃ，Ｖ
ｂ’，Ｖｄ）を発生し得るように、ＭＲセンサパターン
の変更が施されている。

【００２２】また、ＭＲセンサ４ｂは、磁気記録媒体３
の上段部（Ｚ相用）が先行技術に対して約２倍のパルス
幅で着磁が施されていることから、約２倍のＺ相パルス
Ｖｚ’を発生し得るように、該先行技術に対してＭＲセ
ンサパターンの変更が施されている。

【００２３】ホール素子４ａ、ＭＲセンサ４ｂの出力線
は、図２に示されるように、矩形波に波形整形するため
の第１、第２の波形整形回路４ｃ，４ｄにそれぞれ接続
されている。第２の波形整形回路４ｄのＡ，Ｂ相の出力
線（信号Ａ’，Ｂ’が伝送されるもの）は、２てい倍回
路２００を構成する一方のＥｘ．ＮＯＲ（イクスクルー
シブ・ノア）ゲート２００ａに接続され、第１の波形整
形回路４ｃのＶｃ，Ｖｄ用の出力線（信号Ｃ、Ｄが伝送
されるもの）は、２てい倍回路２００を構成する他方の
Ｅｘ．ＮＯＲゲート２００ｂに接続されている（図１３
参照）。

【００２４】該２てい倍回路２００の出力線（信号Ａ
ｍ，Ｂｍが伝送されるもの）は、４てい倍パルスとアッ
プダウン信号にそれぞれ変換する４てい倍パルス＋方向
検出回路４０に接続されており、この４てい倍パルス＋
方向検出回路４０の出力線及びクリヤ、サンプリングの
指示信号を送出するメイン通信制御部５０の出力線は、
Ａｍ，Ｂｍ相の位相の進み遅れに対応してアップまたは
ダウンをカウントする６ビットのアップダウンカウンタ
５に接続されている。このアップダウンカウンタ５の出
力線は、メインパラレル・シリアル変換器６に接続され
ており、他の相（Ｕ，Ｖ，Ｗ相）の出力線は第１の波形
整形回路４ｃを介して直接上記メインパラレル・シリア
ル変換器６にそれぞれ接続されている。

【００２５】Ｖｃ用の第１の波形整形回路出力線（信号
Ｃが伝送されるもの）及び２てい倍回路２００の出力線
（信号Ａｍが伝送されるもの）は、ＡＮＤ回路２０２に
も接続されており、さらにこのＡＮＤ回路２０２には、
第１の波形整形回路からのＺ相の出力線（信号Ｚ’が伝
送されるもの）が接続されている。そして、ＡＮＤ回路
２０２の出力線（信号Ｚｍが伝送されるもの）は、上記
メインパラレル・シリアル変換器６に接続されている。

【００２６】上記第２の波形整形回路４ｄの出力線（信
号Ａ’，Ｂ’が伝送されるもの）は、２３ビットのアブ
ソリュートカウンタ４３にも接続されており、このアブ
ソリュートカウンタ４３とバックアップ電源を含む電源
電圧が低下した時に異常を知らしめる全電源電圧低下検
出器７０とモータ温度が異常に上昇したことを知らしめ
る温度異常検出器７１のそれぞれの出力線と、サブ通信
制御部７４の上記データを選択するための信号線は、２
６ビットラッチ７２にそれぞれ接続されている。

【００２７】上記２てい倍回路２００の出力線（信号Ａ
ｍ，Ｂｍが伝送されるもの）は、アブソリュートデータ
下位１ビット作成回路（Ｅｘ．ＯＲ回路：排他的論理
和）２０１にも接続されており、該アブソリュートデー
タ下位１ビット作成回路２０１の出力線（下位１ビッ
ト）は、上記２６ビットラッチ７２に接続されている。

【００２８】サブ通信制御部７４のインクリメント信号
線は２ビットのフレーム番号を発生するフレーム番号発
生部７３に接続されており、このフレーム番号発生部７
３と２６ビットラッチ７２とサブ通信制御部７４とエラ
ー検出用の第２のＣＲＣビット付加器５２の出力線及び
メイン通信制御部５０のアブソリュートシリアル信号入
力用クロック線は、サブパラレル・シリアル変換器１３
０にそれぞれ接続されている。このサブパラレル・シリ
アル変換器１３０の出力線は、上記メインパラレル・シ
リアル変換器６に接続されており、このメインパラレル
・シリアル変換器６には、エラー検出用の第１のＣＲＣ
ビット付加器５１の出力線も接続されている。そして、
メインパラレル・シリアル変換器６からのシリアル信号
線７は、ラインドライバ８に接続されている。

【００２９】このラインドライバ８のＢＵＳ線１０及び
反転ＢＵＳ線１１は、図３に示されるように、制御装置
１６内のラインレシーバ１４にそれぞれ接続されてい
る。信号処理回路１７及び制御装置１６にはグランド電
源１９，４２がそれぞれ設けられており、これらグラン
ド電源１９，４２同士はグランド電源線１３によりそれ
ぞれ接続されている。制御装置１６には、商用電源７６
に接続され５Ｖ程度の直流電源を形成する５Ｖ定電圧回
路７７及び停電時のバックアップを行うための電池から
なるバックアップ電源８０がそれぞれ設けられており、
５Ｖ定電圧回路７７からの５Ｖ電源線８１は信号処理回
路１７内の５Ｖ電源端子１８ａに、バックアップ電源８
０からのバックアップ電源線８２はバックアップ電源端
子１８ｂにそれぞれ接続されている。５Ｖ電源線８１、
バックアップ電源線８２、グランド電源線１３は、上記
ＢＵＳ線１０及び反転ＢＵＳ線１１と共にエンコーダケ
ーブル９内に束ねられており、このエンコーダケーブル
９は図示されない支持部材により適宜支持されている。

【００３０】上記５Ｖ電源端子１８ａ（バックアップさ
れない電源）には信号処理回路１７内の全ての回路が接
続されており（バックアップ電源系統へはダイオードを
経由して接続されており）、バックアップ電源端子１８
ｂ（バックアップされる電源）には、ＭＲセンサ４ｂ
（Ａ、Ｂ相を検出する図２における下側の部分のみ）、
第２の波形整形回路４ｄ、アブソリュートカウンタ４
３、全電源電圧低下検出器７０等が接続されている。図
２においては、各回路の上に示された黒塗り三角印によ
りバックアップ電源端子１８ｂが各回路に接続されてい
ることを示している。なお、図が煩雑となるのを避ける
ために、５Ｖ電源端子１８ａ，１８ｂから各回路に接続
される電源線は省略されている。

【００３１】制御装置１６内のラインレシーバ１４の出
力線は、図３に示されるように、シリアル信号線３０を
介してメインシリアル・パラレル変換器１５に接続され
ており、このメインシリアル・パラレル変換器１５から
上記Ｚ，Ｕ，Ｖ，Ｗ相の位置データとＡ，Ｂ相のカウン
タ値及びエラー検出用のＣＲＣビット並びにアブソリュ
ートシリアル信号をパラレルに出力できるようになって
いる。このメインシリアル・パラレル変換器１５のカウ
ンタ値の出力線は、正の値か負の値かを判別し、負の値
の場合には正の値に変更する絶対値回路４５に、Ｚ，
Ｕ，Ｖ，Ｗ相の位置データ及びカウンタ値及びアブソリ
ュートシリアル信号並びにＣＲＣビットの全出力線は、
エラー検出を行う第１のエラー検出器４８にそれぞれ接
続されており、この第１のエラー検出器４８のホールド
指示を行う出力線は絶対値回路４５及びラッチ４９にそ
れぞれ接続されている。

【００３２】第１のエラー検出器４８の出力は外部へ１
回エラーアラームとして出力され、また、３回連続検出
回路８３にも接続されている。３回連続検出回路８３の
出力は外部へ３回連続エラーアラームとして出力されて
いる。伝送路の品質のよい場合は、１回エラーアラーム
出力は図示されていないモータ通電停止回路へ接続され
ている。逆に、伝送路の品質の良くない場合は、３回連
続アラームかモータ通電停止回路に接続されている。

【００３３】このメインシリアル・パラレル変換器１５
の１フレームのシリアル信号に対応したリセット信号の
出力線は、１０ＭＨｚの基本クロックを入力とし、（２
ⁿ −１）個のパルスを発生させる１／１２分周器４３に
接続されており、この１／１２分周器４３の出力線は、
５種類の粗密の異なるパルス列をそれぞれ発生する１／
２ⁿ 分周器４４に接続されている。この１／２ⁿ 分周器
４４の出力線及び上記絶対値回路４５の出力線は、絶対
値に応じてパルスを選択するパルス発生器４６に接続さ
れており、このパルス発生器４６の出力線は、カウンタ
値ｂ₅ の値（詳しくは後述）に従ってアップダウンの切
り換えを行い、Ａｍ相、Ｂｍ相の矩形波の再生を行うＡ
ｍＢｍ相発生回路４７に接続されている。

【００３４】上記メインシリアル・パラレル変換器１５
からのアブソリュートシリアル信号線はサブシリアル・
パラレル変換器１３１に接続されており、このサブシリ
アル・パラレル変換器１３１には、上記１０ＭＨｚの基
本クロックを３８分の１に分周する１／３８分周器８４
の出力線が接続されている。

【００３５】サブシリアル・パラレル変換器１３１のア
ブソリュートカウンタ値及びフレーム番号及び全電源電
圧低下エラーデータ及び温度異常エラーデータ並びにＣ
ＲＣビットの全出力線は、エラー検出を行う第２のエラ
ー検出器８７に接続されており、第２のエラー検出器８
７の出力は外部へ１回エラーアラームとして出力され、
伝送路の品質のよい場合は、１回エラーアラーム出力は
図示されていないモータ通電停止回路へ接続されてい
る。

【００３６】サブシリアル・パラレル変換器１３１の２
ビットのフレーム番号を出力する出力線はフレーム番号
判別器８５に、８ビットのアブソリュートカウンタデー
タを含む全データを出力する出力線はデマルチプレクサ
８６にそれぞれ接続されており、フレーム番号判別器８
５からのフレーム選択信号線はデマルチプレクサ８６に
接続されている。デマルチプレクサ８６には８ビットの
フレームラッチ８８〜９１がそれぞれ接続されており、
第０フレームラッチ８８からは全電源電圧が低下したか
否かの情報とモータ温度が異常に上昇したか否かの情報
が、第１フレームラッチ８９からはアブソリュートカウ
ンタの上位８ビット（ａｄ₂₃’〜ａｄ₁₆’）が、第２フ
レームラッチ９０からはアブソリュートカウンタの中位
８ビット（ａｄ₁₅’〜ａｄ₈ ’）が、第３フレームラッ
チ９１からはアブソリュートカウンタの下位８ビット
（ａｄ₇ ’〜ａｄ₀ ’）がそれぞれ得られるようになっ
ている。

【００３７】ここで、送信側のメインパラレル・シリア
ル変換器６とサブパラレル・シリアル変換器１３０、第
１のＣＲＣビット付加器５１と第２のＣＲＣビット付加
器５２、メイン通信制御部５０とサブ通信制御部７４は
それぞれ同一の回路より構成されており、また受信側の
メインシリアル・パラレル変換器１５とサブパラレル・
シリアル変換器１３１、第１のエラー検出器４８と第２
のエラー検出器８７もそれぞれ同一の回路より構成され
ている（理由については後述）。

【００３８】そして、制御装置１６とモータ１とは、図
１に示されるようにモータケーブル３１により接続され
ており、制御装置１６からモータ１を駆動できるように
なっている。

【００３９】次に、上記信号伝送装置の動作について、
以下説明する。モータ１を稼働すべく、制御装置１６か
らモータケーブル３１を介して駆動電力がモータ１に供
給されると、主軸１ａが回転を始め、磁極検出用マグネ
ット２及び磁気記録媒体３により磁界が変化する。この
磁界の変化は、ホール素子４ａにおいてはＵ，Ｖ，Ｗ相
の駆動用位置データとしてそれぞれ検出される。また、
ＭＲセンサ４ｂにおいてはＺ，Ａ，Ｂ相の位置データと
してそれぞれ検出され、Ａ，Ｂ相は正弦波として検出さ
れる。これらデータ信号Ｖｕ，Ｖｖ，Ｖｗ，Ｖｚ’，Ｖ
ａ’，Ｖｂ’，Ｖｃ，Ｖｄ（図２参照）は、第１、第２
の波形整形回路４ｃ，４ｄに入力されて矩形波に波形整
形される。

【００４０】上記ＭＲセンサ４ｂにより検出されたデー
タ信号Ｖｚ’を示したのが図１１（ｆ）であり、第１の
波形整形回路４ｃからは、図１１（ｇ）に示される矩形
波Ｚ’が出力される。また、ＭＲセンサ４ｂにより検出
されたデータ信号Ｖａ’，Ｖｃ，Ｖｂ’，Ｖｄを示した
のが図１２（ａ）であり（位相差は上述のように０°、
４５°、９０°、１３５°）、第１の波形整形回路４
ｃ、第２の波形整形回路４ｄからは、図１２（ｂ）〜
（ｅ）（図１１（ｈ）〜（ｋ）も同じ）に示される矩形
波Ａ’，Ｂ’，Ｃ，Ｄが出力される。

【００４１】上記データ信号Ｖｚ’及び矩形波Ｚ’，
Ａ’，Ｂ’に対応する先行技術のデータ信号Ｖｚ及び矩
形波Ｚ，Ａ，Ｂを示したのが図１１（ａ）〜（ｄ）であ
り、図から明らかなように、矩形波Ｚ’のパルス幅は先
行技術の矩形波Ｚの２倍に、また矩形波Ａ’，Ｂ’の周
波数は先行技術の矩形波Ａ，Ｂに対して１／２になって
いる。

【００４２】上記信号Ａ’，Ｂ’，Ｃ，Ｄは、２てい倍
回路２００に入力され、該２てい倍回路２００からは、
図１１（ｌ）、（ｍ）（図４の（ｂ），（ｃ）に示され
るものと同じ）に示されるような、排他的論理和を反転
した信号Ａｍ，Ｂｍが出力される。

【００４３】信号Ａｍ及び上記信号Ｃ，Ｚ’はＡＮＤ回
路２０２に入力されて論理積がとられ、該ＡＮＤ回路２
０２からは、図１１（ｎ）に示されるような、矩形波Ｚ
ｍが出力される。これら信号Ｚｍ，Ａｍ，Ｂｍは、先行
技術の対応する信号Ｚ，Ａ，Ｂ（図１１（ｂ）〜（ｄ）
参照）に対して、図から判るように、同じ（同様なパル
ス幅）となっている。そして、Ｚ相の信号Ｚｍはメイン
パラレル・シリアル変換器６に入力される。

【００４４】このように、本実施例においては、２てい
倍回路２００の出力信号Ａｍ及び原点信号Ｚ’並びにイ
ンクリメンタル信号Ａ’，Ｂ’とてい倍前のインクリメ
ンタル信号Ｃから、該原点信号Ｚ’のパルス幅より短い
パルス幅を有する原点信号Ｚｍに変換する手段たるＡＮ
Ｄ回路２０２と、を具備しているので、原点信号の着磁
を大きくしても、ＡＮＤ回路２０２により、検出された
原点信号Ｚ’はパルス幅が狭められ、先行技術と同じパ
ルス幅の原点信号Ｚを得ることができるようになってい
る。すなわち、原点信号の着磁を大きくすることができ
るようになっており、原点信号を検出するセンサ４ｂ後
段の第１の波形整形回路４ｃの精度の許容度を向上する
ことが可能となっている。

【００４５】ところで、第２の波形整形回路４ｄからの
信号Ａ’，Ｂ’はアブソリュートカウンタ４３にも入力
されており、このアブソリュートカウンタ４３からは、
図１１（ｏ）に示されるような、上位２３ビットの信号
ａｄ₁ 〜ａｄ₂₃として出力され、この上位２３ビットの
信号ａｄ₁ 〜ａｄ₂₃及び全電源電圧低下検出器７０、温
度異常検出器７１からのそれぞれ１ビットのエラー信号
は、２６ビットラッチ７２に入力される。

【００４６】また、上記２てい倍回路２００からの信号
Ａｍ，Ｂｍは、アブソリュートデータ下位１ビット作成
回路２０１にも入力されており、該アブソリュートデー
タ下位１ビット作成回路２０１において排他的論理和が
とられ、図１１（ｐ）に示されるような、パルス波形が
２６ビットラッチ７２に入力される。そして、サブ通信
制御部７４からのデータ選択信号に従って２６ビットの
ラッチがなされ、８ビット毎のサブパラレル・シリアル
変換器１３０へのデータの送出が行われる。

【００４７】ここで、全電源電圧低下検出器７０におい
ては、５Ｖ電源電圧及びバックアップ電源電圧が所定電
圧より低下した際に異常信号として０が送出され、温度
異常検出器７１においては、モータの巻線温度あるいは
エンコーダ室内温度が所定値に達したら異常信号として
０が送出されるようになっている。

【００４８】２６ビットラッチ７２から出力される８ビ
ットのデータはサブパラレル・シリアル変換器１３０に
入力され、さらに２ビットのフレーム番号も入力され、
このサブパラレル・シリアル変換器１３０からは図７
（ａ）〜（ｄ）に示されるようなフォーマットのシリア
ル信号ａｄが送出される。このシリアル信号は、図７
（ａ）〜（ｄ）に示される４つフレームで１回分のデー
タとなっている。なお、符号としてはマンチェスタ符号
が使用されており、このマンチェスタ符号は、図９
（ａ）に示されるように、例えば０の時ビットの真ん中
で立ち上がり、１の時立ち下がるようになっている（以
降このフォーマットをフォーマットＢと記し、このフォ
ーマットＢについての詳細は後述する）。

【００４９】すなわち、通常電源がオンしている場合
（５Ｖ定電圧回路７７が動作してる場合）には、図１１
（ｑ）に示されるように、バックアップされていた上位
２３ビットのアブソリュートカウンタ値（図１１（ｏ）
参照）に下位１ビットのアブソリュートカウンタ値（図
１１（ｐ）参照）を連結し２４ビットとして、伝送する
ようになっている。この２４ビット連結時のアブソリュ
ートカウンタ値に対応する先行技術のアブソリュートカ
ウンタ値を示したのが図１１（ｅ）であり、図から判る
ように、両者とも同じとなっている。

【００５０】このように、本実施例においては、通常電
源がオンしている場合に、位相差の異なるインクリメン
タル信号Ｃ，Ｄを用いて、アブソリュートデータの分解
能を向上させる手段たるアブソリュートデータ下位１ビ
ット作成回路２０１を具備しているので、バックアップ
されるアブソリュートカウンタ４３及びＭＲセンサ４ｂ
（図２における下側のもの）の応答性を下げても、通常
電源がオンしている場合には、位相差の異なるインクリ
メンタル信号Ｃ，Ｄが用いられて、アブソリュートデー
タの分解能が向上されるようになっており、先行技術と
同じ分解能のアブソリュートデータを得ることができる
ようになっている。すなわち、バックアップされるアブ
ソリュートカウンタ４３及びＭＲセンサ４ｂの応答性を
下げることができるようになっており、消費電流を低減
することが可能となっている。

【００５１】ところで、上記２てい倍回路２００の出力
信号Ａｍ，Ｂｍは、４てい倍パルス＋方向検出回路４０
において４てい倍パルス並びにアップダウン信号に変換
され、これら４てい倍パルス並びにアップダウン信号は
６ビットのアップダウンカウンタ５に入力され、アップ
ダウンカウンタ５においてアップカウントまたはダウン
カウントされる。

【００５２】ここで、上記４てい倍パルス＋方向検出回
路４０及びアップダウンカウンタ５の動作の一例を示し
たのが図６である。同図に示されるように、４てい倍パ
ルス（ａ）は信号Ａｍ，Ｂｍのエッジ（信号の切り換わ
り部分）に従って発生し、アップダウン信号（ｂ）は信
号Ａｍ，Ｂｍの位相の進み遅れに従って、Ｂｍ相が進ん
でいる場合にはアップを、Ａｍ相が進んでいる場合には
ダウンを指示するようになっており、アップダウンカウ
ンタ５のカウンタ値（ｃ）は、これら４てい倍パルス
（ａ）及びアップダウン信号（ｂ）に従って、階段状の
カウントがなされるようになっている。

【００５３】ところで、アップダウンカウンタ５は、メ
イン通信制御部５０からの図４（ｅ）に示されるサンプ
リング信号に従って、一定時間毎にカウンタ値のサンプ
リングを行うようになっており、このサンプリングされ
たカウンタ値をメインパラレル・シリアル変換器６にロ
ードすると、メイン通信制御部５０からの図４（ｆ）に
示されるクリヤ信号に従ってカウンタ値をクリヤするよ
うになっている。ここで、本実施例においては、信号Ａ
ｍ，Ｂｍの位相の進み具合はＢｍ相が常に進んでいるの
で、アップダウンカウンタ５のカウンタ値は、図４の
（ｄ）に示されるようになる。

【００５４】そして、これらカウンタ値は６ビットの信
号ｂ₀ 〜ｂ₅ としてメインパラレル・シリアル変換器６
に入力され、一方、上記矩形波に整形された位置データ
信号Ｕ，Ｖ，Ｗは、直接このメインパラレル・シリアル
変換器６にそれぞれ入力される。すなわち、６ビットの
アップダウンカウンタ値及び位置データ信号Ｕ，Ｖ，
Ｗ，Ｚｍ並びに上述のアブソリュートシリアル信号は共
に、メインパラレル・シリアル変換器６に入力され、こ
のメインパラレル・シリアル変換器６からは図４（ａ）
に示されるようなフォーマットのシリアル信号が送出さ
れる（以降このフォーマットをフォーマットＡと記
す）。

【００５５】なお、カウンタ値のｂ₅ をＭＳＢ、ｂ₀ を
ＬＳＢとしており、Ｂｍ相の位相が進んでいる場合には
ｂ₅ ＝０、Ａｍ相の位相が進んでいる場合にはｂ₅ ＝１
となるように設定している。

【００５６】また、図４の（ｂ），（ｃ）における丸印
で囲まれた数字は、図４の（ｄ）におけるそれらに対応
している。つまり（ｂ），（ｃ）のＡｍ，Ｂｍ相の変化
点がカウンタ値の変化に対応していることを示してい
る。また、（ｄ）の丸印で囲まれていない数字はカウン
タ値を示している。

【００５７】ここで、上記アップダウンカウンタ５を６
ビットとした理由を説明する。メインパラレル・シリア
ル変換器６から出力するシリアル信号の伝送速度を、例
えば５００ｋｂｐｓ、またシリアル信号のフォーマット
を図４（ａ）とすると１フレームのサンプリングに当た
り３８μｓかかることになる。Ａｍ，Ｂｍ相が主軸１ａ
の１回転当たり２０４８パルス出力され、主軸が最高５
０００ｒｐｍで回転すると仮定すると、４てい倍パルス
の周波数は５０００ｒｐｍ÷６０秒×２０４８パルス×４てい倍＝
６８２．７ｋＨｚとなる。サンプリング周期は上述の如く３８μｓである
から、この間に６８２．７ｋＨｚ×３８μｓ＝２５．９パルス／周期のパルスが入ることになる。ここで、２５．９＜３１＝
２⁵ −１であるから、カウント方向を考慮してアップダ
ウンカウンタ５のカウンタ値は６ビットで充分となる。

【００５８】上記フォーマットＡは、上述の通り伝送速
度を５００ｋｂｐｓとしており、１フレーム当たりの伝
送時間を３８μｓとしている。符号２０は各種データ送
信前の３ビットの休みスペースを、２１はスペース２０
に続き送信開始を知らしめる１ビットの０のスタートビ
ットを、２２はスタートビット２１に続きアップダウン
カウンタ５から伝送される６ビットのアップダウンカウ
ンタ値を、２３はカウンタ値２２に続き波形整形回路４
ｃから伝送される各１ビットの位置データ信号Ｕ，Ｖ，
Ｗ，Ｚｍを、２４は位置データ信号２３に続きサブパラ
レル・シリアル変換器１３０から伝送されるアブソリュ
ートカウンタ値２４ビット、異常信号２ビットのアブソ
リュートシリアル信号のうちの１ビットのａｄを、２５
は一連のデータを検査する４ビットのＣＲＣビットをそ
れぞれ示している。ここで、このＣＲＣビット２５は、
エラー検出用の第１のＣＲＣビット付加器５１からの信
号によりデータ信号に付加されるようになっており、休
みスペース２０，スタートビット２１，アップダウンカ
ウンタ値２２，位置データ信号２３，アブソリュートシ
リアル信号のうちの１ビットａｄ２４，ＣＲＣビット２
５からなる１９ビットにより１フレームが構成されてい
る。従って、１ビット当たりの伝送時間は３８μｓ÷１
９ビット＝２μｓとなっている。符号としては、サブパ
ラレル・シリアル変換器１３０の場合と同様にマンチェ
スタ符号が使用されており、このマンチェスタ符号は、
上述の如く、０の時ビットの真ん中で立ち上がり、１の
時立ち下がるようになっている。

【００５９】上記１フレームのシリアル信号は、ホール
素子４ａ及びＭＲセンサ４ｂからの検出信号に従って、
伝送データを更新しながら繰り返しラインドライバ８、
エンコーダケーブル９を介して制御装置１６に伝送され
る。この信号は、上述の如く、メイン通信制御部５０か
らのサンプリング信号、クリヤ信号に従って一定時間毎
にサンプリングされた信号である。

【００６０】上記シリアル信号は、エンコーダケーブル
９を介して制御装置１６内のラインレシーバ１４に受信
される。このシリアル信号は、メインシリアル・パラレ
ル変換器１５においてパラレル信号に変換され、ＣＲＣ
ビット２５を確認した時点、すなわち図５の（ｇ）に示
されるタイミングでデータが発生する。

【００６１】パラレル変換されたＵ，Ｖ，Ｗ，Ｚ相の位
置データＵ’，Ｖ’，Ｗ’，Ｚｍ’はそのまま後続の処
理に回され、一方６ビットのカウンタ値は絶対値回路４
５に入力され、絶対値回路４５において、ｂ₅ の値に基
づいて正の値か負の値かが判別される。ここで、ｂ₅ ＝
０の場合に正の値、ｂ₅ ＝１の場合に負の値と判別する
ようになっており、ｂ₅ ＝１の場合には、１０００００
（２）−ｂ₄ ｂ₃ ｂ₂ｂ₁ ｂ₀ （２）の計算をして出力
する。この出力は５ビットとなり、ｂ₄ ’ｂ₃’ｂ₂ ’
ｂ₁ ’ｂ₀ ’と符号化される。なお、括弧内の数字は進
数を表しており、（２）は２進法の数であることを示し
ている。

【００６２】次に、１／１２分周器４３について説明す
る。上述のカウンタの必要ビット数の計算によれば、後
段のパルス発生器４６において３８μｓ間に最高２６個
のパルスを発生すれば良いが、本実施例においてはＡ，
Ｂ相の信号のジッタを少なくするために、３８μｓ間に
３１パルスを発生し得るクロックが必要となる（詳しく
は後述）。すなわち、３１パルス÷３８μｓ＝８１５．８ｋＨｚのクロックが必要となる。これは基本クロックを１０Ｍ
Ｈｚとすると、１０ＭＨｚ÷８１５．８ｋＨｚ＝１２．３分周すれば良い。従って、本実施例においては、１／１２分
周器４３を用いている。

【００６３】しかしながら、この１／１２分周器４３の
出力、すなわち１０／１２ＭＨｚクロックの３１パルス
が３８μｓにぴたりと一致しないので、メインシリアル
・パラレル変換器１５から１フレームのシリアル信号に
対応したリセット信号を受信して帳じり合わせを行って
いる。このリセット信号を示したのが図５の（ｈ）であ
り、図５の（ｉ）に示される１０／１２ＭＨｚクロック
の３１パルス目を発生させた後、１／１２分周器４３を
リセット、停止させ、図５の（ｇ）のデータ確定のタイ
ミングで１／１２分周器４３のリセットを解除するよう
にしている。従って１パルスは１．２μｓ毎に発生し、
３１パルス目と次の１パルス目との間のインターバルは
２．０μｓとなっている。

【００６４】この３１パルスの分周信号は１／２ⁿ 分周
器４４に入力され、この１／２ⁿ 分周器４４において５
種類の粗密の異なるパルス列に分けられる。この１／２
ⁿ 分周器４４及び後述のパルス発生器４６の考え方につ
いては、『ディジタル回路−基礎と応用−』（昭和５７
年１０月１５日発行，著者：河原田弘，発行社：株式
会社昭晃堂）第１５４頁から第１５７頁に記載されて
おり、このＭＩＴ方式のパルス分配原理に従って、１０
／１２ＭＨｚクロックは図５（ｊ）〜（ｎ）に示される
クロックに分配される。ＣＬＫ１６は奇数番目のパルス
を、ＣＬＫ８は４で割って余りが２のパルスを、ＣＬＫ
４は８で割って余りが４のパルスを、ＣＬＫ２は１６で
割って余りが８のパルスを、ＣＬＫ１は３２で割って余
りが１６のパルスをそれぞれ有している。これらＣＬＫ
１６、ＣＬＫ８、ＣＬＫ４、ＣＬＫ２、ＣＬＫ１及び上
記絶対値回路４５からの出力信号ｂ₄ ’ｂ₃ ’ｂ₂ ’ｂ
₁ ’ｂ₀ ’はパルス発生器４６にそれぞれ入力される。

【００６５】このパルス発生器４６は図１０に示される
ＡＮＤ回路４６ａとＯＲ回路４６ｂより構成されてお
り、ｂ₄ ’ｂ₃ ’ｂ₂ ’ｂ₁ ’ｂ₀ ’の信号に従ってＣ
ＬＫ１６、ＣＬＫ８、ＣＬＫ４、ＣＬＫ２、ＣＬＫ１を
選択し、論理和を出力するようになっている。従って、
ｂ₄ ’ｂ₃ ’ｂ₂ ’ｂ₁ ’ｂ₀ ’が図５の（ｏ）の中央
に示されるような０１１０１（２）の場合には、ＣＬＫ
８、ＣＬＫ４、ＣＬＫ１が選択され、すなわち１０／１
２ＭＨｚクロックの２，４，６，１０，１２，１４，１
６，１８，２０，２２，２６，２８，３０番目のパルス
が選択され、加算され、図５の（ｐ）に示されるパルス
が出力される。このパルスは図５の（ｐ）より明らかな
ように、ほぼ均等になっており、ジッタが少なくなるよ
うになっている。従って、後述のＡｍＢｍ相発生回路４
７の出力Ａｍ’，Ｂｍ’もジッタが少なくなっている。

【００６６】上記図５の（ｐ）に示されるパルス列はＡ
ｍＢｍ相発生回路４７に入力され、このＡｍＢｍ相発生
回路４７においてインクリメンタル信号Ａｍ’，Ｂｍ’
の再生が行われる。このＡｍＢｍ相発生回路４７は、上
記伝送されてきた６ビットのカウンタ値のｂ₅ の値に応
じて、パルス発生器４６からの出力をアップまたはダウ
ン入力に切り換えるようになっており、ｂ₅ ＝０の時に
アップに、ｂ₅ ＝１の時にダウンに切り換えるよう設定
されている。そしてＡｍ，Ｂｍ２相の矩形波は、パルス
発生器４６からの出力に１パルス加算するとＢｍ相の位
相が進むというように、発生するようになっており、ア
ップ入力の時にはＢｍ相の位相を進ませ、ダウン入力の
時にはＡｍ相を進ませるようになっている。このＡｍＢ
ｍ相発生回路４７からの出力信号を示したのが図５の
（ｑ），（ｒ）であり、この図からも明らかなようにＢ
ｍ相の位相が進んでいることが判る。なお、図４の
（ｂ），（ｃ）におけるエッジ符号，・・・は、図
５の（ｑ），（ｒ）におけるエッジ符号，・・・に
対応しており、タイムラグが発生している。これはシリ
アル伝送遅れやデータ確定待ちに起因するものである
が、その時間差は６４μｓであり、インクリメンタル信
号の伝送遅れとしては特に問題とならないレベルであ
る。しかも伝送速度を５００ｋｂｐｓから１Ｍｂｐｓに
上げれば、さらにこの伝送遅れを小さくすることができ
る。

【００６７】ところで、第１のエラー検出器４８におい
ては、伝送されてくるＣＲＣビット２５からエラーを検
出することが可能となっており、エラーが検出された場
合には、一回エラーアラームを出力し、また絶対値回路
４５とラッチ４９にホールド信号を送出し、１回前に受
信したブロックのデータｂ₅ 〜ｂ₀ ，Ｕ，Ｖ，Ｗ，Ｚ
ｍ，ａｄを再度使用するようにしている。データｂ₅ 〜
ｂ₀ は再度使用されても等速回転していることと等価な
のでモータの回転としては全く問題とならず、データ
Ｕ，Ｖ，Ｗ，Ｚｍに関しては周波数が低いので問題とな
らない。また、ａｄについては、第２のエラー検出器８
７にてＣＲＣビットによるエラー検出或はマンチェスタ
符号でないことによるエラー検出等により誤りが検出さ
れる。また、３回連続してエラーが発生した場合は３回
連続検出回路８３から３回連続エラーアラームが出力さ
れる。

【００６８】ここで、本実施例においては、１回エラー
アラームが発生した場合には、ここでモータを停止し、
使用者に知らしめるようになっている。また、１回エラ
ーアラームは無視して、３回連続エラーアラームでモー
タを停止し、使用者に知らせるようにすれば、１回前に
受信したブロックのデータｂ₅ 〜ｂ₀ を使用するように
しているので、ノイズによる頻繁なモータ停止及び誤動
作が回避されるようになっている。しかしながら、３回
続けてエラーが発生した場合には、通信路の品質レベル
が低下した等の真のエラーだと判定し、３回連続エラー
アラームを発生し知らしめるようになっている。なお、
図３において再生される信号はＡｍ’，Ｂｍ’，Ｕ’，
Ｖ’，Ｗ’，Ｚｍ’，ａｄ’というように ’が付して
あるが、これは信号Ａｍ，Ｂｍ，Ｕ，Ｖ，Ｗ，Ｚｍ，ａ
ｄに対して伝送遅れがあるために区別する意味で付して
ある。

【００６９】ところで、アブソリュート信号は、上述の
如く、シリアル信号にされフォーマットＡに搭載されて
伝送され、このシリアル信号の再生がなされるわけであ
るが、本実施例においては、送信側のメインパラレル・
シリアル変換器６とサブパラレル・シリアル変換器１３
０、第１のＣＲＣビット付加器５１と第２のＣＲＣビッ
ト付加器５２、メイン通信制御部５０とサブ通信制御部
７４、受信側のメインシリアル・パラレル変換器１５と
サブパラレル・シリアル変換器１３１、第１のエラー検
出器４８と第２のエラー検出器８７をそれぞれ同一の回
路にすべく、フォーマットＡとフォーマットＢとメイン
シリアル・パラレル変換器１５からのフォーマット（以
降フォーマットＢ’と記す）とを全て同一にしている。

【００７０】ここで、図７（ａ）〜（ｄ）に示されるフ
ォーマットＢについて説明する。このフォーマットＢ
は、上述のように、（ａ）〜（ｄ）に示される４つフレ
ームで１回分のデータとなっている。これは、フォーマ
ットＡのデータ部（アップダウンカウンタ値２２、位置
データ信号２３、アブソリュートシリアル信号の１ビッ
トａｄ２４）が１１ビットしかないために２４ビットの
アブソリュートデータと２ビットの異常信号を１フレー
ムで全部送ることができないからである。図７（ａ）に
示される第０フレームを説明すると、符号９２はデータ
送信前の３ビットの休みスペースを示しており、この休
みスペース９２はそれぞれハイレベルとなっている。符
号９３はスペース９２に続き送信開始を知らしめる１ビ
ットの０のスタートビットを、９４はスタートビット９
３に続く１ビットの空きスペースを、９５は空きスペー
ス９４に続き何番目のフレームかを知らしめるフレーム
番号発生部７３より入力される２ビットのフレーム番号
ビットを、９６はフレーム番号ビット９５に続く６ビッ
トの空きスペースを、９７は空きスペース９６に続き温
度異常検出器７１より入力される１ビットの温度異常ビ
ットを、９８は温度異常ビット９７に続き全電源電圧低
下検出器７０より入力される１ビットの全電源電圧異常
ビットを、９９は全電源電圧異常ビット９８に続き一連
のデータを検査する（エラーチェックを行うための）４
ビットのＣＲＣビットをそれぞれ示しており、ＣＲＣビ
ット９９は第２のＣＲＣビット付加器５２からの信号に
よりデータ信号に付加される。

【００７１】ここで、１フレームは１９ビットで構成さ
れている。フォーマットＢはマンチェスタ符号を用いて
いるために、２つのレベルで１つの信号とする必要があ
り、従って１ビット当たりの伝送時間は、３８μｓ（フォーマットＡの伝送時間）×２倍＝７６μ
ｓ伝送速度は、５００ｋｂｐｓ（フォーマットＡの伝送速度）÷［１９
（フォーマットＡの１フレームのビット数）×２倍］＝
５００／３８ｋｂｐｓ１フレームの伝送時間は、７６μｓ×１９ビット＝１．
４４４ｍｓとなっている。因に、マンチェスタ符号を用
いていない場合には、上記各式の×２倍がなくなり、例
えばフォーマットＢの伝送速度は５００／１９ｋｂｐｓ
となるというのはいうまでもない。

【００７２】このように、フォーマットＢはフォーマッ
トＡと同一となっている、すなわち休み９２のビット数
が３ビットでそれぞれハイレベル、スタートビット９３
のビット数が１ビットで“０”、データビット９４〜９
８のビット数が１１ビット、ＣＲＣビット９９のビット
数が４ビット、ＣＲＣビット９９を作成するためのルー
ル（生成多項式）、マンチェスタ符号の約束事（例えば
０の時ビットの真ん中で立ち上がり、１の時立ち下が
る）等全てが同一となっている。

【００７３】そして、第０フレームに続いて出力される
第１フレームにおいては、図７（ｂ）に示されるよう
に、空きスペース９６及び温度異常ビット９７、全電源
電圧異常ビット９８よりなる８ビットに代えて、アブソ
リュートカウンタの上位８ビットａｄ₂₃’〜ａｄ₁₆’
が、第１フレームに続いて出力される第２フレームにお
いては、図７（ｃ）に示されるように、アブソリュート
カウンタの中位８ビットａｄ₁₅’〜ａｄ₈ ’が、第２フ
レームに続いて出力される第３フレームにおいては、図
７（ｄ）に示されるように、アブソリュートカウンタの
下位８ビットａｄ₇’〜ａｄ₀ ’の情報がそれぞれ載せ
られるようになっており、以降図７（ａ）〜（ｄ）に示
される第０フレーム〜第３フレームが繰り返し送出され
るようになっている。このように、第１フレーム〜第３
フレームも第０フレームと同様にフォーマットＡと同じ
となっており、これら４フレームで１回分のデータとな
っている。なお、第１フレーム〜第３フレームにおいて
は、フレーム番号ビット９５の内容がそれぞれフレーム
番号を知らしめるべく図示の如く変えられている。

【００７４】次に、これらフォーマットＢよりなるアブ
ソリュートシリアル信号の送出タイミングについて説明
する。該アブソリュートシリアル信号は、メイン通信制
御部５０から入力され、図８（ｃ），（ｇ），（ｋ）に
示されるアブソリュートシリアル信号入力用クロック
（基本クロック５００ｋＨｚの１／１９）の図中のＺの
タイミングで次に送るデータが確定される。メインパラ
レル・シリアル変換器６はメイン通信制御部５０より、
図８（ｂ），（ｆ），（ｊ）に示される入力サンプリン
グ信号を受けており、このタイミングで上記確定された
図８（ｄ），（ｈ），（ｌ）に示されるアブソリュート
シリアル信号を取り込んで図８（ａ），（ｅ），（ｉ）
に示されるａｄシリアルビットに搭載し、受信側に伝送
するようになっている。

【００７５】メインシリアル・パラレル変換器１５にお
いては、図９（ｂ），（ｄ），（ｆ）に示されるＣＲＣ
ビット２５を受信した後、エラーなしの場合に受信デー
タを確定し、フォーマットＡの休₀ のタイミングでデー
タを変化させ、図９（ｃ），（ｅ），（ｇ）に示される
ようなアブソリュートシリアル信号をサブパラレル・シ
リアル変換器１３１に送出する。このアブソリュートシ
リアル信号のフォーマットＢ’はａｄシリアルビットか
らマンチェスタ符号を再生するために２つのレベルが必
要であり、従って送信側のサブパラレル・シリアル変換
器１３０と同様に、１ビット当たりの伝送時間は３８μ
ｓ（フォーマットＡの伝送時間）×２倍＝７６μｓ、伝
送速度は５００ｋｂｐｓ（フォーマットＡの伝送速度）
÷［１９（フォーマットＡの１フレームのビット数）×
２倍］＝５００／３８ｋｂｐｓとなる。マンチェスタ符
号を用いていない場合には、フォーマットＢ’の伝送速
度は５００／１９ｋｂｐｓとなるというのはいうまでも
ない。

【００７６】メインシリアル・パラレル変換器１５から
出力されたフォーマットＢ’は、上述の如く、図７に示
したフォーマットＢと同じ（勿論フォーマットＡとも同
じ）であり、その一部を示したのが図９（ｃ），
（ｅ），（ｇ）である。これは勿論送信側と同じであ
り、先頭から３８μｓ毎に１，１，１，１，１，１が６
回続いて出力され、７６μｓを１ビットとして休みが３
回として再生される（１，１で休み１回とする）。次の
０，１はスタートビットの０（立上り）を、更にその次
の０，１，０，１はデータが０，０と続いていることを
示している。なお、紙面の都合上、この後に続く９ビッ
トのデータ及びＣＲＣビットは省略されている。このよ
うに、重畳されているアブソリュートシリアル信号は、
伝送速度を５００ｋｂｐｓ、１フレームの伝送時間を３
８μｓとしたフォーマットＡに対し、伝送速度５００／
３８ｋｂｐｓのマンチェスタ符号になっている。

【００７７】従って、伝送速度５００／３８ｋｂｐｓに
対応すべく、この実施例においては、１０ＭＨｚの基本
クロックを１／３８する１／３８分周器８４を設けてお
り、この出力をサブシリアル・パラレル変換器１３１に
入力するようにしている。因に、アブソリュートデータ
はフォーマットＢ’が４個で１回分のデータとなるの
で、所要時間は、１９ビット×７６μｓ×４回＝５．７７６ｍｓとなるが、このアブソリュートカウンタ値は現在位置を
確認するものであり、フィードバック制御には使用しな
いので、問題はない。

【００７８】上記サブシリアル・パラレル変換器１３１
からの出力はデマクチプレクサ８６に入力され、フレー
ム番号判別器８５から出力されるフレーム番号に従って
第０〜第３フレームラッチ８８〜９１にそれぞれラッチ
され、第０フレームラッチ８８からは、全電源電圧が低
下したか否かの情報及びモータ温度が異常に上昇したか
否かの情報が、第１フレームラッチ８９からはアブソリ
ュートカウンタの上位８ビット（ａｄ₂₃’〜ａｄ₁₆’）
が、第２フレームラッチ９０からはアブソリュートカウ
ンタの中位８ビット（ａｄ₁₅’〜ａｄ₈ ’）が、第３フ
レームラッチ９１からはアブソリュートカウンタの下位
８ビット（ａｄ₇ ’〜ａｄ₀ ’）がそれぞれ送出される
ことになる。

【００７９】ところで、第２のエラー検出器８７におい
ては、伝送されてくるＣＲＣビット９９（図７参照）か
らエラーを検出することが可能となっており、エラーが
検出された場合には、一回エラーアラームを出力して使
用者に知らしめるようになっている。

【００８０】このように、本実施例においては、フォー
マットＡ（メインパラレル・シリアル変換器６からのフ
ォーマット）とフォーマットＢ（サブパラレル・シリア
ル変換器１３０からのフォーマット）とフォーマット
Ｂ’（メインシリアル・パラレル変換器１５からのフォ
ーマット）とを全て同一にしているので、送信側のメイ
ンパラレル・シリアル変換器６とサブパラレル・シリア
ル変換器１３０、第１のＣＲＣビット付加器５１と第２
のＣＲＣビット付加器５２、メイン通信制御部５０とサ
ブ通信制御部７４、受信側のメインシリアル・パラレル
変換器１５とサブパラレル・シリアル変換器１３１、第
１のエラー検出器４８と第２のエラー検出器８７をそれ
ぞれ同一の回路とすることができるようになっており、
設計、部品、管理等のコスト低減を図ることが可能とな
っている。但し、フォーマットＢ及びＢ’の伝送速度は
フォーマットＡの伝送速度に対して１／３８となってい
るので、サブパラレル・シリアル変換器１３０及びサブ
シリアル・パラレル変換器１３１のクロック入力を１／
３８とする必要がある。

【００８１】図１４は本発明の第２実施例を示すアブソ
リュートエンコーダを適用した信号伝送装置のエンコー
ダ内の構成図である。この第２実施例のアブソリュート
エンコーダが第１実施例のそれと違う点は、ＭＲセンサ
４ｂ（図における下側のもの）の出力線を加算回路２０
５、減算回路２０６にそれぞれ接続し、これら加算回路
２０５、減算回路２０６により、データ信号Ｖｃ’，Ｖ
ｄ’（第１実施例の信号Ｖｃ，Ｖｄに対して振幅のみ違
うもの）を得るようにした点である。

【００８２】ここで、ＭＲセンサ４ｂにより検出された
データ信号Ｖａ’，Ｖｂ’及び加算回路２０５、減算回
路２０６から出力される信号Ｖｃ’，Ｖｄ’は、図１５
（ａ）に示されるようになり、信号Ｖｃ’，Ｖｄ’は第
１実施例で説明した信号Ｖｃ，Ｖｄに対して振幅が大き
くなっているが、周波数が同じであるために、第１の波
形整形回路からの出力は、図１５（ｄ）、（ｅ）に示さ
れるように、第１実施例と同じ信号Ｃ，Ｄとなる。

【００８３】従って、第１実施例と同様な効果を得るこ
とができるというのはいうまでもない。

【００８４】図１６は本発明の第３実施例を示すアブソ
リュートエンコーダを適用した信号伝送装置のエンコー
ダ内の構成図である。この第３実施例のアブソリュート
エンコーダにあっては、先の第２の実施例と同様に、Ｍ
Ｒセンサ４ｂ（図における下側のもの）の出力線は加算
回路２０５、減算回路２０６にそれぞれ接続され、これ
ら加算回路２０５、減算回路２０６により、データ信号
Ｖｃ’，Ｖｄ’が得られるようになっている。

【００８５】また、磁気記録媒体３の下段部の着磁ピッ
チ（Ａ相、Ｂ相用）が、第２実施例よりさらに２倍伸ば
されており（先行技術に対しては４倍伸ばされているこ
とになる）、これに合うように、ＭＲセンサパターンの
変更が施されていると共に、位相差の異なるＭＲセンサ
出力信号Ｖｅ，Ｖｆが新たに発生し得るようになってい
る。

【００８６】ＭＲセンサ４ｂ（図における上側のもの）
の出力線は、さらに加算回路２０７、減算回路２０８に
それぞれ接続されており、これら加算回路２０７、減算
回路２０８により、データ信号Ｖｇ，Ｖｈがさらに得ら
れるようになっている。

【００８７】また、磁気記録媒体３の上段部（Ｚ相用）
は、第２実施例よりさらに２倍のパルス幅で着磁が施さ
れており（先行技術に対しては４倍のパルス幅で着磁が
施されていることになる）、ＭＲセンサ４ｂは、約２倍
（先行技術に対しては４倍）のＺ相アナログ信号Ｖｚ”
を発生し得るように、ＭＲセンサパターンの変更が施さ
れている。

【００８８】そして、データ信号Ｖａ”，Ｖｅ，Ｖ
ｃ’，Ｖｇ，Ｖｂ”，Ｖｆ，Ｖｄ’，Ｖｈは、その順に
２２．５°位相差となっている。

【００８９】次に、このように構成されたアブソリュー
トエンコーダの動作について、以下説明する。ＭＲセン
サ４ｂにより検出されるデータ信号Ｖｚ”は、図１８
（ｆ）に示されるようになり、第１の波形整形回路４ｃ
からは、図１８（ｇ）に示される矩形波Ｚ”が出力され
る。また、ＭＲセンサ４ｂにより検出されたデータ信号
Ｖａ”，Ｖｂ”，Ｖｅ，Ｖｆ及び演算されたデータ信号
Ｖｃ’，Ｖｄ’，Ｖｇ，Ｖｈは、図１７（ａ）に示され
るようになり（位相差は上述の順で各２２．５°）、第
１の波形整形回路４ｃ、第２の波形整形回路４ｄから
は、図１７（ｂ）〜（ｉ）（図１８（ｈ）〜（ｏ）も同
じ）に示される矩形波Ａ”，Ｂ”，Ｃ’，Ｄ’，Ｅ，
Ｆ，Ｇ，Ｈが出力される。

【００９０】上記アナログ信号Ｖｚ”及び矩形波Ｚ”，
Ａ”，Ｂ”に対応する先行技術のアナログ信号Ｖｚ及び
矩形波Ｚ，Ａ，Ｂを示したのが図１８（ａ）〜（ｄ）で
あり、図から明らかなように、矩形波Ｚ”のパルス幅は
先行技術の矩形波Ｚの４倍に、また矩形波Ａ”，Ｂ”の
周波数は先行技術の矩形波Ａ，Ｂに対して１／４になっ
ている。

【００９１】上記信号Ａ”，Ｂ”，Ｃ’，Ｄ’，Ｅ，
Ｆ，Ｇ，Ｈは、４てい倍回路２１１に入力され、該４て
い倍回路２１１からは、図１８（ｐ）、（ｑ）に示され
るような、Ａ”，Ｂ”のＥｘ．ＯＲ回路の出力とＣ’，
Ｄ’のＥｘ．ＯＲ回路の出力とを入力としたＥｘ．ＮＯ
Ｒ回路の出力信号Ａｍと、Ｅ，ＦのＥｘ．ＯＲ回路の出
力とＧ，ＨのＥｘ．ＯＲ回路の出力とを入力としたＥ
ｘ．ＮＯＲ回路の出力信号Ｂｍがそれぞれ出力される。

【００９２】信号Ａｍ及び上記信号Ｇ，Ｚ”はＡＮＤ回
路２０２に入力されて論理積がとられ、該ＡＮＤ回路２
０２からは、図１８（ｒ）に示されるような、矩形波Ｚ
ｍが出力される。これら信号Ｚｍ，Ａｍ，Ｂｍは、先の
第１実施例と同じ（同様なパルス幅）となっており、従
って先行技術の対応する信号Ｚ，Ａ，Ｂ（図１８（ｂ）
〜（ｄ）参照）とも同じとなっている。

【００９３】ここで、上記４てい倍回路２１１からの信
号Ａｍ，Ｂｍは、アブソリュートデータ下位２ビット作
成回路２１０に入力される。該アブソリュートデータ下
位２ビット作成回路２１０は、図１８（ｔ）に示される
ように、下位１ビット目をＡｍ，Ｂｍの排他的論理和を
とることにより得、下位２ビット目をＡｍを反転するこ
とにより得るようになっている。

【００９４】従って、通常電源がオンしている場合（５
Ｖ定電圧回路７７が動作してる場合）には、図１８
（ｕ）に示されるように、バックアップされていた上位
２２ビットのアブソリュートカウンタ値（図１８（ｓ）
参照）に下位２ビットのアブソリュートカウンタ値（図
１８（ｔ）参照）を連結し２４ビットとして、伝送する
ようになっている。この２４ビット連結時のアブソリュ
ートカウンタ値に対応する先行技術のアブソリュートカ
ウンタ値を示したのが図１８（ｅ）であり、図から判る
ように、両者とも同じとなっている。

【００９５】このように構成しても、先の実施例と同様
に、バックアップされるアブソリュートカウンタ４３及
びＭＲセンサ４ｂの応答性を下げる（分解能は先行技術
に対して１／４）ことができるようになっているので、
消費電流を低減することが可能となると共に、原点信号
の着磁を大きくすることができるようになっているの
で、原点信号を検出するセンサ４ｂ後段の第１の波形整
形回路４ｃの精度の許容度を向上することが可能とな
る、という効果を得ることができるというはいうまでも
ない。

【００９６】以上本発明者によってなされた発明を各実
施例に基づき具体的に説明したが、本発明は上記各実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変形可能であるというのはいうまでもない。

【００９７】例えば、上記実施例の図２では、信号Ａ
ｍ，Ｚ’，ＣのＡＮＤにより、パルス幅の狭い信号Ｚｍ
を作成するようにしているが、信号Ｃの代わりに、図１
１（ｈ）のＡ’信号、或いは（ｉ）のＢ’信号を用いて
も、同じパルス幅且つ同じ位相関係のＺｍ信号が得られ
る。また、図１４に示される第２実施例、図１６、図１
８に示される第３実施例においても、同様に他の信号を
使用することが可能である。

【００９８】

【発明の効果】以上述べたように第１発明のアブソリュ
ートエンコーダによれば、通常電源がオンしている場合
に、位相差の異なるインクリメンタル信号を用いて、ア
ブソリュートデータの分解能を向上させる手段を具備し
たので、バックアップされるアブソリュートカウンタ及
びセンサの応答性を下げても、通常電源がオンしている
場合には、位相差の異なるインクリメンタル信号が用い
られて、アブソリュートデータの分解能が向上され、先
行技術と同じ分解能のアブソリュートデータを得ること
ができる。すなわち、バックアップされるアブソリュー
トカウンタ及びセンサの応答性を下げることができ、消
費電流を低減することが可能となる。

【００９９】また、第２発明のアブソリュートエンコー
ダによれば、第１発明に加えて、少なくとも２相のイン
クリメンタル信号及び位相差の異なるインクリメンタル
信号からｍ倍（ｍ≧２）のパルス数にすると共に、９０
°の位相差を有する２個のインクリメンタル信号を出力
するｍてい倍回路と、このｍてい倍回路の出力信号及び
原点信号並びに前記てい倍前のインクリメンタル信号か
ら、該原点信号のパルス幅より短いパルス幅を有する原
点信号に変換する手段と、を具備したので、原点信号の
着磁を大きくしても、変換手段により、検出された原点
信号はパルス幅が狭められ、先行技術と同じパルス幅の
原点信号を得ることができる。すなわち、原点信号の着
磁を大きくすることができ、原点信号を検出するセンサ
後段の波形整形回路の精度の許容度を向上することが可
能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すアブソリュートエン
コーダを適用した信号伝送装置の概略斜視図である。

【図２】エンコーダ内の構成図である。

【図３】制御装置内の構成図である。

【図４】図２に示される回路動作を説明するためのタイ
ミングチャートである。

【図５】図３に示される回路動作を説明するためのタイ
ミングチャートである。

【図６】４てい倍＋方向検出回路及びアップダウンカウ
ンタの動作の一例を説明するためのタイミングチャート
である。

【図７】フォーマットＢ，Ｂ’を説明するための図であ
る。

【図８】サブ及びメインパラレル・シリアル変換器の動
作を説明するためのタイミングチャートである。

【図９】サブ及びメインシリアル・パラレル変換器の動
作を説明するためのタイミングチャートである。

【図１０】パルス発生器の構成図である。

【図１１】図２に示される回路動作のうち本願に特に関
する回路動作を先行技術と比較して説明するためのタイ
ミングチャートである。

【図１２】図２に示されるＭＲセンサ及び第１、第２の
波形整形回路の出力波形図である。

【図１３】２てい倍回路の構成図である。

【図１４】本発明の第２実施例を示すアブソリュートエ
ンコーダを適用した信号伝送装置のエンコーダ内の構成
図である。

【図１５】図１４に示されるＭＲセンサ、加算回路、減
算回路及び第１、第２の波形整形回路の出力波形図であ
る。

【図１６】本発明の第３実施例を示すアブソリュートエ
ンコーダを適用した信号伝送装置のエンコーダ内の構成
図である。

【図１７】図１６に示されるＭＲセンサ、加算回路、減
算回路及び第１、第２の波形整形回路の出力波形図であ
る。

【図１８】図１６に示される回路動作のうち本願に特に
関する回路動作を先行技術と比較して説明するためのタ
イミングチャートである。

【符号の説明】

４ｂセンサ４３カウンタ２００，２１１ｍてい倍回路２０１，２１０アブソリュートデータの分解能を向上
させる手段２０２変換手段Ａ’，Ａ”，Ｂ’，Ｂ” ２相のインクリメンタル信号Ａｍ，Ｂｍ９０°の位相差を有する２個のインクリメ
ンタル信号Ｃ，Ｃ’Ｄ，Ｄ’，Ｅ，Ｆ，Ｇ，Ｈ位相差の異なるイ
ンクリメンタル信号Ｚ’，Ｚ” 原点信号Ｚｍ変換された原点信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０２Ｋ 11/00

Claims

【特許請求の範囲】

【請求項１】少なくとも２相のインクリメンタル信号
を発生させるセンサと、このセンサの出力変化をアップ
カウントまたはダウンカウントするカウンタと、を備
え、これらカウンタ及びセンサをバックアップするアブ
ソリュートエンコーダにおいて、通常電源がオンしている場合に、位相差の異なるインク
リメンタル信号を用いて、アブソリュートデータの分解
能を向上させる手段を具備したアブソリュートエンコー
ダ。
【請求項２】請求項１記載のアブソリュートエンコー
ダにおいて、少なくとも２相のインクリメンタル信号及び位相差の異
なるインクリメンタル信号からｍ倍（ｍ≧２）のパルス
数にすると共に、９０°の位相差を有する２個のインク
リメンタル信号を出力するｍてい倍回路と、このｍてい倍回路の出力信号及び原点信号並びに前記て
い倍前のインクリメンタル信号から、該原点信号のパル
ス幅より短いパルス幅を有する原点信号に変換する手段
と、を具備したアブソリュートエンコーダ。