JP5177297B2 - インターフェース回路、インバータ装置、インバータシステム及び送受信方法 - Google Patents
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Description
本発明は、インターフェース回路、インバータ装置、インバータシステム及び送受信方法に関する。
従来、サーボ制御装置において、エンコーダ出力信号を処理してアクチュエータの位置情報を生成するエンコーダ信号処理部と、エンコーダ信号処理部からの信号に基づきアクチュエータのサーボ制御を行う駆動制御部を有するサーボドライバが開示されている(例えば特許文献1参照)。
サーボドライバは、CPU、ROM、RAMなどからなるコンピュータを中心にして構成される。一方、エンコーダ信号処理部は、エンコーダ信号処理ICとしてモジュール化されたものを用い、エンコーダ出力信号に対する信号処理を行い、これによって得られたアクチュエータ位置情報などを表すパラレル信号を駆動制御部に出力している。このように、従来のサーボドライバでは、エンコーダ信号処理部にエンコーダ信号処理ICを用いて受信部に入力されたシリアルデータを処理していた。
しかしながら、従来のエンコーダ信号処理部では、エンコーダとのインターフェースに、この用途に対して設計された信号処理IC(ASIC)が用いられ、単体コストまたは開発期間の増加といった問題があった。
そこで、本発明は、このような問題に鑑みてなされたものであり、本発明の目的とするところは、低コストで開発期間を短縮可能な、インターフェース回路、インバータ装置、インバータシステム及び送受信方法を提供することにある。
上記課題を解決するために、本発明のある観点によれば、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を備え、
上記CPUは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インターフェース回路が提供される。
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を備え、
上記CPUは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インターフェース回路が提供される。
また、上記付加回路は、上記スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットされるフリップフロップ回路を備え、
上記CPUは、上記シリアルエンコーダへの送信データ送信完了後に、上記フリップフロップ回路に対するリセットを解除してもよい。
上記CPUは、上記シリアルエンコーダへの送信データ送信完了後に、上記フリップフロップ回路に対するリセットを解除してもよい。
また、上記付加回路は、ゲート回路を備え、
上記CPUは、上記受信データ受信完了後に上記クロックを停止する信号を生成し、上記ゲート回路を介して上記シリアルエンコーダへのクロック信号を停止してもよい。
上記CPUは、上記受信データ受信完了後に上記クロックを停止する信号を生成し、上記ゲート回路を介して上記シリアルエンコーダへのクロック信号を停止してもよい。
また、上記インバータ装置は、上記モータの回転位置または速度制御を行うインバータ装置に、上記モータの種類によって選択可能なオプション基板として搭載可能であってもよい。
上記課題を解決するために、本発明のある観点によれば、回転位置または速度制御を行うモータの位置を検出するシリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を備え、
上記インターフェース回路は、
上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
上記CPUは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータ装置が提供される。
上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を備え、
上記インターフェース回路は、
上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
上記CPUは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータ装置が提供される。
上記課題を解決するために、本発明のある観点によれば、位置を検出するシリアルエンコーダを有するモータと、
上記モータの回転位置または速度制御を行うインバータ装置と、
を備え、
上記インバータ装置は、
上記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を有し、
上記インターフェース回路は、
上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
上記CPUは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータシステムが提供される。
上記モータの回転位置または速度制御を行うインバータ装置と、
を備え、
上記インバータ装置は、
上記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を有し、
上記インターフェース回路は、
上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
上記CPUは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータシステムが提供される。
上記課題を解決するために、本発明のある観点によれば、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダから送信される受信データのスタートビットを検出し、
予め設定した受信データのビット数のカウント終了後に、汎用のCPUから上記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法が提供される。
予め設定した受信データのビット数のカウント終了後に、汎用のCPUから上記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法が提供される。
以上説明したように本発明によれば、低コストで開発期間を短縮できる。
以下に添付図面を参照して、本発明の実施の形態について詳細に説明する。なお、本明細書及び図面では、実質的に同一の機能を有する構成要素は、原則として同一の符号で表す。そして、これらの構成要素についての重複説明は、適宜省略する。
<第1実施形態>
まず、図1を参照しつつ、本発明の第1実施形態に係るインターフェース回路を搭載したインバータ装置について説明する。図1は、本発明の第1実施形態に係るインターフェース回路を搭載したインバータ装置を用いてモータ速度制御を行うときの概略の構成図である。
まず、図1を参照しつつ、本発明の第1実施形態に係るインターフェース回路を搭載したインバータ装置について説明する。図1は、本発明の第1実施形態に係るインターフェース回路を搭載したインバータ装置を用いてモータ速度制御を行うときの概略の構成図である。
図1に示すように、本実施形態に係るインバータシステムは、モータ1と、インバータ装置3とを有する。インバータ装置3は、モータ1の回転位置または速度制御を行うために、モータ1の回転位置や速度を検出するシリアルエンコーダとの間でデータを送受信可能に形成される。
インバータ装置3は、図示しない主回路部と、シリアルエンコーダ2からの検出信号に基づいて主回路部の素子を駆動する制御信号を生成するコントロール基板4と、を有する。そして、コントロール基板4には、インターフェース回路7が搭載されており、シリアルエンコーダ7と信号線5で接続され、シリアルエンコーダ2との間でクロック同期式の双方向シリアル通信を行う。また、インバータ装置3の図示しない主回路部は、モータ1との間をモータ線6で接続され、モータ1に可変電圧、可変周波数の電源を供給する。
次に、図2を参照しつつ、本実施形態に係るインターフェース回路について説明する。図2は、本実施形態に係るインターフェース回路の回路図である。
図2に示すように、インターフェース回路7は、汎用CPU8と、付加回路20とを有する。そして、付加回路20は、フリップフロップ回路9と、AND回路10と、OR回路11と、を有する。
次に、図2及び図3を参照しつつ、本実施形態に係るインターフェース回路の動作について説明する。図3は、本実施形態に係るインターフェース回路の動作を示すタイムチャートである。
(1)区間P1
図3において区間P1は、CPU8からシリアルエンコーダ2へコマンド送信を行う区間である。
図3において区間P1は、CPU8からシリアルエンコーダ2へコマンド送信を行う区間である。
この区間P1では、CPU8は、シリアルエンコーダ2へCLOCK信号を出力し、送信データ(TX)をCLOCK信号と同期して8ビット出力する。CLOCK信号は、OR回路11を介して送信される。すなわち、図2に示すようにCPU8からのCLOCK信号は、OR回路11の一方の入力に接続され、OR回路11のもう一方の入力は、CPU8のOUT1端子に接続されており、CPU8は、送信データ(TX)開始と同時にOUT1端子の信号をLOWにすることによって、シリアルエンコーダ2へのCLOCK信号の送信を開始する。
(2)区間P2
図3において区間P2は、CPU8からシリアルエンコーダ2へコマンドへの送信完了後において、受信データ信号(RX)のスタートビットを待つ区間である。
図3において区間P2は、CPU8からシリアルエンコーダ2へコマンドへの送信完了後において、受信データ信号(RX)のスタートビットを待つ区間である。
シリアルエンコーダ2から送信される受信データ(RX)は、CPU8のRX端子およびフリップフロップ9のS端子(セット入力端子)と接続されており、フリップフロップ9のR端子(リセット入力端子)は、CPU8のOUT2端子に接続されている。CPU8は、シリアルエンコーダ2へコマンドへの送信完了後における区間P2において、CPU8のOUT2端子の信号をHIGHからLOWにして、フリップフロップ回路のリセットを解除し受信データ(RX)のスタートビットを待つ。なお、受信データ(RX)がHIGHになるまで(スタートビットが来るまで)8ビットの受信を繰り返し、スタートビットが来るまでの受信データは廃棄される。
(3)区間P3
図3において区間P3は、シリアルエンコーダ2から送信された受信データ(RX)を受信する区間である。
図3において区間P3は、シリアルエンコーダ2から送信された受信データ(RX)を受信する区間である。
付加回路20のフリップフロップ回路9のS端子に受信データ(RX)が入力され受信データ(RX)の先頭に付加されているスタートビットが検出されると、このスタートビットをトリガとして、フリップフロップ回路9は、出力QをHIGHとし、シリアルエンコーダ2から受信データ(RX)が送信されていることを知らせる信号をCPU8のIN1端子に入力する。同時に、AND回路10により、CPU8のカウンタ端子にはCLOCK信号が入力される。
CPU8は、カウンタを有しており、CLOCK信号をカウントすることによって、受信データの長さを検出する。受信データ(RX)は、CLOCK信号に同期した信号であるので、CLOCK信号をカウントすることによって受信データ(RX)のビット数をカウントでき、予め設定したデータ長の受信データ(RX)を受信できる。なお、受信データ(RX)の長さは、通信前に設定されている。
(4)区間P4
図3において区間P4は、受信データ(RX)のデータ処理を行う区間である。
図3において区間P4は、受信データ(RX)のデータ処理を行う区間である。
区間P3において、予め設定したデータ長の受信データ信号(RX)を受信すると、CPU8は、OUT1端子をHIGHにしてシリアルエンコーダ2へのCLOCK信号を停止する。同時にOUT2端子をHIGHにしてフリップフロップ回路9をリセットし、フリップフロップ回路9への受信データ信号(RX)を無効にする。そして、区間P3で入力された受信データ(RX)のデータ処理を行う。
データ処理は、受信データ(RX)をシフトしながらスタートビットを探し、スタートビット以後のデータを図示しないRAMに記憶する。RAMに記憶されたデータは、モータの回転位置を示す信号として、コントロール基板4に送信される。
(効果の例)
以上、本発明の第1実施形態に係るインターフェース回路7等について説明した。このインターフェース回路7によれば、主に汎用CPU8と、シリアルエンコーダ2からの受信データのスタートビット(立ち上がり、開始点)を検出する付加回路20から構成される。従って、本実施形態によれば、簡単な付加回路を用いることで、汎用のCPU8が使用可能となり、低コストで開発期間が短いシリアルエンコーダ2とのインターフェース回路7を実現できる。
以上、本発明の第1実施形態に係るインターフェース回路7等について説明した。このインターフェース回路7によれば、主に汎用CPU8と、シリアルエンコーダ2からの受信データのスタートビット(立ち上がり、開始点)を検出する付加回路20から構成される。従って、本実施形態によれば、簡単な付加回路を用いることで、汎用のCPU8が使用可能となり、低コストで開発期間が短いシリアルエンコーダ2とのインターフェース回路7を実現できる。
また、付加回路20が、スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットさるフリップフロップ回路9を備えることにより、汎用CPU8を用いてシリアルエンコーダ2からの信号を受信できる。従って、本実施形態によれば、インターフェース回路7を更に低コスト化することが可能である。
また、付加回路20がゲート回路(例えばOR回路11)を備え、受信データ完了後にCPU8からのクロック停止信号によってシリアルエンコーダへのクロック信号を停止するので、簡単な回路でシリアルエンコーダ20からの信号の送信を阻止できる。したがって、本実施形態によれば、シリアルエンコーダとの送受信のコントロールを低コストで実現できる。
<第2実施形態>
次に、図4を参照しつつ、本発明の第2実施形態に係るインターフェース回路を備えたインバータ装置について説明する。図4は、本発明の第2実施形態に係るインバータ装置の構成図である。なお、ここでは、第1実施形態との相違点を中心に説明し、第1実施形態と同様の構成等については重複説明を適宜省略する。
次に、図4を参照しつつ、本発明の第2実施形態に係るインターフェース回路を備えたインバータ装置について説明する。図4は、本発明の第2実施形態に係るインバータ装置の構成図である。なお、ここでは、第1実施形態との相違点を中心に説明し、第1実施形態と同様の構成等については重複説明を適宜省略する。
図4に示すように、本実施形態に係るインバータ装置3は、インターフェース回路7が組み込まれたオプション基板12を有する。オプション基板12は、コントロール基板4と電気的に接続され、脱着可能なコネクタ13を備えている。すなわち、本実施形態に係るインターフェース回路7は、第1実施形態のように直接コントロール基板4に形成されるのではなく、コントロール基板4と脱着可能な基板上に形成される。従って、本実施形態に係るインバータ装置3によれば、インターフェース回路7のみを交換することが可能である。
そして、シリアルエンコーダ2とコントロール基板4は、信号ケーブル14およびコネクタ15によって接続され、シリアルエンコーダ2とインターフェース回路7とは、コントロール基板4を介してコネクタ12によって接続されている。
以上、本発明の第2実施形態に係るインターフェース回路7等について説明した。このインターフェース回路7等によれば、インターフェース回路7をモータ1の種類によって選択可能なオプション基板12として独立した基板上に形成し、インバータ装置3のコントロール基板4に搭載している。従って、本実施形態によれば、第1実施形態が奏する作用効果に加えて、更に、モータ1の種類によってインターフェース回路7を形成したオプション基板12のみを交換すれば良いので、インバータ装置1のコスト及び開発時間を低減できる。
以上、添付図面を参照しながら本発明の実施の形態について詳細に説明した。しかしながら、本発明の技術的思想の範囲は、ここで説明した実施の形態に限定されないことは言うまでもない。本発明の属する技術の分野における通常の知識を有する者であれば、請求の範囲に記載された本発明の技術的思想の範囲内において、様々な変更や修正、組み合わせなどを行うことに想到できることは明らかである。従って、これらの変更や修正、組み合わせなどの後の技術も、当然に本発明の技術的思想の範囲に属するものである。
例えば、上記各実施形態では、インターフェース回路7が、カウンタを備えた汎用CPU8と付加回路20で構成され、付加回路20が、フリップフロップ回路9、AND回路10およびOR回路11で構成されている例を示した。しかし、付加回路20は、かかる例に限定されるものではなく、スタートビットから受信データのビット数のカウントを開始でき、予め設定した受信データのビット数のカウント終了後にシリアルエンコーダ2へのクロックを停止できる機能を有するものであれば良い。
1 モータ
2 シリアルエンコーダ
3 インバータ装置
4 コントロール基板
5 エンコーダ信号線
6 モータ線
7 インターフェース回路
8 CPU
9 フリップフロップ回路
10 AND回路
11 OR回路
12 オプション基板
13、15 コネクタ
14 信号ケーブル
2 シリアルエンコーダ
3 インバータ装置
4 コントロール基板
5 エンコーダ信号線
6 モータ線
7 インターフェース回路
8 CPU
9 フリップフロップ回路
10 AND回路
11 OR回路
12 オプション基板
13、15 コネクタ
14 信号ケーブル
Claims (7)
- クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を備え、
前記CPUは、
前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インターフェース回路。 - 前記付加回路は、前記スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットされるフリップフロップ回路を備え、
前記CPUは、前記シリアルエンコーダへの送信データ送信完了後に、前記フリップフロップ回路に対するリセットを解除する、請求項1に記載のインターフェース回路。 - 前記付加回路は、ゲート回路を備え、
前記CPUは、前記受信データ受信完了後に前記クロックを停止する信号を生成し、前記ゲート回路を介して前記シリアルエンコーダへのクロック信号を停止する、請求項1または3に記載のインターフェース回路。 - 前記インバータ装置は、前記モータの回転位置または速度制御を行うインバータ装置に、前記モータの種類によって選択可能なオプション基板として搭載可能である、請求項1に記載のインターフェース回路。
- 回転位置または速度制御を行うモータの位置を検出するシリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
前記インターフェース回路を通して受信された前記モータの位置検出信号に基づいて、前記モータの回転位置または速度制御演算を行う演算回路と、
を備え、
前記インターフェース回路は、
前記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
前記CPUは、
前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インバータ装置。 - 位置を検出するシリアルエンコーダを有するモータと、
前記モータの回転位置または速度制御を行うインバータ装置と、
を備え、
前記インバータ装置は、
前記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
前記インターフェース回路を通して受信された前記モータの位置検出信号に基づいて、前記モータの回転位置または速度制御演算を行う演算回路と、
を有し、
前記インターフェース回路は、
前記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のCPUと、
前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
前記CPUは、
前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インバータシステム。 - クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダから送信される受信データのスタートビットを検出し、
予め設定した受信データのビット数のカウント終了後に、汎用のCPUから前記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011530782A JP5177297B2 (ja) | 2009-09-09 | 2010-07-28 | インターフェース回路、インバータ装置、インバータシステム及び送受信方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009208420 | 2009-09-09 | ||
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Citations (3)
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---|---|---|---|---|
JPH0714091A (ja) * | 1993-06-23 | 1995-01-17 | Sankyo Seiki Mfg Co Ltd | 多重シリアル信号の伝送方法 |
JPH0854254A (ja) * | 1994-08-15 | 1996-02-27 | Sankyo Seiki Mfg Co Ltd | アブソリュートエンコーダ |
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Patent Citations (3)
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JPH0714091A (ja) * | 1993-06-23 | 1995-01-17 | Sankyo Seiki Mfg Co Ltd | 多重シリアル信号の伝送方法 |
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