CN102575945A - 接口电路、变频器装置、变频器系统及收发信方法 - Google Patents

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Abstract

本发明提供一种低成本且能够缩短开发期间的接口电路、变频器装置、变频器系统及收发信方法。该接口电路(7)具备：通用CPU(8)，对进行时钟同步式双向串行通信的对象即串行编码器(2)发送时钟信号，并进行数据的收发；及附加电路(20)，检测从串行编码器(2)发送的接收数据的起始位，CPU(8)收到从附加电路(20)发出的起始位的检测信号，开始计数接收数据的位数，在计数完预先设定的接收数据的位数后停止发向串行编码器(2)的时钟信号。

Description

接口电路、变频器装置、变频器系统及收发信方法
技术领域
本发明涉及一种接口电路、变频器装置、变频器系统及收发信方法。
背景技术
以往在伺服控制装置中公开有伺服驱动器，其具有：编码器信号处理部，处理编码器输出信号并生成执行机构的位置信息；及驱动控制部，根据来自编码器信号处理部的信号进行执行机构的伺服控制(例如参照专利文献1)。
伺服驱动器以由CPU、ROM、RAM等组成的计算机为中心而构成。另一方面，编码器信号处理部使用作为编码器信号处理IC而模块化的器件，进行针对编码器输出信号的信号处理，将由此得到的表示执行机构位置信息等的并行信号输出至驱动控制部。如此，在以往的伺服驱动器中，在编码器信号处理部中使用编码器信号处理IC来处理输入至接收部的串行数据。
专利文献1：日本国特开2004-264038号公报(第4-5页)
但是，在以往的编码器信号处理部中，在与编码器的接口中使用针对该用途而设计的信号处理IC(ASIC)，存在单体成本或开发期间增加的问题。
发明内容
因而，本发明是鉴于上述问题而进行的，本发明的目的在于提供一种低成本且能够缩短开发期间的接口电路、变频器装置、变频器系统及收发信方法。
为了解决上述课题，根据本发明的一个观点，提供一种接口电路，其特征在于，具备：
通用CPU，对进行时钟同步式双向串行通信的对象即串行编码器发送时钟信号，并与该串行编码器之间进行数据的收发；
及附加电路，检测从上述串行编码器发送的接收数据的起始位，
上述CPU收到从上述附加电路发出的上述起始位的检测信号，开始计数上述接收数据的位数，
在计数完预先设定的接收数据的位数后停止发向上述串行编码器的时钟信号。
而且，上述附加电路具备触发电路，其通过上述起始位置位，在计数完预先设定的接收数据的位数后复位，
上述CPU也可以在向上述串行编码器发送完发送数据后，解除针对上述触发电路的复位。
而且，上述附加电路具备门电路，
上述CPU也可以在接收完上述接收数据后生成停止上述时钟信号的信号，经由上述门电路停止发向上述串行编码器的时钟信号。
而且，上述变频器装置也可以在进行上述马达的旋转位置或速度控制的变频器装置中搭载可根据上述马达的种类选择的选配电路板。
为了解决上述课题，根据本发明的一个观点，提供一种变频器装置，其特征在于，具备：
接口电路，在进行旋转位置或速度控制的检测马达位置的串行编码器之间通过时钟同步式双向串行通信进行数据的收发；
及运算电路，根据通过上述接口电路接收的上述马达的位置检测信号，进行上述马达的旋转位置或速度控制运算，
上述接口电路具有：
通用CPU，对上述串行编码器发送时钟信号，并与该串行编码器之间进行数据的收发；
及附加电路，检测从上述串行编码器发送的接收数据的起始位，
上述CPU收到从上述附加电路发出的上述起始位的检测信号，开始计数上述接收数据的位数，
在计数完预先设定的接收数据的位数后停止发向上述串行编码器的时钟信号。
为了解决上述课题，根据本发明的一个观点，提供一种变频器系统，其特征在于，具备：
马达，具有检测位置的串行编码器；
及变频器装置，进行上述马达的旋转位置或速度控制，
上述变频器装置具有：
接口电路，在与上述串行编码器之间通过时钟同步式双向串行通信进行数据的收发；
及运算电路，根据通过上述接口电路接收的上述马达的位置检测信号，进行上述马达的旋转位置或速度控制运算，
上述接口电路具有：
通用CPU，对上述串行编码器发送时钟信号，并与该串行编码器之间进行数据的收发；
及附加电路，检测从上述串行编码器发送的接收数据的起始位，
上述CPU收到从上述附加电路发出的上述起始位的检测信号，开始计数上述接收数据的位数，
在计数完预先设定的接收数据的位数后停止发向上述串行编码器的时钟信号。
为了解决上述课题，根据本发明的一个观点，提供一种收发信方法，其特征在于，
检测从进行时钟同步式双向串行通信的对象即串行编码器发送的接收数据的起始位，
计数完预先设定的接收数据的位数后，停止从通用CPU对上述串行编码器发送的时钟信号。
如以上说明的那样根据本发明，能够以低成本缩短开发期间。
附图说明
图1是使用本发明第1实施方式所涉及的搭载有接口电路的变频器装置进行马达速度控制时的示意构成图。
图2是该实施方式所涉及的接口电路的电路图。
图3是表示该实施方式所涉及的接口电路的动作的时序图。
图4是本发明第2实施方式所涉及的变频器装置的构成图。
具体实施方式
以下参照附图对本发明的实施方式详细地进行说明。另外，在本说明书及附图中，实质上具有同一功能的构成要素原则上以同一符号进行表示。而且，适当省略对这些构成要素的重复说明。
<第1实施方式>
首先，参照图1对本发明第1实施方式所涉及的搭载有接口电路的变频器装置进行说明。图1是使用本发明第1实施方式所涉及的搭载有接口电路的变频器装置进行马达速度控制时的示意构成图。
如图1所示，本实施方式所涉及的变频器系统具有马达1和变频器装置3。变频器装置3为了进行马达1的旋转位置或速度控制，形成为可在与检测马达1的旋转位置、速度的串行编码器之间收发数据。
变频器装置3具有：未图示的主电路部；及控制电路板4，根据来自串行编码器2的检测信号生成驱动主电路部元件的控制信号。而且，在控制电路板4上搭载有接口电路7，通过信号线5与串行编码器7连接，与串行编码器2之间进行时钟同步式双向串行通信。而且，变频器装置3的未图示的主电路部与马达1之间用马达线6连接，向马达1供给可变电压、可变频率的电源。
下面，参照图2对本实施方式所涉及的接口电路进行说明。图2是本实施方式所涉及的接口电路的电路图。
如图2所示，接口电路7具有通用CPU8及附加电路20。而且，附加电路20具有触发电路9、AND电路10及OR电路11。
下面，参照图2及图3对本实施方式所涉及的接口电路的动作进行说明。图3是表示本实施方式所涉及的接口电路的动作的时序图。
(1)区间P1
在图3中，区间P1是从CPU8向串行编码器2进行命令发送的区间。
在该区间P1中，CPU8向串行编码器2输出时钟信号，使发送数据(TX)与时钟信号同步并输出8位。经由OR电路11发送时钟信号。即如图2所示，来自CPU8的时钟信号连接至OR电路11的一个输入，OR电路11的另一个输入连接至CPU8的OUT1端子，CPU8在开始发送数据(TX)的同时使OUT1端子的信号变为LOW，由此开始向串行编码器2发送时钟信号。
(2)区间P2
在图3中，区间P2是在从CPU8向串行编码器2发送完命令后，等待接收数据信号(RX)的起始位的区间。
从串行编码器2发送的接收数据(RX)与CPU8的RX端子及触发电路9的S端子(置位输入端子)连接，触发电路9的R端子(复位输入端子)与CPU8的OUT2端子连接。CPU8在向串行编码器2发送完命令后的区间P2中，使CPU8的OUT2端子的信号从HIGH变为LOW，解除触发电路的复位，等待接收数据(RX)的起始位。另外，在接收数据(RX)变为HIGH之前(起始位到来之前)反复进行8位的接收，废弃起始位到来之前的接收数据。
(3)区间P3
在图3中，区间P3是接收从串行编码器2发送的接收数据(RX)的区间。
当接收数据(RX)输入至附加电路20的触发电路9的S端子，而检测出附加在接收数据(RX)开头的起始位时，将该起始位作为触发条件，触发电路9使输出Q变为HIGH，向CPU8的IN1端子输入通知已从串行编码器2发送接收数据(RX)这一情况的信号。同时，通过AND电路10向CPU8的计数器端子输入时钟信号。
CPU8具有计数器，通过计数时钟信号而检测出接收数据的长度。由于接收数据(RX)是与时钟信号同步的信号，因此通过计数时钟信号可计数接收数据(RX)的位数，可接收预先设定了数据长度的接收数据(RX)。另外，接收数据(RX)的长度是在通信前设定的。
(4)区间P4
在图3中，区间P4是进行接收数据(RX)的数据处理的区间。
在区间P3中，接收到预先设定了数据长度的接收数据信号(RX)时，CPU8使OUT1端子变为HIGH，停止发向串行编码器2的时钟信号。同时使OUT2端子变为HIGH而使触发电路9复位，使发向触发电路9的接收数据信号(RX)无效。而且，进行区间P3中输入的接收数据(RX)的数据处理。
数据处理使接收数据(RX)移位并查找起始位，将起始位之后的数据储存在未图示的RAM中。储存在RAM中的数据作为表示马达旋转位置的信号而被发送至控制电路板4。
(效果例)
以上，对本发明第1实施方式所涉及的接口电路7等进行了说明。根据该接口电路7，主要由通用CPU8和检测来自串行编码器2的接收数据的起始位(上升沿、开始点)的附加电路20构成。因而，根据本实施方式，通过使用简单的附加电路，而可使用通用CPU8，可实现低成本且开发期间短的与串行编码器2的接口电路7。
而且，附加电路20通过具备通过起始位置位且在预先设定的接收数据的位数的计数结束后复位的触发电路9，可使用通用CPU8接收来自串行编码器2的信号。因而，根据本实施方式，可使接口电路7更加低成本化。
而且，附加电路20具备门电路(例如OR电路11)，在接收数据完成后利用来自CPU8的时钟停止信号停止发向串行编码器的时钟信号，因此，能够用简单的电路阻止从串行编码器20发送信号。因而，根据本实施方式，能够以低成本实现与串行编码器收发信的控制。
<第2实施方式>
下面，参照图4对本发明第2实施方式所涉及的具备接口电路的变频器装置进行说明。图4是本发明第2实施方式所涉及的变频器装置的构成图。另外，在此以与第1实施方式的不同点为中心进行说明，对于与第1实施方式相同的构成等适当省略重复说明。
如图4所示，本实施方式所涉及的变频器装置3具有组装有接口电路7的选配电路板12。选配电路板12与控制电路板4电连接，具备可拆装的连接器13。即，本实施方式所涉及的接口电路7不是像第1实施方式那样直接形成在控制电路板4上，而是形成在可与控制电路板4拆装的电路板上。因而，根据本实施方式所涉及的变频器装置3，可仅交换接口电路7。
而且，串行编码器2和控制电路板4通过信号电缆14及连接器15而连接，串行编码器2和接口电路7经由控制电路板4而利用连接器12连接。
以上，对本发明第2实施方式所涉及的接口电路7等进行了说明。根据该接口电路7等，使接口电路7形成在作为可根据马达1的种类选择的选配电路板12而独立的基板上，从而搭载在变频器装置3的控制电路板4上。因而，根据本实施方式，在第1实施方式取得的作用效果的基础上，还能够根据马达1的种类仅交换形成有接口电路7的选配电路板12，因此，可降低变频器装置1的成本及开发时间。
以上，参照附图对本发明的实施方式详细地进行了说明。但是，不用说本发明的技术思想范围不限定于在此说明的实施方式。如果是具有本发明所属技术领域中的通常知识的技术人员，则可知在权利要求范围所记载的本发明的技术思想范围内，可想到进行各种变更、修正、组合等。因而，上述变更、修正、组合等之后的技术也当然属于本发明的技术思想范围。
例如，在上述各实施方式中，示出了接口电路7由具备计数器的通用CPU8和附加电路20构成，附加电路20由触发电路9、AND电路10及OR电路11构成的例子。但是，附加电路20不限定于上述的例子，只要是具有如下功能的器件即可，可从起始位开始计数接收数据的位数，可在计数完预先设定的接收数据的位数后停止发向串行编码器2的时钟信号。
符号说明
1-马达；2-串行编码器；3-变频器装置；4-控制电路板；5-编码器信号线；6-马达线；7-接口电路；8-CPU；9-触发电路；10-AND电路；11-OR电路；12-选配电路板；13、15-连接器；14-信号电缆。

Claims (7)

1.一种接口电路，其特征在于，具备：
通用CPU，对进行时钟同步式双向串行通信的对象即串行编码器发送时钟信号，并与该串行编码器之间进行数据的收发；
及附加电路，检测从所述串行编码器发送的接收数据的起始位，
所述CPU收到从所述附加电路发出的所述起始位的检测信号，开始计数所述接收数据的位数，
在计数完预先设定的接收数据的位数后停止发向所述串行编码器的时钟信号。
2.根据权利要求1所述的接口电路，其特征在于，
所述附加电路具备触发电路，其通过所述起始位置位，在计数完预先设定的接收数据的位数后复位，
所述CPU在向所述串行编码器发送完发送数据后，解除针对所述触发电路的复位。
3.根据权利要求1或3所述的接口电路，其特征在于，
所述附加电路具备门电路，
所述CPU在接收完所述接收数据后生成停止所述时钟信号的信号，经由所述门电路停止发向所述串行编码器的时钟信号。
4.根据权利要求1所述的接口电路，其特征在于，
所述变频器装置可在进行所述马达的旋转位置或速度控制的变频器装置中搭载可根据所述马达的种类选择的选配电路板。
5.一种变频器装置，其特征在于，具备：
接口电路，在进行旋转位置或速度控制的检测马达位置的串行编码器之间通过时钟同步式双向串行通信进行数据的收发；
及运算电路，根据通过所述接口电路接收的所述马达的位置检测信号，进行所述马达的旋转位置或速度控制运算，
所述接口电路具有：
通用CPU，对所述串行编码器发送时钟信号，并与该串行编码器之间进行数据的收发；
及附加电路，检测从所述串行编码器发送的接收数据的起始位，
所述CPU收到从所述附加电路发出的所述起始位的检测信号，开始计数所述接收数据的位数，
在计数完预先设定的接收数据的位数后停止发向所述串行编码器的时钟信号。
6.一种变频器系统，其特征在于，具备：
马达，具有检测位置的串行编码器；
及变频器装置，进行所述马达的旋转位置或速度控制，
所述变频器装置具有：
接口电路，在与所述串行编码器之间通过时钟同步式双向串行通信进行数据的收发；
及运算电路，根据通过所述接口电路接收的所述马达的位置检测信号，进行所述马达的旋转位置或速度控制运算，
所述接口电路具有：
通用CPU，对所述串行编码器发送时钟信号，并与该串行编码器之间进行数据的收发；
及附加电路，检测从所述串行编码器发送的接收数据的起始位，
所述CPU收到从所述附加电路发出的所述起始位的检测信号，开始计数所述接收数据的位数，
在计数完预先设定的接收数据的位数后停止发向所述串行编码器的时钟信号。
7.一种收发信方法，其特征在于，
检测从进行时钟同步式双向串行通信的对象即串行编码器发送的接收数据的起始位，
计数完预先设定的接收数据的位数后，停止从通用CPU对所述串行编码器发送的时钟信号。
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