WO2011030628A1 - インターフェース回路、インバータ装置、インバータシステム及び送受信方法 - Google Patents

インターフェース回路、インバータ装置、インバータシステム及び送受信方法 Download PDF

Info

Publication number
WO2011030628A1
WO2011030628A1 PCT/JP2010/062684 JP2010062684W WO2011030628A1 WO 2011030628 A1 WO2011030628 A1 WO 2011030628A1 JP 2010062684 W JP2010062684 W JP 2010062684W WO 2011030628 A1 WO2011030628 A1 WO 2011030628A1
Authority
WO
WIPO (PCT)
Prior art keywords
serial encoder
circuit
clock
interface circuit
serial
Prior art date
Application number
PCT/JP2010/062684
Other languages
English (en)
French (fr)
Inventor
幸司 岩橋
英俊 龍
賢志 末島
Original Assignee
株式会社安川電機
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社安川電機 filed Critical 株式会社安川電機
Priority to JP2011530782A priority Critical patent/JP5177297B2/ja
Priority to EP10815225.7A priority patent/EP2477007A4/en
Priority to CN201080038978.7A priority patent/CN102575945B/zh
Publication of WO2011030628A1 publication Critical patent/WO2011030628A1/ja
Priority to US13/411,644 priority patent/US8918668B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
    • G05B19/414—Structure of the control system, e.g. common controller or multiprocessor systems, interface to servo, programmable interface controller
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33093—Real time clock interface between serial I-O and processor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33157—Between processor and sensor, encoder
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33187—Serial transmission rs232c, rs422, rs485 communication link
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33254—Serial position feedback, serial to parallel conversion and reverse
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/34—Director, elements to supervisory
    • G05B2219/34225—Interface board for measuring system, for resolver, encoder or interferometer
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to an interface circuit, an inverter device, an inverter system, and a transmission / reception method.
  • a servo driver having an encoder signal processing unit that processes an encoder output signal to generate actuator position information and a drive control unit that performs servo control of the actuator based on a signal from the encoder signal processing unit. It is disclosed (for example, see Patent Document 1).
  • Servo drivers are mainly composed of computers consisting of CPU, ROM, RAM, etc.
  • the encoder signal processing unit uses a modularized encoder signal processing IC, performs signal processing on the encoder output signal, and outputs a parallel signal representing the actuator position information obtained thereby to the drive control unit. ing.
  • the encoder signal processing unit uses the encoder signal processing IC to process the serial data input to the receiving unit.
  • ASIC signal processing IC
  • an object of the present invention is to provide an interface circuit, an inverter device, an inverter system, and a transmission / reception method capable of reducing the development period at a low cost. It is to provide.
  • a clock is transmitted to a serial encoder that is a target of clock-synchronous bidirectional serial communication, and data is transmitted to and from the serial encoder.
  • a general-purpose CPU that performs transmission and reception;
  • An additional circuit for detecting a start bit of received data transmitted from the serial encoder; With The CPU is In response to the detection signal of the start bit issued from the additional circuit, start counting the number of bits of the received data,
  • An interface circuit is provided that stops the clock to the serial encoder after the preset number of bits of received data is counted.
  • the additional circuit includes a flip-flop circuit that is set by the start bit and is reset after the count of the number of bits of the reception data set in advance is completed.
  • the CPU may cancel the reset of the flip-flop circuit after transmission data transmission to the serial encoder is completed.
  • the additional circuit includes a gate circuit,
  • the CPU may generate a signal for stopping the clock after the reception of the received data is completed, and stop the clock signal to the serial encoder via the gate circuit.
  • the inverter device may be mounted as an optional board that can be selected depending on the type of the motor in an inverter device that controls the rotational position or speed of the motor.
  • data is transmitted / received to / from a serial encoder that detects a rotational position or a position of a motor that performs speed control by clock synchronous bidirectional serial communication.
  • An interface circuit to perform An arithmetic circuit for performing a rotational position or speed control calculation of the motor based on the motor position detection signal received through the interface circuit;
  • the interface circuit is A general-purpose CPU that transmits a clock to the serial encoder and transmits / receives data to / from the serial encoder;
  • An additional circuit for detecting a start bit of received data transmitted from the serial encoder; Have The CPU is In response to the detection signal of the start bit issued from the additional circuit, start counting the number of bits of the received data,
  • An inverter device is provided that stops the clock to the serial encoder after the preset count of the number of bits of received data is completed.
  • a motor having a serial encoder that detects a position;
  • An inverter device for controlling the rotational position or speed of the motor;
  • the inverter device is An interface circuit that transmits and receives data to and from the serial encoder by clock synchronous bidirectional serial communication;
  • An arithmetic circuit for performing a rotational position or speed control calculation of the motor based on the motor position detection signal received through the interface circuit;
  • Have The interface circuit is A general-purpose CPU that transmits a clock to the serial encoder and transmits / receives data to / from the serial encoder;
  • An additional circuit for detecting a start bit of received data transmitted from the serial encoder;
  • the CPU is In response to the detection signal of the start bit issued from the additional circuit, start counting the number of bits of the received data,
  • An inverter system is provided in which the clock to the serial encoder is stopped after the preset number of bits of received data is counted.
  • a start bit of received data transmitted from a serial encoder that is a target for performing clock synchronous bidirectional serial communication is detected,
  • a transmission / reception method is provided in which a clock transmitted from a general-purpose CPU to the serial encoder is stopped after counting of the number of bits of reception data set in advance.
  • the development period can be shortened at a low cost.
  • FIG. 2 is a circuit diagram of an interface circuit according to the embodiment.
  • FIG. 6 is a time chart showing the operation of the interface circuit according to the embodiment. It is a block diagram of the inverter apparatus which concerns on 2nd Embodiment of this invention.
  • FIG. 1 is a schematic configuration diagram when motor speed control is performed using an inverter device equipped with an interface circuit according to the first embodiment of the present invention.
  • the inverter system includes a motor 1 and an inverter device 3.
  • the inverter device 3 is formed so as to be able to transmit and receive data to and from a serial encoder that detects the rotational position and speed of the motor 1 in order to control the rotational position or speed of the motor 1.
  • the inverter device 3 includes a main circuit unit (not shown) and a control board 4 that generates a control signal for driving elements of the main circuit unit based on a detection signal from the serial encoder 2.
  • An interface circuit 7 is mounted on the control board 4, and is connected to the serial encoder 7 through the signal line 5, and performs clock synchronous bidirectional serial communication with the serial encoder 2.
  • the main circuit unit (not shown) of the inverter device 3 is connected to the motor 1 by a motor line 6 and supplies the motor 1 with a variable voltage and variable frequency power.
  • FIG. 2 is a circuit diagram of the interface circuit according to the present embodiment.
  • the interface circuit 7 includes a general-purpose CPU 8 and an additional circuit 20.
  • the additional circuit 20 includes a flip-flop circuit 9, an AND circuit 10, and an OR circuit 11.
  • FIG. 3 is a time chart showing the operation of the interface circuit according to the present embodiment.
  • Section P1 In FIG. 3, a section P ⁇ b> 1 is a section where command transmission from the CPU 8 to the serial encoder 2 is performed.
  • the CPU 8 outputs a CLOCK signal to the serial encoder 2, and outputs transmission data (TX) 8 bits in synchronization with the CLOCK signal.
  • the CLOCK signal is transmitted via the OR circuit 11. That is, as shown in FIG. 2, the CLOCK signal from the CPU 8 is connected to one input of the OR circuit 11, and the other input of the OR circuit 11 is connected to the OUT1 terminal of the CPU 8.
  • the transmission of the CLOCK signal to the serial encoder 2 is started by setting the signal at the OUT1 terminal to LOW simultaneously with the start of data (TX).
  • Section P2 in FIG. 3 is a section in which the start bit of the received data signal (RX) is waited after the transmission of the command from the CPU 8 to the serial encoder 2 is completed.
  • the received data (RX) transmitted from the serial encoder 2 is connected to the RX terminal of the CPU 8 and the S terminal (set input terminal) of the flip-flop 9.
  • the R terminal (reset input terminal) of the flip-flop 9 is connected to the CPU 8.
  • the CPU 8 changes the signal of the OUT2 terminal of the CPU 8 from HIGH to LOW, releases the reset of the flip-flop circuit, and waits for the start bit of the reception data (RX). Note that reception of 8 bits is repeated until the reception data (RX) becomes HIGH (until the start bit comes), and the reception data until the start bit comes is discarded.
  • a section P3 is a section for receiving the reception data (RX) transmitted from the serial encoder 2.
  • reception data (RX) is input to the S terminal of the flip-flop circuit 9 of the additional circuit 20 and a start bit added to the head of the reception data (RX) is detected, the flip-flop circuit is triggered by the start bit. 9 sets the output Q to HIGH and inputs a signal notifying that the reception data (RX) is transmitted from the serial encoder 2 to the IN1 terminal of the CPU 8. At the same time, the CLOCK signal is input to the counter terminal of the CPU 8 by the AND circuit 10.
  • the CPU 8 has a counter and detects the length of received data by counting the CLOCK signal. Since the reception data (RX) is a signal synchronized with the CLOCK signal, the number of bits of the reception data (RX) can be counted by counting the CLOCK signal, and reception data (RX) having a preset data length can be received. . Note that the length of the received data (RX) is set before communication.
  • a section P4 is a section in which data processing of received data (RX) is performed.
  • the CPU 8 When receiving the reception data signal (RX) having a preset data length in the section P3, the CPU 8 sets the OUT1 terminal to HIGH and stops the CLOCK signal to the serial encoder 2. At the same time, the OUT2 terminal is set to HIGH, the flip-flop circuit 9 is reset, and the reception data signal (RX) to the flip-flop circuit 9 is invalidated. Then, data processing of the received data (RX) input in the section P3 is performed.
  • Data processing searches for a start bit while shifting received data (RX), and stores data after the start bit in a RAM (not shown).
  • the data stored in the RAM is transmitted to the control board 4 as a signal indicating the rotational position of the motor.
  • the interface circuit 7 mainly includes a general-purpose CPU 8 and an additional circuit 20 that detects a start bit (rising edge, starting point) of received data from the serial encoder 2. Therefore, according to the present embodiment, the general-purpose CPU 8 can be used by using a simple additional circuit, and the interface circuit 7 with the serial encoder 2 with a short development period can be realized.
  • the additional circuit 20 includes a flip-flop circuit 9 that is set by a start bit and resets after completion of counting the number of bits of reception data set in advance, so that a signal from the serial encoder 2 can be received using the general-purpose CPU 8. . Therefore, according to the present embodiment, the cost of the interface circuit 7 can be further reduced.
  • the additional circuit 20 includes a gate circuit (for example, the OR circuit 11), and the clock signal to the serial encoder is stopped by the clock stop signal from the CPU 8 after the reception data is completed. Transmission can be blocked. Therefore, according to this embodiment, transmission / reception control with the serial encoder can be realized at low cost.
  • a gate circuit for example, the OR circuit 11
  • FIG. 4 is a configuration diagram of an inverter device according to the second embodiment of the present invention.
  • the difference from the first embodiment will be mainly described, and a duplicate description of the same configuration as the first embodiment will be omitted as appropriate.
  • the inverter device 3 includes an option board 12 in which an interface circuit 7 is incorporated.
  • the option board 12 is electrically connected to the control board 4 and includes a detachable connector 13. That is, the interface circuit 7 according to the present embodiment is not formed directly on the control substrate 4 as in the first embodiment, but is formed on a substrate detachable from the control substrate 4. Therefore, according to the inverter device 3 according to the present embodiment, only the interface circuit 7 can be replaced.
  • serial encoder 2 and the control board 4 are connected by a signal cable 14 and a connector 15, and the serial encoder 2 and the interface circuit 7 are connected by a connector 12 through the control board 4.
  • the interface circuit 7 according to the second embodiment of the present invention has been described above. According to the interface circuit 7 and the like, the interface circuit 7 is formed on an independent board as an option board 12 that can be selected according to the type of the motor 1 and mounted on the control board 4 of the inverter device 3. Therefore, according to the present embodiment, in addition to the effects of the first embodiment, it is only necessary to replace only the option board 12 on which the interface circuit 7 is formed depending on the type of the motor 1. And development time can be reduced.
  • the interface circuit 7 is configured by the general-purpose CPU 8 including the counter and the additional circuit 20, and the additional circuit 20 is configured by the flip-flop circuit 9, the AND circuit 10, and the OR circuit 11. showed that.
  • the additional circuit 20 is not limited to such an example.
  • the additional circuit 20 can start counting the number of bits of received data from the start bit, and can supply a clock to the serial encoder 2 after the preset number of bits of received data is completed. What has the function which can be stopped may be used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Manufacturing & Machinery (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Control Of Electric Motors In General (AREA)
  • Inverter Devices (AREA)

Abstract

低コストで開発期間を短縮できるインターフェース回路、インバータ装置、インバータシステム及び送受信方法を提供すること。 このインターフェース回路７は、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダ２に対してクロックを送信するとともにデータの送受信を行う汎用のＣＰＵ８と、シリアルエンコーダ２から送信される受信データのスタートビットを検出する付加回路２０と、を備え、ＣＰＵ８は、付加回路２０から発せられるスタートビットの検出信号を受けて受信データのビット数のカウントを開始し、予め設定した受信データのビット数のカウント終了後にシリアルエンコーダ２へのクロックを停止する。

Description

インターフェース回路、インバータ装置、インバータシステム及び送受信方法
　本発明は、インターフェース回路、インバータ装置、インバータシステム及び送受信方法に関する。
　従来、サーボ制御装置において、エンコーダ出力信号を処理してアクチュエータの位置情報を生成するエンコーダ信号処理部と、エンコーダ信号処理部からの信号に基づきアクチュエータのサーボ制御を行う駆動制御部を有するサーボドライバが開示されている（例えば特許文献１参照）。
　サーボドライバは、ＣＰＵ、ＲＯＭ、ＲＡＭなどからなるコンピュータを中心にして構成される。一方、エンコーダ信号処理部は、エンコーダ信号処理ＩＣとしてモジュール化されたものを用い、エンコーダ出力信号に対する信号処理を行い、これによって得られたアクチュエータ位置情報などを表すパラレル信号を駆動制御部に出力している。このように、従来のサーボドライバでは、エンコーダ信号処理部にエンコーダ信号処理ＩＣを用いて受信部に入力されたシリアルデータを処理していた。
特開２００４－２６４０３８号公報（第４－５頁）
　しかしながら、従来のエンコーダ信号処理部では、エンコーダとのインターフェースに、この用途に対して設計された信号処理ＩＣ（ＡＳＩＣ）が用いられ、単体コストまたは開発期間の増加といった問題があった。
　そこで、本発明は、このような問題に鑑みてなされたものであり、本発明の目的とするところは、低コストで開発期間を短縮可能な、インターフェース回路、インバータ装置、インバータシステム及び送受信方法を提供することにある。
　上記課題を解決するために、本発明のある観点によれば、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
　上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を備え、
　上記ＣＰＵは、
　上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
　予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インターフェース回路が提供される。
　また、上記付加回路は、上記スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットされるフリップフロップ回路を備え、
　上記ＣＰＵは、上記シリアルエンコーダへの送信データ送信完了後に、上記フリップフロップ回路に対するリセットを解除してもよい。
　また、上記付加回路は、ゲート回路を備え、
　上記ＣＰＵは、上記受信データ受信完了後に上記クロックを停止する信号を生成し、上記ゲート回路を介して上記シリアルエンコーダへのクロック信号を停止してもよい。
　また、上記インバータ装置は、上記モータの回転位置または速度制御を行うインバータ装置に、上記モータの種類によって選択可能なオプション基板として搭載可能であってもよい。
　上記課題を解決するために、本発明のある観点によれば、回転位置または速度制御を行うモータの位置を検出するシリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
　上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を備え、
　上記インターフェース回路は、
　上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
　上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
　上記ＣＰＵは、
　上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
　予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータ装置が提供される。
　上記課題を解決するために、本発明のある観点によれば、位置を検出するシリアルエンコーダを有するモータと、
　上記モータの回転位置または速度制御を行うインバータ装置と、
を備え、
　上記インバータ装置は、
　上記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
　上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を有し、
　上記インターフェース回路は、
　上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
　上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
　上記ＣＰＵは、
　上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
　予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータシステムが提供される。
　上記課題を解決するために、本発明のある観点によれば、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダから送信される受信データのスタートビットを検出し、
　予め設定した受信データのビット数のカウント終了後に、汎用のＣＰＵから上記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法が提供される。
　以上説明したように本発明によれば、低コストで開発期間を短縮できる。
本発明の第１実施形態に係るインターフェース回路を搭載したインバータ装置を用いてモータ速度制御を行うときの概略の構成図である。 同実施形態に係るインターフェース回路の回路図である。 同実施形態に係るインターフェース回路の動作を示すタイムチャートである。 本発明の第２実施形態に係るインバータ装置の構成図である。
　以下に添付図面を参照して、本発明の実施の形態について詳細に説明する。なお、本明細書及び図面では、実質的に同一の機能を有する構成要素は、原則として同一の符号で表す。そして、これらの構成要素についての重複説明は、適宜省略する。
　＜第１実施形態＞
　まず、図１を参照しつつ、本発明の第１実施形態に係るインターフェース回路を搭載したインバータ装置について説明する。図１は、本発明の第１実施形態に係るインターフェース回路を搭載したインバータ装置を用いてモータ速度制御を行うときの概略の構成図である。
　図１に示すように、本実施形態に係るインバータシステムは、モータ１と、インバータ装置３とを有する。インバータ装置３は、モータ１の回転位置または速度制御を行うために、モータ１の回転位置や速度を検出するシリアルエンコーダとの間でデータを送受信可能に形成される。
　インバータ装置３は、図示しない主回路部と、シリアルエンコーダ２からの検出信号に基づいて主回路部の素子を駆動する制御信号を生成するコントロール基板４と、を有する。そして、コントロール基板４には、インターフェース回路７が搭載されており、シリアルエンコーダ７と信号線５で接続され、シリアルエンコーダ２との間でクロック同期式の双方向シリアル通信を行う。また、インバータ装置３の図示しない主回路部は、モータ１との間をモータ線６で接続され、モータ１に可変電圧、可変周波数の電源を供給する。
　次に、図２を参照しつつ、本実施形態に係るインターフェース回路について説明する。図２は、本実施形態に係るインターフェース回路の回路図である。
　図２に示すように、インターフェース回路７は、汎用ＣＰＵ８と、付加回路２０とを有する。そして、付加回路２０は、フリップフロップ回路９と、ＡＮＤ回路１０と、ＯＲ回路１１と、を有する。
　次に、図２及び図３を参照しつつ、本実施形態に係るインターフェース回路の動作について説明する。図３は、本実施形態に係るインターフェース回路の動作を示すタイムチャートである。
　（１）区間Ｐ１
　図３において区間Ｐ１は、ＣＰＵ８からシリアルエンコーダ２へコマンド送信を行う区間である。
　この区間Ｐ１では、ＣＰＵ８は、シリアルエンコーダ２へＣＬＯＣＫ信号を出力し、送信データ（ＴＸ）をＣＬＯＣＫ信号と同期して８ビット出力する。ＣＬＯＣＫ信号は、ＯＲ回路１１を介して送信される。すなわち、図２に示すようにＣＰＵ８からのＣＬＯＣＫ信号は、ＯＲ回路１１の一方の入力に接続され、ＯＲ回路１１のもう一方の入力は、ＣＰＵ８のＯＵＴ１端子に接続されており、ＣＰＵ８は、送信データ（ＴＸ）開始と同時にＯＵＴ１端子の信号をＬＯＷにすることによって、シリアルエンコーダ２へのＣＬＯＣＫ信号の送信を開始する。
　（２）区間Ｐ２
　図３において区間Ｐ２は、ＣＰＵ８からシリアルエンコーダ２へコマンドへの送信完了後において、受信データ信号（ＲＸ）のスタートビットを待つ区間である。
　シリアルエンコーダ２から送信される受信データ（ＲＸ）は、ＣＰＵ８のＲＸ端子およびフリップフロップ９のＳ端子（セット入力端子）と接続されており、フリップフロップ９のＲ端子（リセット入力端子）は、ＣＰＵ８のＯＵＴ２端子に接続されている。ＣＰＵ８は、シリアルエンコーダ２へコマンドへの送信完了後における区間Ｐ２において、ＣＰＵ８のＯＵＴ２端子の信号をＨＩＧＨからＬＯＷにして、フリップフロップ回路のリセットを解除し受信データ（ＲＸ）のスタートビットを待つ。なお、受信データ（ＲＸ）がＨＩＧＨになるまで（スタートビットが来るまで）８ビットの受信を繰り返し、スタートビットが来るまでの受信データは廃棄される。
　（３）区間Ｐ３
　図３において区間Ｐ３は、シリアルエンコーダ２から送信された受信データ（ＲＸ）を受信する区間である。
　付加回路２０のフリップフロップ回路９のＳ端子に受信データ（ＲＸ）が入力され受信データ（ＲＸ）の先頭に付加されているスタートビットが検出されると、このスタートビットをトリガとして、フリップフロップ回路９は、出力ＱをＨＩＧＨとし、シリアルエンコーダ２から受信データ（ＲＸ）が送信されていることを知らせる信号をＣＰＵ８のＩＮ１端子に入力する。同時に、ＡＮＤ回路１０により、ＣＰＵ８のカウンタ端子にはＣＬＯＣＫ信号が入力される。
　ＣＰＵ８は、カウンタを有しており、ＣＬＯＣＫ信号をカウントすることによって、受信データの長さを検出する。受信データ（ＲＸ）は、ＣＬＯＣＫ信号に同期した信号であるので、ＣＬＯＣＫ信号をカウントすることによって受信データ（ＲＸ）のビット数をカウントでき、予め設定したデータ長の受信データ（ＲＸ）を受信できる。なお、受信データ（ＲＸ）の長さは、通信前に設定されている。
　（４）区間Ｐ４
　図３において区間Ｐ４は、受信データ（ＲＸ）のデータ処理を行う区間である。
　区間Ｐ３において、予め設定したデータ長の受信データ信号（ＲＸ）を受信すると、ＣＰＵ８は、ＯＵＴ１端子をＨＩＧＨにしてシリアルエンコーダ２へのＣＬＯＣＫ信号を停止する。同時にＯＵＴ２端子をＨＩＧＨにしてフリップフロップ回路９をリセットし、フリップフロップ回路９への受信データ信号（ＲＸ）を無効にする。そして、区間Ｐ３で入力された受信データ（ＲＸ）のデータ処理を行う。
　データ処理は、受信データ（ＲＸ）をシフトしながらスタートビットを探し、スタートビット以後のデータを図示しないＲＡＭに記憶する。ＲＡＭに記憶されたデータは、モータの回転位置を示す信号として、コントロール基板４に送信される。
　（効果の例）
　以上、本発明の第１実施形態に係るインターフェース回路７等について説明した。このインターフェース回路７によれば、主に汎用ＣＰＵ８と、シリアルエンコーダ２からの受信データのスタートビット（立ち上がり、開始点）を検出する付加回路２０から構成される。従って、本実施形態によれば、簡単な付加回路を用いることで、汎用のＣＰＵ８が使用可能となり、低コストで開発期間が短いシリアルエンコーダ２とのインターフェース回路７を実現できる。
　また、付加回路２０が、スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットさるフリップフロップ回路９を備えることにより、汎用ＣＰＵ８を用いてシリアルエンコーダ２からの信号を受信できる。従って、本実施形態によれば、インターフェース回路７を更に低コスト化することが可能である。
　また、付加回路２０がゲート回路（例えばＯＲ回路１１）を備え、受信データ完了後にＣＰＵ８からのクロック停止信号によってシリアルエンコーダへのクロック信号を停止するので、簡単な回路でシリアルエンコーダ２０からの信号の送信を阻止できる。したがって、本実施形態によれば、シリアルエンコーダとの送受信のコントロールを低コストで実現できる。
　＜第２実施形態＞
　次に、図４を参照しつつ、本発明の第２実施形態に係るインターフェース回路を備えたインバータ装置について説明する。図４は、本発明の第２実施形態に係るインバータ装置の構成図である。なお、ここでは、第１実施形態との相違点を中心に説明し、第１実施形態と同様の構成等については重複説明を適宜省略する。
　図４に示すように、本実施形態に係るインバータ装置３は、インターフェース回路７が組み込まれたオプション基板１２を有する。オプション基板１２は、コントロール基板４と電気的に接続され、脱着可能なコネクタ１３を備えている。すなわち、本実施形態に係るインターフェース回路７は、第１実施形態のように直接コントロール基板４に形成されるのではなく、コントロール基板４と脱着可能な基板上に形成される。従って、本実施形態に係るインバータ装置３によれば、インターフェース回路７のみを交換することが可能である。
　そして、シリアルエンコーダ２とコントロール基板４は、信号ケーブル１４およびコネクタ１５によって接続され、シリアルエンコーダ２とインターフェース回路７とは、コントロール基板４を介してコネクタ１２によって接続されている。
　以上、本発明の第２実施形態に係るインターフェース回路７等について説明した。このインターフェース回路７等によれば、インターフェース回路７をモータ１の種類によって選択可能なオプション基板１２として独立した基板上に形成し、インバータ装置３のコントロール基板４に搭載している。従って、本実施形態によれば、第１実施形態が奏する作用効果に加えて、更に、モータ１の種類によってインターフェース回路７を形成したオプション基板１２のみを交換すれば良いので、インバータ装置１のコスト及び開発時間を低減できる。
　以上、添付図面を参照しながら本発明の実施の形態について詳細に説明した。しかしながら、本発明の技術的思想の範囲は、ここで説明した実施の形態に限定されないことは言うまでもない。本発明の属する技術の分野における通常の知識を有する者であれば、請求の範囲に記載された本発明の技術的思想の範囲内において、様々な変更や修正、組み合わせなどを行うことに想到できることは明らかである。従って、これらの変更や修正、組み合わせなどの後の技術も、当然に本発明の技術的思想の範囲に属するものである。
　例えば、上記各実施形態では、インターフェース回路７が、カウンタを備えた汎用ＣＰＵ８と付加回路２０で構成され、付加回路２０が、フリップフロップ回路９、ＡＮＤ回路１０およびＯＲ回路１１で構成されている例を示した。しかし、付加回路２０は、かかる例に限定されるものではなく、スタートビットから受信データのビット数のカウントを開始でき、予め設定した受信データのビット数のカウント終了後にシリアルエンコーダ２へのクロックを停止できる機能を有するものであれば良い。
　１　　　　　モータ
　２　　　　　シリアルエンコーダ
　３　　　　　インバータ装置
　４　　　　　コントロール基板
　５　　　　　エンコーダ信号線
　６　　　　　モータ線
　７　　　　　インターフェース回路
　８　　　　　ＣＰＵ
　９　　　　　フリップフロップ回路
　１０　　　　ＡＮＤ回路
　１１　　　　ＯＲ回路
　１２　　　　オプション基板
　１３、１５　コネクタ
　１４　　　　信号ケーブル

Claims (7)

  1. 　クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
    　前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
    を備え、
    　前記ＣＰＵは、
    　前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
    　予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インターフェース回路。
  2. 　前記付加回路は、前記スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットされるフリップフロップ回路を備え、
    　前記ＣＰＵは、前記シリアルエンコーダへの送信データ送信完了後に、前記フリップフロップ回路に対するリセットを解除する、請求項１に記載のインターフェース回路。
  3. 　前記付加回路は、ゲート回路を備え、
    　前記ＣＰＵは、前記受信データ受信完了後に前記クロックを停止する信号を生成し、前記ゲート回路を介して前記シリアルエンコーダへのクロック信号を停止する、請求項１または３に記載のインターフェース回路。
  4. 　前記インバータ装置は、前記モータの回転位置または速度制御を行うインバータ装置に、前記モータの種類によって選択可能なオプション基板として搭載可能である、請求項１に記載のインターフェース回路。
  5. 　回転位置または速度制御を行うモータの位置を検出するシリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
    　前記インターフェース回路を通して受信された前記モータの位置検出信号に基づいて、前記モータの回転位置または速度制御演算を行う演算回路と、
    を備え、
    　前記インターフェース回路は、
    　前記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
    　前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
    を有し、
    　前記ＣＰＵは、
    　前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
    　予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インバータ装置。
  6. 　位置を検出するシリアルエンコーダを有するモータと、
    　前記モータの回転位置または速度制御を行うインバータ装置と、
    を備え、
    　前記インバータ装置は、
    　前記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
    　前記インターフェース回路を通して受信された前記モータの位置検出信号に基づいて、前記モータの回転位置または速度制御演算を行う演算回路と、
    を有し、
    　前記インターフェース回路は、
    　前記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
    　前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
    を有し、
    　前記ＣＰＵは、
    　前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
    　予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インバータシステム。
  7. 　クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダから送信される受信データのスタートビットを検出し、
    　予め設定した受信データのビット数のカウント終了後に、汎用のＣＰＵから前記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法。
PCT/JP2010/062684 2009-09-09 2010-07-28 インターフェース回路、インバータ装置、インバータシステム及び送受信方法 WO2011030628A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011530782A JP5177297B2 (ja) 2009-09-09 2010-07-28 インターフェース回路、インバータ装置、インバータシステム及び送受信方法
EP10815225.7A EP2477007A4 (en) 2009-09-09 2010-07-28 INTERFACE CIRCUIT, INVERTER APPARATUS, INVERTER SYSTEM, AND TRANSMITTING / RECEIVING METHOD
CN201080038978.7A CN102575945B (zh) 2009-09-09 2010-07-28 变频器装置及变频器系统
US13/411,644 US8918668B2 (en) 2009-09-09 2012-03-05 Interface circuit, inverter device, inverter system, and transmitting and receiving method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009208420 2009-09-09
JP2009-208420 2009-09-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/411,644 Continuation US8918668B2 (en) 2009-09-09 2012-03-05 Interface circuit, inverter device, inverter system, and transmitting and receiving method

Publications (1)

Publication Number Publication Date
WO2011030628A1 true WO2011030628A1 (ja) 2011-03-17

Family

ID=43732302

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/062684 WO2011030628A1 (ja) 2009-09-09 2010-07-28 インターフェース回路、インバータ装置、インバータシステム及び送受信方法

Country Status (5)

Country Link
US (1) US8918668B2 (ja)
EP (1) EP2477007A4 (ja)
JP (1) JP5177297B2 (ja)
CN (1) CN102575945B (ja)
WO (1) WO2011030628A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104536330A (zh) * 2014-11-13 2015-04-22 河北工业大学 用于ssi接口绝对值编码器数据通信的装置
JP6099004B1 (ja) * 2015-09-18 2017-03-22 株式会社安川電機 インバータ装置及びインバータ装置の製造方法
WO2023013245A1 (ja) * 2021-08-03 2023-02-09 株式会社日立産機システム サーボシステムおよびサーボシステムの制御方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015200190A1 (de) * 2015-01-09 2016-07-14 Schmidhauser Ag Frequenzumrichter
CN108009107B (zh) * 2017-07-20 2019-11-05 北京车和家信息技术有限责任公司 数据传输的方法、装置、存储介质及系统
JP7255205B2 (ja) * 2019-01-30 2023-04-11 セイコーエプソン株式会社 ロボットシステムおよびロボット制御装置
CN111505934B (zh) * 2020-04-30 2020-11-20 成都卡诺普自动化控制技术有限公司 基于biss编码器提高伺服驱动器采集速度和精度的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714091A (ja) * 1993-06-23 1995-01-17 Sankyo Seiki Mfg Co Ltd 多重シリアル信号の伝送方法
JPH0854254A (ja) * 1994-08-15 1996-02-27 Sankyo Seiki Mfg Co Ltd アブソリュートエンコーダ
JP2004264038A (ja) 2003-01-29 2004-09-24 Harmonic Drive Syst Ind Co Ltd エンコーダ信号処理装置およびサーボドライバ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0755037B2 (ja) * 1988-05-13 1995-06-07 株式会社日立製作所 永久磁石式同期電動機
US5404459A (en) * 1992-07-21 1995-04-04 Advanced Micro Devices Serial interface module and method in which the clock is only activated to send a predetermined number of data bits
US5495358A (en) * 1992-11-23 1996-02-27 Hewlett-Packard Company Optical transceiver with improved range and data communication rate
DE4342377B4 (de) * 1993-12-13 2010-08-12 Dr. Johannes Heidenhain Gmbh Anordnung und Verfahren zur seriellen Datenübertragung einer Positionsmeßeinrichtung
CN1037418C (zh) * 1994-12-03 1998-02-18 李士华 程控变频定尺飞锯
JPH08202469A (ja) * 1995-01-30 1996-08-09 Fujitsu Ltd ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット
WO1997036245A1 (en) * 1996-03-25 1997-10-02 Advanced Micro Devices, Inc. Serial interface module and method
CN100451881C (zh) * 2006-12-08 2009-01-14 清华大学 双电机冗余控制系统
CN101369148B (zh) * 2008-09-28 2010-09-29 西北工业大学 基于dsp的多轴交流电机同步伺服控制装置及其方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714091A (ja) * 1993-06-23 1995-01-17 Sankyo Seiki Mfg Co Ltd 多重シリアル信号の伝送方法
JPH0854254A (ja) * 1994-08-15 1996-02-27 Sankyo Seiki Mfg Co Ltd アブソリュートエンコーダ
JP2004264038A (ja) 2003-01-29 2004-09-24 Harmonic Drive Syst Ind Co Ltd エンコーダ信号処理装置およびサーボドライバ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2477007A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104536330A (zh) * 2014-11-13 2015-04-22 河北工业大学 用于ssi接口绝对值编码器数据通信的装置
JP6099004B1 (ja) * 2015-09-18 2017-03-22 株式会社安川電機 インバータ装置及びインバータ装置の製造方法
WO2017046965A1 (ja) * 2015-09-18 2017-03-23 株式会社安川電機 インバータ装置及びインバータ装置の製造方法
WO2023013245A1 (ja) * 2021-08-03 2023-02-09 株式会社日立産機システム サーボシステムおよびサーボシステムの制御方法
TWI845984B (zh) * 2021-08-03 2024-06-21 日商日立產機系統股份有限公司 伺服系統及伺服系統之控制方法

Also Published As

Publication number Publication date
EP2477007A4 (en) 2014-07-23
EP2477007A1 (en) 2012-07-18
CN102575945B (zh) 2015-07-01
JPWO2011030628A1 (ja) 2013-02-04
US20120166857A1 (en) 2012-06-28
US8918668B2 (en) 2014-12-23
CN102575945A (zh) 2012-07-11
JP5177297B2 (ja) 2013-04-03

Similar Documents

Publication Publication Date Title
JP5177297B2 (ja) インターフェース回路、インバータ装置、インバータシステム及び送受信方法
JP5314110B2 (ja) マスタ軸とスレーブ軸との同期制御を行うモータ制御装置
JP6169715B2 (ja) 多重化通信システム及び作業用ロボット
US8161224B2 (en) Interface between a twin-wire bus and a single-wire bus
JP2009507305A5 (ja)
CN103713572A (zh) 一种基于位置给定的数控系统控制方法
TW201126394A (en) Control apparatus for controlling panel module including touch panel and display panel
JP4212372B2 (ja) エンコーダ信号処理装置およびサーボドライバ
WO2006090473A1 (ja) データ送信制御方法、及びデータ送信制御装置
US9791850B2 (en) Numerical control system
WO2018150544A1 (ja) 多重通信システム及び作業用ロボット
JP6496747B2 (ja) 通信するホストから離れた、シリアル半二重トランシーバにおけるｔｘ／ｒｘモード制御
US8725208B2 (en) Serial transmission interface between an image sensor and a baseband circuit
WO2016038685A1 (ja) 多重通信装置
JP2007195266A (ja) 多軸モータ位置検出信号伝達装置
WO2002093394A3 (de) Verfahren zur datenübertragung zwischen einem master und wenigstens einem slave
JP2010119254A (ja) サーボモータ制御装置
CN109768738A (zh) 电动机控制装置、控制系统以及电动机控制方法
JP2012168787A (ja) エンコーダ通信回路
JP2012090385A (ja) モータ制御システム
JP2007096660A (ja) 画像形成装置
JP2009230722A (ja) カウンタシステム
JP2011205491A (ja) シリアルデータ通信回路、それを備えたモータ駆動装置、およびシリアルデータ通信方法
JP2007195350A (ja) 多チャンネルパルス列伝送装置
JP2003333879A (ja) 電動機制御装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080038978.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10815225

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011530782

Country of ref document: JP

REEP Request for entry into the european phase

Ref document number: 2010815225

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2010815225

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE