JP6496747B2 - 通信するホストから離れた、シリアル半二重トランシーバにおけるtx/rxモード制御 - Google Patents
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Description
Claims (13)
- 集積回路であって、
ホストプロセッサと、
シリアル半二重のユニバーサル非同期レシーバ/トランスミッタ(UART)回路要素であって、前記ホストプロセッサに結合され、受信データ入力と送信データ出力とを有し、前記送信データ出力が前記受信データ入力から分離される、前記UART回路要素と、
前記ホストプロセッサと前記UART回路要素とから分離されるロジック回路要素であって、前記送信データ出力に結合される送信データ入力と、モード出力とを有し、前記送信データ入力における受信信号に応答して送信モードと受信モードの一方を選択して前記モード出力において前記選択した前記送信モードと前記受信モードの一方を送信モード信号又は受信モード信号でシグナリングする、前記ロジック回路要素と、
を含む、集積回路。 - 請求項1に記載の集積回路であって、
前記ロジック回路要素が、コプロセッサ回路要素を含む、集積回路。 - 請求項1に記載の集積回路であって、
前記ロジック回路要素が、前記送信データ入力と前記モード出力とに結合されるタイマ回路要素を含む、集積回路。 - 請求項1に記載の集積回路であって、
前記ホストプロセッサが、如何なるモード出力から自由である、集積回路。 - 請求項1に記載の集積回路であって、
前記受信データ入力に結合される受信データ出力と、前記送信データ出力に結合される送信データ入力と、前記モード出力に結合されるモード入力とを有するトランシーバ回路要素を更に含む、集積回路。 - 集積回路であって、
ホストプロセッサと、
前記ホストプロセッサに結合され、受信データ入力と送信データ出力とを有するシリアル半二重UART回路要素であって、前記送信データ出力が前記受信データ入力から分離されており、前記UART回路要素が、前記送信データ出力上でのフレーム伝送の過程を追跡するライン状態レジスタを含む、前記UART回路要素と、
前記ホストプロセッサと前記UART回路要素とから分離されているロジック回路要素であって、前記送信データ出力に結合される送信データ入力と、モード出力と、前記UART回路要素の前記ライン状態レジスタに結合されるライン状態レジスタ入力とを有し、前記送信データ入力における受信信号に応答して送信モードと受信モードの一方を選択して前記モード出力において前記選択した前記送信モードと前記受信モードの一方を送信モード信号又は受信モード信号でシグナリングする、前記ロジック回路要素と、
を含む、集積回路。 - 請求項6に記載の集積回路であって、
前記ロジック回路要素が、コプロセッサ回路要素を含む、集積回路。 - 請求項6に記載の集積回路であって、
前記ホストプロセッサが、如何なるモード出力から自由である、集積回路。 - 請求項6に記載の集積回路であって、
前記受信データ入力に結合される受信データ出力と、前記送信データ出力に結合される送信データ入力と、前記モード出力に結合されるモード入力とを有するトランシーバ回路要素を更に含む、集積回路。 - 集積回路を作動するプロセスであって、
ホストプロセッサから分離されたロジック回路要素において、スタートビットのためにUARTの送信データ出力をモニタリングし、
前記送信データ出力上にスタートビットをモニタリングするときに前記ロジック回路要素内のタイマをスタートして前記ロジック回路要素からの送信モードの出力を選択し、
前記タイマの満了のときに前記ロジック回路要素からの受信モードの出力を選択し、
前記選択の前に遅延を開始し、
前記遅延の間に別のスタートビットのために前記UARTの送信データ出力をモニタリングし、
前記遅延の満了のときに前記選択を進める、
ことを含む、プロセス。 - 請求項10に記載のプロセスであって、
前記タイマの満了のときに、前記選択の前に遅延を開始することを更に含む、プロセス。 - 請求項10に記載のプロセスであって、
前記タイマの満了のときに、前記選択の前に遅延を開始して、別のスタートビットのために前記UARTの送信データ出力をモニタリングすることを更に含む、プロセス。 - 集積回路を作動するプロセスであって、
ホストプロセッサから分離されたロジック回路要素において、スタートビットのためにUARTの送信データ出力をモニタリングし、
前記送信データ出力上にスタートビットをモニタリングするときに前記ロジック回路要素内のタイマをスタートして前記ロジック回路要素からの送信モードの出力を選択し、
前記タイマの満了のときに前記ロジック回路要素からの受信モードの出力を選択し、
前記選択の前に遅延を開始し、
前記遅延の間に別のスタートビットのために前記UARTの送信データ出力をモニタリングし、
前記送信データ出力上に別のスタートビットをモニタリングするときに前記ロジック回路要素内のタイマを再びスタートして前記ロジック回路要素からの前記送信モードの出力を選択する、
ことを含む、プロセス。
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