JP2005522938A5 - - Google Patents

Claims (4)

1. 出力線と入力線とを有する第１の回路と、
   前記第１の回路の前記出力線から信号を受信する入力線と、前記第１の回路の前記入力線に信号を送信する出力線とを有する第２の回路と、
   前記第２の出力線から前記第１の回路の入力線に送信される信号を制御する制御回路と
   を有する回路構成。
2. 請求項１に記載の回路構成であって、
   前記第１の回路の前記出力線で送信される信号に従って、前記制御回路が前記第２の回路の出力線から前記第１の回路の入力線に送信される信号を制御する回路構成。
3. 請求項２に記載の回路構成であって、
   前記第１の回路が前記第１の回路の前記出力線で信号を送信しているときに、前記制御回路が前記第２の回路の出力線から前記第１の回路の入力線に送信される信号を抑制する回路構成。
4. ＣＰＵとオペレーティングシステムの制御のもとで、システムにおいてシリアルインタフェース回路から送受信回路への通信を制御する方法であって、
   前記システムの動作モードを検出するステップと、
   前記モードが第１のモードである場合に、前記シリアルインタフェース回路が前記送受信回路に信号を送信することを可能にするステップと、
   前記モードが第２のモードである場合に、前記送受信回路が前記シリアル回路に信号を送信しているか否かを検出し、前記送受信機が送信している場合に、前記シリアルインタフェース回路が前記送受信機に信号を送信することを抑制するステップと
   を有する方法。