JP4307268B2

JP4307268B2 - 制御回路

Info

Publication number: JP4307268B2
Application number: JP2003585355A
Authority: JP
Inventors: パーデュー，ケネス，リー
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2002-04-12
Filing date: 2003-04-04
Publication date: 2009-08-05
Anticipated expiration: 2023-04-04
Also published as: CN1647056A; WO2003088568A2; AU2003226263A1; KR101013615B1; JP2005522938A; US20050169352A1; CN1316393C; KR20040102082A; AU2003226263A8; EP1535425A2; WO2003088568A3; US7423549B2; MXPA04009858A

Description

２００２年４月１２日に出願された米国仮特許出願６０／３７１，９８３から優先権を主張する。本発明は、テレビ・セットトップボックスの制御回路に関するものであり、特にフィードバック制御回路に関するものである。

高速パケット伝送を達成するためには、ギガビット・レートの送受信チップセット（トランシーバ）が使用されなければならない。１つのそのようなトランシーバは、米国カリフォルニア州ＰａｌｏＡｌｔｏに本社のあるＨｅｗｌｅｔｔＰａｃｋａｒｄ会社により販売されている装置であり、そのＨｅｗｌｅｔｔＰａｃｋａｒｄ会社はＨＤＭＰ−１０２２送信機と表される送信機と、ＨＤＭＰ−１０２４受信機と表される受信機とを製造販売している。ＨＤＭＰ−１０２２送信機と、ＨＤＭＰ−１０２４受信機のチップセットは、１９９６年８月の日付でＨｅｗｌｅｔｔＰａｃｋａｒｄにより配布されたＰｒｅｌｉｍｉｎａｒｙＴｅｃｈｎｉｃａｌＤａｔａｓｈｅｅｔの４０ページに詳細に記載されており、現在ではインターネット・ウェブサイトで利用可能である。このデータシートは、ＨＤＭＰ−１０２２送信機とＨＤＭＰ−１０２４受信機が、送受信Ｇ−ＬＩＮＫシリアルインタフェース動作を提供するために、如何にギガビット又はＧ−ＬＩＮＫ（商標）コントローラとして利用され得るかを示している。本発明のＧ−ＬＩＮＫは改良Ｇ−ＬＩＮＫＩＩである。

Ｇ−ＬＩＮＫコントローラの適用が図１に示されており、それはセットトップボックスで使用され得る。図面において、Ｇ−ＬＩＮＫ回路１０は、ＵＡＲＴ１２に信号パスを提供し、Ｇ−ＬＩＮＫシリアルポート１４への通信及びＧ−ＬＩＮＫシリアルポート１４からの通信を全二重から半二重に変換する制御するような複数の目的で従来のユニバーサル非同期送受信機（ＵＡＲＴ）回路１２をＧ−ＬＩＮＫシリアルポート１４に結合するためのシリアルインタフェース回路として機能する。更に、Ｇ−ＬＩＮＫシリアルポート１４がＩＲブラスター（ｂｌａｓｔｅｒ）（図示なし）を駆動するために、Ｇ−ＬＩＮＫ回路１０は、データ線２１を介してＩＲブラスター源２０から受信した赤外線（ＩＲ）信号を中継することがある。

図１の全ての構成要素は、オペレーティングシステム（図示なし）により制御可能であり、ＵＡＲＴ１２はＣＯＭポートとして定められる。従って、ＵＡＲＴ１２が信号を受信すると、それはオペレーティングシステムにより処理される割込み信号を作る。システムの構成がテストされる構成テストモードのような１つの動作モードでは、Ｇ−ＬＩＮＫ回路１０はＧ−ＬＩＮＫシリアルポート１４からＵＡＲＴ１２にテスト信号を転送する。この動作モードでは、ＵＡＲＴ１２はテスト信号を受信して、それに応じて割込みを生成する。しかし、ユーザがシステムの使用と機能について訓練を受けるデモンストレーションモードのようなその他の動作モードでは、Ｇ−ＬＩＮＫ回路１０はＵＡＲＴ１２から受信した信号をＵＡＲＴ１２に不要に返信する。この不要なフィードバックは、ＵＡＲＴ１２がオペレーティングシステムにより行われる不要な割込みを生成することを引き起こす。この不要な割込みの処理は、セットトップボックスの性能を低下させることがある。従って、Ｇ−ＬＩＮＫ回路とＵＡＲＴ１２との通信を制御する必要がある。

本発明の原理によると、デジタル制御回路（ＤＣＣ）は、第２の回路（Ｇ−ＬＩＮＫ回路等）から入出力装置（ユニバーサル非同期送受信機（ＵＡＲＴ）等）に送信された信号を有効／無効にする。信号を入出力装置に送信することに加えて、第２の回路はまた、入出力装置から送信された信号を受信する。ＤＣＣは、入出力装置により第２の回路に送信された信号に従って、第２の回路から送信された信号を制御することがある。例えば、入出力装置が第２の回路に信号を送信しているときに、ＤＣＣは第２の回路から入出力装置に送信される信号を抑制する。このように、入出力装置は、第２の装置から信号を受信せず、それにより中央制御装置（ＣＰＵ）に対して割込みを生成しない。

一実施例では、第２の回路はＧ−ＬＩＮＫポートに結合された双方向線を有するＧ−ＬＩＮＫ回路であり、入出力装置はＵＡＲＴである。特定の動作モードでＧ−ＬＩＮＫポートが短絡すると、ＤＣＣはＧ−ＬＩＮＫ回路からＵＡＲＴへの信号送信を抑制する。その他の動作モードでは、ＤＣＣはＵＡＲＴの出力の状態を監視し、ＵＡＲＴ送信の間に、ＤＣＣはＵＡＲＴの受信線で高状態に設定し、入力信号のないことを示し、それにより不要又は不当な割込みがＧ−ＬＩＮＫ回路から生じる信号によって生成されることを抑制する。更にその他の動作モードでは、ＤＣＣにより、信号の自由な流れがＧ−ＬＩＮＫからＵＡＲＴに送信されることが可能になる。従って、ＤＣＣにより、必要に応じてＧ−ＬＩＮＫ信号がＵＡＲＴにフィードバックされることが可能になる。

本発明の教示は、添付図面とともに以下の詳細な説明を検討することにより、容易に理解され得る。

理解を容易にするため、図面に共通の同一の要素を示すために、可能な場合には同一の参照番号が使用されている。

図２は、本発明の原理による例示的な回路構成を示したものである。Ｇ−ＬＩＮＫ回路１０は、例えばＵＡＲＴ１２に信号パスを提供し、Ｇ−ＬＩＮＫシリアルポート１４への通信及びＧ−ＬＩＮＫシリアルポート１４からの通信を全二重から半二重に変換する制御を提供するような、又は更なる設計の改善のため、若しくはトラブルシューティングのため、ＵＡＲＴ１２からＧ−ＬＩＮＫシリアルポート１４に直接信号パスを提供するような複数の目的で、従来のユニバーサル非同期送受信機（ＵＡＲＴ）回路１２（例えば米国カリフォルニア州ＭｏｕｎｔａｉｎＶｉｅｗに本社のあるＴｅｒａＬｏｇｉｃＩｎｃ．により製造されたＴＬ８１１集積回路の一部）をＧ−ＬＩＮＫシリアルポート１４に結合するためのシリアルインタフェース回路として機能する。デジタル制御回路（ＤＣＣ）２２は、ＧＬＮＫ＿Ｔｘ１６（ＵＡＲＴ１２の出力線又はＧ−ＬＩＮＫ回路１０の入力線）に存在する動きと後述の他の要因に従って、Ｇ−ＬＩＮＫ回路１０からＵＡＲＴ１２に送信された信号を制御するため、Ｇ−ＬＩＮＫ回路１０の出力線（ＧＬＮＫ＿Ｒｘ１８）とＵＡＲＴ１２の受信（入力）線（ＵＡＲＴ＿Ｒｘ２３）との間に配置される。

更に、この構成は、図２に示される通り、Ｇ−ＬＩＮＫ回路１０に結合されたＩＲブラスターデータ線２１を介したＩＲブラスター源２０に応じて、Ｇ−ＬＩＮＫシリアルポート１４が赤外線（ＩＲ）ブラスター（図示なし）を駆動するために使用される。ＩＲブラスターは、ＩＲ信号により遠隔で制御可能な外部装置（例えば、ＶＣＲテレビ受信機、ＤＶＤプレイヤ等）を制御するために、セットトップボックスの外部に配置された赤外線発光ダイオード（ＬＥＤ）である。そのような目的のＩＲブラスターの使用は、当業者に既知である。ＩＲブラスター源２０は、結合プログラム可能論理回路（ＣＰＬＤ）（図示なし）により駆動され、以下に更に説明される。
図２の回路構成はまた、ページング（ｐａｇｉｎｇ）サービスプロバイダとの接続を確立する外部ページャ・モジュールを制御するために、ページング制御コマンドがＧ−ＬＩＮＫ回路１４を介してＵＡＲＴ１２からＧ−ＬＩＮＫシリアルポートに送信され得るように使用され得る。この回路構成は、米国インディアナ州ＩｎｄｉａｎａｐｏｌｉｓのＴｈｏｍｓｏｎＩｎｃ．により提供されるＡＴＣ３１１高精細度テレビで使用されている。

本発明は、テレビ受信機（図示なし）のセットトップボックス（図示なし）での使用に特に適している。本発明を理解するために必要なセットトップボックス及び／又はテレビ受信機の一部のみが、更に以下に説明される。例えば、セットトップボックスは、オペレーティングシステム（この場合は米国ＲｅｄｍｏｎｄＷａｓｈｉｎｇｔｏｎに本社のあるＭｉｃｒｏｓｏｆｔＣｏｒｐ．の製品であるＷｉｎｄｏｗｓＣＥ（商標））と、中央制御装置（ＣＰＵ）（図示なし）とを有し、その双方が後述のようにＵＡＲＴ１２とＧ−ＬＩＮＫ回路１０とＤＣＣ２２を制御する。ＵＡＲＴ１２が信号を受信すると、ＵＡＲＴ１２は割込み信号を作り、その割込み信号は、オペレーティングシステムが割込みを処理するために割込みハンドラ（ｉｎｔｅｒｒｕｐｔｈａｎｄｌｅｒ）にジャンプすることを通常必要とする。ユニバーサル同期／非同期送受信機（ＵＳＡＲＴ）のような他の入出力装置又は送受信装置も同様に、この回路構成で使用されることがある。

図２の回路構成は、いくつかの動作モードで動作する。構成テストの動作モードでは、ＤＣＣ２２により、Ｇ−ＬＩＮＫ回路１０から送信された全ての信号が、ＵＡＲＴ１２に配信されることが可能になる。デモンストレーションモードでは、ＤＣＣ２２により、Ｇ−ＬＩＮＫ回路１０からＵＡＲＴ１２に信号が送信できなくなる。Ｇ−ＬＩＮＫシリアルポート１４が短絡したことをオペレーティングシステムが検出するまで（セットトップボックスがデモンストレーションモードになることをユーザが希望することについてのユーザからの指示）、オペレーティングシステムはセットトップボックスをデモンストレーションモードにするべきではない。Ｇ−ＬＩＮＫシリアルポート１４が短絡すると、Ｇ−ＬＩＮＫ回路１０は一般的にＵＡＲＴ１２から受信した如何なる信号をも戻す。従って、Ｇ−ＬＩＮＫシリアルポートが短絡しているか否かを検出するために、オペレーティングシステムはセットトップボックスを構成テストモードにし、ＵＡＲＴ１２を通じてＧ−ＬＩＮＫ回路１０にテスト信号を送信し、ＵＡＲＴ１２からテスト信号が戻るか否かを調べるために待つことがある。テスト信号が戻ると、オペレーティングシステムは、Ｇ−ＬＩＮＫシリアルポートが短絡しており、セットトップボックスをデモンストレーションモードにするように続行してもよいことを決定する。Ｇ−ＬＩＮＫシリアルポート１４の短絡は、プラグをショートさせ、それによってデータ信号線をアースにショートさせることにより、達成され得る。

Ｇ−ＬＩＮＫシリアルポート１４が短絡していないときは、セットトップボックスはデフォルトモードで通常は動作しており、そのデフォルトモードでは、テスト装置を使用することによるテスターがＵＡＲＴ１２からＧ−ＬＩＮＫシリアルポート１４にデバッグメッセージを送信することができる。デフォルトの動作モードでは、Ｇ−ＬＩＮＫ回路１０はＵＡＲＴ１２から受信した信号を返送するが、これは不要である。この返送された信号により生成される割込みを除去又はマスクするために、ＤＣＣ２２は、ＵＡＲＴ出力線ＧＬＮＫ＿Ｔｘ１６の状態を監視し、ＵＡＲＴ１２の送信の間に、ＵＡＲＴ受信線ＵＡＲＴ＿Ｒｘ２３が高状態に設定し、信号が受信されていないことをＵＡＲＴ１２に指示し、Ｇ−ＬＩＮＫ回路１０から生じる信号をブロックする。

Ｇ−ＬＩＮＫシリアルポート１４が短絡していないとき、オペレーティングシステムはまた、セットトップボックスをＩＲブラスターモードにすることがある。このモードでは、一般的にＧ−ＬＩＮＫ回路１０はＵＡＲＴ１２に信号を送信する。その信号は不要である。従って、ＤＣＣ２２は、ＧＬＩＮＫ−Ｒｘ１８を介してＧ−ＬＩＮＫ回路１０からＵＡＲＴ１２に送信された信号を無効にし、この場合も不要な割込みを除去する。

ＤＣＣハードウェアロジックと制御レジスタが、図３Ａに示されている。図３Ｂの表は、各制御レジスタの設定とデータ入力との対応についてのＤＣＣ２２の論理行動を示している。図３Ａと３Ｂでは、ＧＬＮＫ＿ＲｘとＧＬＮＫ＿ＴｘとＵＡＲＴ＿Ｒｘが、それぞれＧＬＮＫ＿Ｒｘ１８とＧＬＮＫ＿Ｔｘ１６とＵＡＲＴ＿Ｒｘ２３の論理（信号）状態を表している。図３Ａは、ＤＣＣが５つの装置Ｕ１からＵ５を有することを示している。Ｕ１２４はラッチのような連続クロックのフリップフロップ機能であり、Ｕ２２６とＵ３２８は一般的な低レベル論理ゲートを有し、Ｕ４３０とＵ５３２は一般的な信号マルチプレクサである。ＤＣＣ２２はＵＡＲＴ＿Ｒｘを作るために以下の入力：ＧＬＮＫ＿Ｔｘと、ＧＬＮＫ＿Ｒｘと、レジスタ４のビット３と、レジスタ６のビット２と、レジスタ６のビット４とを受ける。レジスタ４と６は結合プログラム可能論理回路（ＣＰＬＤ）（図示なし）に含まれ、オペレーティングシステムにより設定される。以下の説明では、１（高）の論理値は、信号が送信されないことを一般的に意味する。例えば、ＧＬＮＫ＿Ｔｘが１の論理値を有する場合、ＧＬＮＫ＿Ｔｘ１６の線が未使用である（すなわち送受信していない）ことを一般的に意味する。

Ｕ４３０とＵ５３２のマルチプレクサは、３つのシステムレベルの動作モードをＧ−ＬＩＮＫ回路１０に提供する。最も簡単なモードはデモンストレーションモード（図３Ｂの設定番号５又はモード３）であり、Ｕ５３２の出力が論理的に高レベルである（ＵＡＲＴ＿Ｒｘが１の論理値を有する、すなわち、ＵＡＲＴ＿Ｒｘ２３線が未使用であり、ＵＡＲＴ１２が全く信号を受信していない）。図３Ｂの表に示される通り、レジスタ６のビット４が論理レベル１に設定されて、Ｕ５３２がＣＰＬＤから制御信号を有すると、このモードが起動する。

レジスタ６のビット４が論理的に低レベルに設定されると、ＤＣＣ２２はその他の２つのモードのうちの１つ、又は設定番号１−４のうちの１つで動作する。Ｕ５３２の出力は、図３ＢによりＵ４３０の出力に直接的に依存する。Ｕ４マルチプレクサは、ＣＰＬＤレジスタ６のビット２の論理レベルにより制御される。ＣＰＬＤレジスタ６のビット２の論理レベルが高い場合、ＤＣＣ２２は構成テストモード又はモード２で動作する。この場合、Ｕ４３０の出力は、ちょうどＧＬＮＫ＿Ｒｘ１８から生じた信号である。図３Ａを参照のこと。従って、ＵＡＲＴ＿Ｒｘ２３での出力信号は、ＧＬＮＫ＿Ｒｘ１８から生じた信号と同じである。従って、ＤＣＣ２２により、信号の自由な流れがＧ−ＬＩＮＫ１０からＵＡＲＴ１２に送信されることが可能になる。テスト信号がＵＡＲＴ１２にＧ−ＬＩＮＫシリアルポート１４を通じて一般的に送信され、オペレーティングシステムにより処理されるため、このことは必要である。

レジスタ６のビット２が論理的に低レベルに設定されると、ＤＣＣ２２はモード１で動作する。Ｕ４３０の出力は、３つの入力（ＣＰＬＤレジスタ１４のビット３と、ＧＬＮＫ＿Ｔｘから生じる信号と、Ｕ２２６からの出力信号）を有するＮＡＮＤゲートであるＵ３２８の出力に直接的に依存する。Ｕ２２６は、ＧＬＮＫ＿Ｒｘ１８から生じる信号を反転するインバータである。ＧＬＮＫ＿Ｒｘ１８からの信号が１の論理値から０に変化すると、ＧＬＮＫ＿Ｔｘ１６からの信号はＵ１２４でラッチされる。Ｇ−ＬＩＮＫ＿Ｔｘ１６のこのラッチ状態は、Ｇ−ＬＩＮＫ＿Ｒｘ１８とＴ−ＬＩＮＫ＿Ｔｘ１６の信号の位相差又はタイミング差のため生じ得るＵ３２８の出力での誤った論理変化を除去する。

モード１のもとで、ＣＰＬＤレジスタ１４のビット３が１の論理値に設定されると、ＤＣＣ２２はデフォルト動作状態になる。このデフォルト動作状態のＤＣＣは、ＵＡＲＴ１２がＧ−ＬＩＮＫ回路１０に信号を送信しているか否かを調べる。ＵＡＲＴ１２が送信していない場合には、ＤＣＣ２２によりＧ−ＬＩＮＫ回路１０からＵＡＲＴ１２に信号が送信されることが可能になる。その他の場合、ＵＡＲＴ１２が送信している場合には、ＤＣＣ２２によりＧ−ＬＩＮＫ回路１０から信号が送信できなくなる。図３Ａと３Ｂにおいて、ＧＬＮＫ＿Ｔｘ１６からの信号が１の論理値を有する場合（信号なし）、Ｕ３３８の出力は、Ｕ２２６の出力又はＧＬＮＫ＿Ｒｘ１８から生じた信号である。実質的に、ＵＡＲＴ＿Ｒｘ２３での出力信号は、ＧＬＮＫ＿Ｒｘ１８から生じた信号と同じである。他方、ＧＬＮＫ＿Ｔｘ１６からの信号が０の論理値を有する場合（ＵＡＲＴ１２が送信中）、Ｕ３３８の出力は１の論理値を有する。実質的に、ＵＡＲＴ＿Ｒｘ２３での信号は、１の論理値に保持され、Ｇ−ＬＩＮＫ回路１０からＵＡＲＴ１２への送信が無効になる。

モード１のもとで、ＣＰＬＤレジスタ１４のビット３が０の論理値に設定されている場合、ＩＲブラスターが動作中であり、すなわち、Ｇ−ＬＩＮＫ回路１０がＩＲブラスター源２０からＩＲ信号を受信しており、Ｇ−ＬＩＮＫシリアルポート１４を介して外部ＩＲブラスターにＩＲ信号を送信している。この状態のもとで、Ｕ３３８の出力は１の論理値を有しており、それはＵＡＲＴ＿２３の信号を同様に１の論理値にして、Ｇ−ＬＩＮＫ回路１０からＵＡＲＴ１２への送信を無効にする。

当然のことながら、ＣＰＬＤからの特定のレベルの信号と、図３に記載された信号レベルは、使用されるオペレーティングシステムと関連する回路に特有であり、例示されたものであり、当業者に動作の理解を伝えるために提示されたものである。ＣＰＬＤとその各レジスタは本発明の部分を形成しない。

プラグのショートがＧ−ＬＩＮＫシリアルポート１４に挿入されると、この出力の短絡が検知され、システムがデモンストレーションモードになり、ユーザがシステムの使用と機能について訓練を受ける。当然のことながら、プラグのショートと等価なもの（例えばフロントパネルスイッチ）が使用され得る。このモードは、デモンストレーションモードを動かす小売店で一般的に利用され、図３Ｂの設定５に一致する。デモンストレーションモードの動作は本発明の部分を形成しない。

図４は、ＣＰＵとオペレーティングシステムの制御のもとでデモンストレーションの動作モードに入るフローチャートを示したものである。ユーザがＧ−ＬＩＮＫシリアルポート１４を短絡すると、セットトップボックスがデモンストレーションモードに入ることをユーザが示している。４０２において、ＵＡＲＴがＣＯＭポート（オペレーティングシステムにより提供されたオプション）として構成される。例示的な実施例では、ＣＰＬＤレジスタ（図示なし）が４０４で設定され、ＣＰＬＤレジスタ６のビット２とビット４の双方が０に設定され、すなわちセットトップボックスがデフォルトモード又はＩＲブラスターモードのいずれかである。ＩＲブラスターが動作中であるか否かの決定のために、処理はリンク４０６からノード４０８に続く。この実施例と図３に示されるものにおいて、レジスタ１４のビット３が０である場合、ＩＲブラスターモードが動作中である。ＩＲブラスターモードが動作中である場合、リンク４０６に戻る。“ｎｏ”である場合、前述の通り、デモンストレーションを提供するためにＧ−ＬＩＮＫシリアルポート１４が短絡しているか否か（“デモ・ピン（ＤＥＭＯＰＩＮ）のテスト”として示される）についてのテストをオペレーティングシステムが望むか否かが４１０で決定される。“ｎｏ”である場合、リンク４０６に戻る。“ｙｅｓ”である場合、ＣＰＬＤレジスタが４１２でリセットされ、ＣＰＬＤレジスタ６のビット２が論理の１に設定され、ビット４が論理の０に設定される。この設定は、図３Ａの回路構成で構成テストモードのときに生じる。４１４では、オペレーティングシステムは、ＵＡＲＴ１２の入力線（ＵＡＲＴ＿Ｒｘ２３）が論理の０であり、ＵＡＲＴ１２に入力する信号が存在することを示すか否かを決定する。前述の通り、シリアルポート１４が短絡すると、Ｇ−ＬＩＮＫ回路１０はＵＡＲＴ１２から受信した如何なる信号をも戻す。従って、オペレーティングシステムが以前に送信した信号を受信すると、オペレーティングシステムは、Ｇ−ＬＩＮＫシリアルポート１４が短絡していると決定する。判定ブロック４１４が“ｙｅｓ”を戻すと、ＣＰＬＤが再び４１６でリセットされ、図３Ａの回路構成をデモンストレーションモードにする。図３Ｂに示される通り、回路構成をデモンストレーションモードに設定するために、レジスタ２のビット２が論理の０に設定され、ビット４が論理の１に設定される。次に処理がリンク４０６に戻る。“ｎｏ”である場合、処理は４０４に戻り、回路構成をデフォルトモード又はＩＰブラスター活動モードに戻す。

図５は、動作モードに従うシステムにおいて、図２のＧ−ＬＩＮＫ回路１０のようなシリアルインタフェース回路から図２のＵＡＲＴ１２のような送受信回路への送信を制御する方法を示したものである。５１０において、システムの動作モードが検出される。そのモードが５２０で決定される。モードが図３Ｂに示される構成テストモードのような第１のモードである場合、５３０においてシリアルインタフェース回路が送受信回路に信号を送信することを可能にする。モードが図３Ｂに示されるデフォルトモードのような第２のモードである場合、５４０において送受信回路がシリアルインタフェース回路に信号を送信しているか否かを決定する。送受信回路が送信中である場合、５５０においてシリアルインタフェース回路が送受信機に信号を送信することを抑制する。その他の場合、送受信機が送信中でない場合、シリアルインタフェース回路が送受信回路に信号を送信することを可能にする。図３Ａに示される通り、シリアルインタフェース回路はまた、（Ｇ−ＬＩＮＫシリアルポート１４のような）シリアルポートとのインタフェース用の双方向線を有してもよい。

ここに示された例は、当業者が本発明を明確に理解して実行することを可能にするために示されている。その例は本発明の範囲の限定として考えられるべきではなく、単に本発明の使用を例示するもの及び代表するものとして考えられるべきである。本発明の多数の変更形態とその他の実施例が、前述の説明に照らして当業者に明らかになる。従って、この記載は例示のみとして解釈され、当業者に本発明を実行するベストモードを教示するためのものであり、その全ての可能な形式を示すためのものではない。用語は制限のためではなく、説明用語であり、本発明の要旨を逸脱することなく構成の詳細が実質的に変更されることがあり、特許請求の範囲内にある全ての変更形態の排他的な使用が予定されていることも理解される。

セットトップボックでＧ−ＬＩＮＫ回路と、Ｇ−ＬＩＮＫシリアルポートと、ＩＲブラスター源とを使用する先行技術の回路構成を表したものである。Ｇ−ＬＩＮＫ回路送信線とＵＡＲＴ受信線との間の通信を制御するための、本発明の原理による回路構成を表したものである。図２で使用される例示的なデジタル制御回路と、異なる動作モードの設定構成を示したものである。図２で使用される例示的なデジタル制御回路と、異なる動作モードの設定構成を示したものである。ＣＰＵとオペレーティングシステムの制御のもとでデモンストレーションモードに入るステップを表したフローチャートを示したものである。動作モードに従ってシリアルインタフェース回路から送受信回路への送信を制御する方法のフローチャートを示したものである。

Claims

出力線と入力線とを有する第１の回路と、
前記第１の回路の前記出力線から信号を受信する入力線と、前記第１の回路の前記入力線に信号を送信する出力線とを有する第２の回路と、
前記第１及び第２の回路の前記出力線から送信された信号を受信する制御回路であり、前記第１の回路が前記第２の回路に信号を送信している場合に、前記第２の回路が信号を前記第１の回路に信号を送信することを抑制し、前記第１の回路が前記第２の回路に信号を送信していない場合に、前記第２の回路が信号を前記第１の回路に送信することを可能にする制御回路と
を有する回路構成。
請求項１に記載の回路構成であって、
前記第１の回路が、ユニバーサル非同期送受信機（ＵＡＲＴ）とユニバーサル同期／非同期送受信機（ＵＳＡＲＴ）とのうち１つを有し、前記第２の回路がＧ−Ｌｉｎｋ回路を有する回路構成。
請求項２に記載の回路構成であって、
前記回路構成がテレビ受信機に含まれる回路構成。
ＣＰＵとオペレーティングシステムの制御のもとで、システムにおいてシリアルインタフェース回路から送受信回路への通信を制御する方法であって、
前記システムの動作モードを検出するステップと、
前記モードが第１のモードである場合に、前記シリアルインタフェース回路が前記送受信回路に信号を送信することを可能にするステップと、
前記モードが第２のモードである場合に、前記送受信回路が前記シリアルインタフェース回路に信号を送信しているか否かを検出するステップと、
前記第２のモードの間に前記送受信回路が前記シリアルインタフェース回路に信号を送信している場合に、前記シリアルインタフェース回路が前記送受信回路に信号を送信することを抑制するステップと、
前記第２のモードの間に前記送受信回路が前記シリアルインタフェース回路に信号を送信していない場合に、前記シリアルインタフェース回路が前記送受信回路に信号を送信することを可能にするステップと
を有する方法。