KR20040102082A - 제어 회로 - Google Patents

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KR20040102082A
KR20040102082A KR10-2004-7016249A KR20047016249A KR20040102082A KR 20040102082 A KR20040102082 A KR 20040102082A KR 20047016249 A KR20047016249 A KR 20047016249A KR 20040102082 A KR20040102082 A KR 20040102082A
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케네쓰 리 퍼듀
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톰슨 라이센싱 에스.에이.
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Abstract

디지털 제어 회로는 특정한 동작 모드에서 G-LINK 출력 포트가 단락 회로인 경우에 UART 수신 회로의 직렬 전송의 피드백을 인에이블/디스에이블한다. 종래의 동작 모드에서, 디지털 제어 회로는 UART_Tx의 출력의 상태를 모니터하고, UART 전송동안, Rx 선은 보통 하이 상태로 설정하고 G-LINK 회로에 의해 생성된 불필요하거나 용납되지 않는 UART 인터럽트들을 제거하기 위해 데이터 피드백을 위해 사용된다. 따라서 디지털 제어 회로는 필요한 경우에 UART로 피드백된 G-LINK 신호를 인에이블하고, 이로서, 유닛의 동작 모드를 식별하는 기능성을 유지하고 G-LINK의 직렬 포트들이 종래의 동작 모드 동안 구성되고 이용되도록 한다.

Description

제어 회로{CONTROL CIRCUIT}
고속 패킷 전송을 달성하기 위해, 기가비트율 송/수신 칩셋(송수신기)이 사용되어야 한다. 그러한 송수신기는 미국 캘리포니아주 팔로 알토에 본부를 두고, HDMP-1022 송신기로 명시된 송신기 및 HDMP-1024 수신기로 명시된 수신기를 만들어 파는 Hewlett Packard Company에 의해 판매된 디바이스이다. HDMP-1022 송신기 및 HDMP-1024 수신기 칩셋은 Hewlett Packard에 의해 배포되고, 현재, 그의 인터넷 웹사이트에서 이용가능한, 1996년 8월자 40 페이지 예비 기술 데이터 시트(Preliminary Technical Data sheet)에 상세히 설명되어 있다. 이 데이터 시트는 HDMP-1022 송신기 및 HDMP-1024 수신기가 어떻게 기가비트로 이용될 수 있는지, 또는 G-LINKTM제어기가 어떻게 송신 및 수신 G-LINK 직렬 인터페이스 동작들을 제공하는지를 나타낸다. 본 발명의 G-LINK는 업그레이드된 G-LINK Ⅱ이다.
도 1에는 G-LINK 제어기의 애플리케이션이 도시되고, 이는 셋-탑 박스에 사용될 수 있다. 도면에서, G-LINK 회로(10)는 UART(12)에 신호 경로를 제공하는 등, 다수의 목적을 위해 종래의 UART(universal asynchronous receiver-transmitter) 회로(12)를 G-LINK 직렬 포트(14)에 결합하는 직렬 인터페이스 회로의 역할을 하고, G-LINK 직렬 포트(14)로의 통신 및 그로부터의 통신을 양방향(full duplex)에서 반양방향(half duplex)으로 변환하도록 제어한다. 또한, G-LINK 회로(10)는 IR 블래스터(도시되지 않음)를 구동하기 위해 G-LINK 직렬 포트(14)를 향해 데이터선(21)을 통해 IR 블래스터 소스(20)로부터 수신된 적외선(IR) 신호들을 중계할 수 있다.
도 1에서의 모든 컴포넌트들은 운영 체제(도시되지 않음)에 의해 제어가능하고, UART(12)는 COM 포트로 정의된다. 그와 같이, UART(12)가 신호를 수신하는 경우에, 이는 운영 체제에 의해 처리될 인터럽트 신호를 생성한다. 시스템의 구성이 테스트되는 구성 테스트 모드에서와 같은 하나의 동작 모드에서, G-LINK 회로(10)는 G-LINK 직렬 포트(14)로부터 UART(12)로 테스트 신호를 포워드한다. 이러한 동작 모드 하에, UART(12)는 테스트 신호를 수신할 것이고, 따라서 인터럽트들을 생성하게 된다. 그러나, 사용자가 시스템의 용도 및 성능에 대해 교육받는 데모 모드(demonstration mode)에서와 같은 또 다른 동작 모드에서, G-LINK 회로(10)는 UART(12)로부터 수신한 신호들을 불필요하게 UART(12)로 다시 전송한다. 이러한 불필요한 피드백은 운영 체제에 의해 서브될 불필요한 인터럽트들을 UART(12)가 생성하게 한다. 이러한 불필요한 인터럽트들에 대한 프로세싱은 셋-탑 박스의 성능을 열화시킬 수 있다. 따라서, G-LINK 회로 및 UART(12) 사이의 통신을 제어할 필요가 있다.
2002년 4월 12일자로 출원된 미국 가특허 출원 60/371,983을 우선권으로 주장한다.
본 발명은 텔레비전 셋-탑 박스 내의 제어 회로에 관한 것으로, 보다 구체적으로는, 피드백 제어 회로에 관한 것이다.
본 발명의 내용은, 이하의 상세한 설명을 첨부 도면과 관련하여 검토함으로써 보다 쉽게 이해될 수 있을 것이다.
도 1은 셋-탑 박스에 있어서, G-LINK 회로, G-LINK 직렬 포트, UART, 및 IR 블래스터 소스를 이용한 종래 기술에 따른 회로 구성을 도시한다.
도 2는 G-LINK 회로 송신선 및 UART 수신선 사이의 통신을 제어하기 위한, 본원의 원리에 따른 회로 구성을 도시한다.
도 3A 및 3B는 도 2에 도시된 회로 구성에 사용된 전형적인 디지털 제어 회로, 및 서로 다른 동작 모드들에 대한 셋업 구성들을 도시한다.
도 4는 CPU 및 운영 체제의 제어 하에, 데모 모드에 진입하기 위한 단계들을 나타내는 플로우차트를 도시한다.
도 5는 동작 모드에 따라, 직렬 인터페이스 회로로부터 수신기-송신기 회로로의 전송을 제어하는 방법에 대한 플로우차트를 도시한다.
이해를 용이하게 하기 위해, 도면들에 있어서 공통인 동일한 구성 요소들을 명시하기 위해서는 가능한 동일한 참조 번호가 사용된다.
본원의 원리에 따르면, DCC(digital control circuit)는 제2 회로(예컨대, G-LINK 회로)로부터 입/출력 디바이스(예컨대, UART(universal asynchronous receiver/transmitter))로 전송된 신호들을 인에이블/디스에이블한다. 제2 회로는 입/출력 디바이스로 신호를 전송하는 것에 더해, 입/출력 디바이스로부터 전송된 신호들을 수신한다. DCC는 입/출력 디바이스에 의해 제2 회로로 전송된 신호들에 따라, 제2 회로로부터 전송된 신호들을 제어할 수 있다. 예를 들어, 입/출력 디바이스가 신호들을 제2 회로로 전송하고 있는 경우에, DCC는 제2 회로로부터 입/출력 디바이스로 신호가 전송되는 것을 막는다. 입/출력 디바이스는 제2 회로로부터의 임의의 신호들을 수신하지 않고, 따라서, CPU(central processing unit)로의 인터럽트들을 생성하지 않는다.
일 실시예에서, 제2 회로는 G-LINK 포트에 결합된 양방향선을 갖는 G-LINK 회로이고, 입/출력 디바이스는 UART이다. G-LINK 포트가 특정한 동작 모드에서 단락 회로인 경우에, DCC는 G-LINK로부터 UART로의 신호 전송을 방해한다. 또 다른 동작 모드에서, DCC는 UART의 출력 상태를 모니터하여 UART 전송 동안 UART의 수신선 상에, 착신 신호가 없음을 나타내는 하이 상태를 설정하므로, G-LINK 회로로부터의 신호들에 의해 불필요하거나 용납되지 않은 UART 인터럽트들이 생성되는 것을 막는다. 또 다른 동작 모드에서, DCC는 G-LINK 회로로부터 UART로 전송될 신호들의 자유 흐름을 허용한다. 따라서, 필요한 경우에, DCC는 UART로의 G-LINK 신호 피드백을 인에이블한다.
도 2는 본원의 원리에 따른 전형적인 회로 구성을 도시한다. G-LINK 회로(10)는 예컨대, UART(12)에 신호 경로를 제공하는 등 다수의 목적을 위해 종래의UART(universal asynchronous receiver-transmitter) 회로(12), 예컨대, 미국, Mountain View California에 본부를 둔 TeraLogic Inc.에 의해 만들어진 TL811 집적 회로의 일부를 G-LINK 직렬 포트(14)에 결합하는 직렬 인터페이스 회로의 역할을 하고, G-LINK 직렬 포트(14)로의 통신 및 그로부터의 통신을 양방향(full duplex)에서 반양방향(half duplex)으로 변환하도록 제어하거나, 또는, 더 나은 설계 개선 혹은 검사 목적을 위해, 양방향 통신들을 위한 UART(12)로부터 G-LINK 직렬 포트(14)로의 직접적인 신호 경로를 제공한다. 디지털 제어 회로(DCC; 22)는, GLNK_Tx(16)(UART(12)의 출력선 또는 G-LINK 회로(10)의 입력선)에서의 활동도 및 후술되는 그 외의 인수들에 따라 G-LIN 회로(10)로부터 UART(12)로 전송된 신호들을 제어하도록 G-LINK 회로(1)의 출력선(GLNK_Rx(10))과 UART(12)의 수신(입력)선(UART_Rx(23)) 사이에 배치된다.
추가로, 본 구성은 도 2에 도시된 바와 같이, G-LINK 회로(10)에 결합된 IR 블래스터 데이터선(21)을 경유하는 IR 블래스터 소스(20)에 응답하여 적외선(IR) 블래스터(도시되지 않음)를 구동하도록 G-LINK 직렬 포트(14)에 대해 사용된다. IR 블래스터는, IR 신호에 의해 원격으로 제어할 수 있는 외부 디바이스(도시되지 않음), 예컨대, VCR, 텔레비전 수신기, DVD 플레이어 등을 제어하기 위해, 셋-탑 박스의 외측에 배치된 적외선 발광 다이오드(LED)이다. 그러한 용도로 사용하기 위한 IR 블래스터는 당업자에게 공지된 것이다. IR 블래스터 소스(20)는 CPLD(complex programmable logic device)(도시되지 않음)에 의해 구동되고 아래에서 보다 전체적으로 논의된다.
도 2에서의 회로 구성은, 페이징 서비스 제공자와의 접속을 구축하는 외부 페이저 모듈을 제어하기 위해 G-LINK 회로(10)를 경유하여 UART(12)로부터 G-LINK 직렬 포트로 페이징 제어 커맨드들이 전송될 수 있는 방식에서 사용될 수도 있다. 이러한 회로 구성은 미국 인디아나주 인디아나폴리스의 Thomson Inc에 의해 제공된 ATC311 고 해상력 텔레비전에서 사용되고 있다.
본원은 텔레비전 수신기(도시되지 않음)용 셋-탑 박스(도시되지 않음)에서 사용하기에 특히 적합하다. 본 발명을 이해하기 위해 필요한 셋-탑 박스 및/또는 텔레비전 수신기의 단지 일부들에 대해서는 아래 추가로 설명된다. 예를 들어, 셋-탑 박스는, 본원의 경우 미국 레드몬드 워싱턴주에 본부를 둔 Microsoft Corp.의 제품, 즉, Windows CETM인 운영 체제 및 CPU(central processing unit)(도시되지 않음)를 갖는데, 이들 둘은 후술될 UART(12), G-LINK 회로(10), 및 DCC(22)를 제어한다. UART(12)가 신호를 수신하는 경우에, UART(12)는 인터럽트 신호를 생성하고, 이는 통상적으로 인터럽트를 처리할 인터럽트 핸들러로 운영 체제가 점프하도록 요구한다. USART(universal synchronous/asynchronous transmitter-receiver)와 같은 그 외의 입/출력 또는 수신기-송신기 디바이스 역시 이러한 회로 구성에 사용될 수 있다.
도 2에서의 회로 구성은 여러 동작 모드 하에 동작한다. 구성 테스트 동작 모드에서, DCC(22)는 G-LINK 회로(10)로부터 전송된 모든 신호들이 UART(12)로 전달되도록 한다. 데모 모드에서, DCC(22)는 G-LINK 회로(10)로부터 UART(12)로 전송된 임의의 신호들을 디스에이블한다. G-LINK 직렬 포트(14)가 단락-회로임을 운영 체제가 검출 - 이는 셋-탑 박스를 데모 모드에 진입시키기를 원하는 사용자로부터의 지시임 - 하지 않는 한, 운영 체제는 셋-탑 박스를 데모 모드에 놓아서는 안된다. G-LINK 직렬 포트(14)가 단락-회로인 경우에, G-LINK 회로(10)는 UART(12)로부터 수신한 임의의 신호들을 일반적으로 리턴한다. 따라서, G-LINK 직렬 포트가 단락-회로인지 여부를 검출하기 위해, 운영 체제는 셋-탑 박스를 구성 테스트 모드로 두고, UART(12)를 통해 테스트 신호를 G-LINK 회로(10)로 전송하여, 그 테스트 신호가 UART(12)로부터 리턴하는지를 보기 위해 대기한다. 그 테스트 신호가 리턴하면, 운영 체제는 G-LINK 직렬 포트가 단락-회로인 것으로 판정하고, 셋-탑 박스를 데모 모드에 두도록 진행할 수 있다. G-LINK 직렬 포트(14)를 단락-회로화하는 것은 플러그를 단락함으로써 달성될 수 있고, 이로써, 데이터 신호선을 그라운드로 단락할 수 있다.
G-LINK 직렬 포트(14)가 단락-회로가 아닌 경우에, 셋-탑 박스는 통상적으로 디폴트 모드 하에 동작하고, 여기서, 테스터는 테스트 설비를 사용함으로써 UART(12)로부터 G-LINK 직렬 포트(14)로 디버그 메시지를 전송할 수 있다. 디폴트 동작 모드 하에, G-LINK 회로(10)는 UART(12)로부터 수신한 신호들을 다시 전송하는데, 이것은 불필요한 것이다. 이러한 리턴된 신호들에 의해 생성된 인터럽트들을 제거하거나 마스크하기 위해, DCC(22)는 UART 출력선 GLNK_Tx(16)의 상태를 모니터하고, UART(12) 전송동안 UART 수신선 UART_Rx(23)은 하이 상태로 설정되는데, 이 상태는 UART(12)가 어떠한 신호들도 수신하지 않고 G-LINK 회로(10)로부터 오는신호들을 블록킹한다는 것을 나타낸다.
G-LINK 직렬 포트(14)가 단락-회로가 아닌 경우에, 운영 체제는 셋-탑 박스를 IR 블래스터 모드로 둘 수 있다. 이 모드 하에, G-LINK 회로(10)는 일반적으로 신호들을 UART(12)로 전송한다. 이러한 신호들은 불필요하다. 이와 같이, DCC(22)는 GLNK_Rx(18)를 경유하여 G-LINK 회로(10)로부터 UART(12)로 전송된 임의의 신호들을 디스에이블하고, 다시 불필요한 인터럽트들을 제거한다.
도 3A에는 DCC 하드웨어 논리 및 제어 레지스터가 도시된다. 도 3B의 표는 각각의 제어 레지스터의 설정 및 대응 데이터 입력들에 대한 DCC(22)의 논리적 행위를 도시한다. 도 3A 및 3B에서, GLNK_Rx, GLNK_Tx, 및 UART_Rx는 각각 GLNK_Rx(18), GLNK_Tx(16), 및 UART_Rx(23)에서의 논리(신호) 상태를 나타낸다. 도 3A는 DCC(22)가 5개의 디바이스들(U1 ~ U5)을 포함한다는 것을 도시한다. U1(24)은 래치로서 기능하고 순차적으로 클럭된 플립-플롭이고, U2(26) 및 U3(28)는 공통 저레벨 논리 게이트를 포함하고, U4(30) 및 U5(32)는 공통 신호 멀티플렉서들이다. DCC(22)는 UART_Rx를 생성하기 위해 다음과 같은 입력들, GLNK_Tx, GLNK_Rx, 레지스터 4(비트 3), 레지스터 6(비트 2), 및 레지스터 6(비트 4)를 취한다. 레지스터 4 및 6은 CPLD(complex programmable logic device)(도시되지 않음)에 포함되고, 운영 체제에 의해 설정된다. 다음 논의에서, 논리값 1(하이)은 일반적으로 어떠한 신호도 전송되지 않음을 의미한다. 예를 들어, GLNK_Tx가 논리값 1을 갖는 경우에, 이것은 일반적으로 GLNK_Tx(16) 선이 유휴 상태, 즉, 전송중이거나 수신중이지 않음을 의미한다.
U4(30) 및 U5(32) 멀티플렉서는 3개의 시스템 레벨 동작 모드를 갖는 G-LINK 회로(10)를 제공한다. 가장 간단한 모드는 데모 모드(도 3B에서 셋업 번호 5 혹은 모드 3)로서, 여기서, U5(32)의 출력은 논리 하이 레벨이다 - UART_Rx는 논리값 1을 갖는데, 즉, UART_Rx(23)선은 유휴 상태이고, 따라서, UART(12)는 어떠한 신호도 수신하지 않음 - . 이 모드는 U5(32)가 도 3B의 표에 도시된 바와 같이 논리 레벨 1로 설정되는 레지스터 6(비트 4)을 갖는 CPLD로부터의 제어 신호를 갖는 경우에 작동된다.
레지스터 6(비트 4)가 논리 로우 레벨로 설정되는 경우에, DCC(22)는 그 외의 2개의 모드들 중 하나, 또는 셋업 번호 1-4 중 하나에서 동작한다. U5(32)의 출력은 도 3B에 따라 U4(30)의 출력에 직접적으로 의존한다. U4 멀티플렉서는 CPLD 레지스터 6(비트 2)의 논리 레벨에 의해 제어된다. CPLD 레지스터 6(비트 2)의 논리 레벨이 하이인 경우에, DCC(22)는 구성 테스트 모드 또는 모드 2 하에 동작한다. 이러한 경우에, U4(30)의 출력은 GLNK_Rx(18)로부터 온 신호들이다. 도 3A를 참조한다. 이와 같이, UART_Rx(23)에서 출력 신호들은 GLNK_Rx(18)로부터 오는 신호들과 동일하다. 따라서, DCC(22)는 G-LINK 회로(10)로부터 UART(12)로 전송된 신호들의 자유 흐름을 가능하게 한다. 이는, 테스트 신호들이 일반적으로 G-LINK 직렬 포트(14)를 통해 UART(12)로 전송되어 운영 체제에 의해 처리되기 때문에 필수적이다.
CPLD 레지스터 6(비트 2)가 논리 로우 레벨로 설정되는 경우에, DCC(22)는 모드 1 하에 동작한다. U4(30)의 출력은 3개의 입력, 즉, CPLD 레지스터 14(비트3), GLNK_Tx로부터 오는 신호들, 및 U2(26)으로부터의 출력 신호들을 갖는 NAND 게이트인 U3(28)의 출력에 직접적으로 의존한다. U2(26)은 GLNK_Rx(18)로부터 온 신호들을 반전하는 반전기이다. GLNK_Rx(18)로부터의 신호가 논리값이 1에서 0으로 천이하는 경우에, GLNK_Tx(16)로부터의 신호는 U1(24)에서 래치된다. 이렇게 래치된 GLNK_Tx(16) 상태는 G-LINK_Rx(18) 및 G-LINK_Tx(16) 신호들의 위상 혹은 타이밍의 차이로 인해 야기될 수 있는, U3(28)의 출력에서의 거짓 논리 천이들(false logic transitions)을 제거한다.
모드 1 하에, CPLD 레지스터 14(3비트)가 논리값 1로 설정되면, DCC(22)는 디폴트 운영 상태 내에 있다. 디폴트 운영 상태 내의 DCC는 UART(12)가 신호들을 G-LINK 회로(10)에 전송하고 있는지 여부를 체크한다. UART(12)가 전송중이지 않다면, DCC(22)는 G-LINK 회로(10)로부터 UART(12)로 전송된 신호들을 인에이블한다. 그렇지 않고, UART(12)가 전송중이라면, DCC(22)는 G-LINK 회로(10)로부터 전송된 신호들을 디스에이블한다. 도 3A 및 3B에서, GLNK_Tx(16)로부터의 신호들이 논리값 1(무신호)을 갖는 경우에, U3(28)의 출력은 U2(26)의 출력 혹은 GLNK_Rx(18)로부터 오는 신호들이다. 사실상, UART_Rx(23)에서 신호들은 GLNK_Rx(18)로부터 오는 신호들과 동일한 것이다. 이에 반해, GLNK_Tx(16)로부터의 신호들이 논리값 0(UART(12)가 전송중임)을 갖는다면, U3(28)의 출력은 논리값 1을 갖는다. 사실상, UART_Rx(23)에서의 신호들은 G-LINK 회로(10)로부터 UART(12)로의 전송을 디스에이블하는, 논리값 1로 유지된다.
모드 1 하에, CPLD 레지스터 14(비트 3)가 논리값 0으로 설정된다면, IR 블래스터는 액티브인데, 즉, G-LINK 회로(10)가 IR 블래스터 소스(20)로부터 IR 신호들을 수신하고, G-LINK 직렬 포트(14)를 경유하여 그 IR 신호들을 외부 IR 블래스터로 전송한다. 이러한 상황 하에, U3(28)의 출력은 논리값 1을 갖는데, 이는 UART_Rx(23)에서의 신호들이 논리값 1을 갖도록 하고, G-LINK 회로(10)로부터 UART(12)로의 전송을 디스에이블한다.
CPLD로부터의 특정한 레벨 신호들 및 도 3B에 진술된 신호 레벨들은 사용된 운영 체제 및 관련 회로에 대해 한정된 전형적인 것이고 당업자에게 동작의 이해를 알리기 위해 제시된 것임을 이해해야 한다. CPLD 및 그의 각각의 레지스터들은 본 발명의 일부를 형성하지는 않는다.
단락 플러그(shorting plug)가 G-LINK 직렬 포트(14)에 삽입되는 경우에, 출력의 단락-회로가 감지되고, 시스템은 사용자가 시스템의 용도 및 성능에 대해 교육받는 데모 모드에 놓인다. 물론, 단락 플러그의 등가물, 예컨대, 전방 패널 스위치가 사용될 수도 있음이 이해된다. 이 모드는 통상적으로 데모 모드(demonstration mode)를 작동시키는 소매 상점(retail store)에서 사용되고, 도 3B의 셋업 5에 따른다. 데모 모드의 동작이 본 발명의 일부를 형성하지는 않는다.
도 4는 CPU 및 운영 체제의 제어 하에, 동작의 데모 모드에 진입하는 플로우차트를 도시한다. 사용자가 G-LINK 직렬 포트(14)가 단락-회로인 경우에, 사용자는 셋-탑 박스가 데모 모드에 진입하도록 지시한다. 402에서, UART는 운영 체제에 대해 제공된 옵션인, COM 포트로서 구성된다. 전형적인 실시예에 있어서, CPLD 레지스터(도시되지 않음)가 404에서 설정되고, 여기서 CPLD 레지스터 6의 비트 2 및비트 4 둘 다 0으로 설정되는데, 즉, 셋-탑 박스는 디폴트 혹은 IR 블래스터 모드 중 어느 하나이다. IR 블래스터가 액티브인지 여부에 대한 판정을 위해 공정은 링크(406)를 통해 노드(408)로 계속된다. 이 실시예에서, 도 3B에 도시된 바와 같이, 레지스터 14(비트 3)가 0이면, IR 블래스터 모드는 액티브이다. IR 블래스터 모드가 액티브이면, 링크(406)로 리턴한다. "아니오"이면, 운영 체제는 상술한 바와 같이 데모 모드를 제공하기 위해 G-LINK 직렬 포트(14)가 단락-회로가 되었는지 여부에 대해 테스트하기를 원하는지("DEMO PIN에 대한 테스트?"로 도시됨)를 판정한다. "아니오"라면, 링크(406)로 리턴한다. "예"라면, CPLD 레지스터는 412에서 리셋되어, CPLD 레지스터 6의 비트 2는 논리 1로 설정되고, CPLD 레지스터 6의 비트 4는 논리 0으로 설정된다. 이러한 설정은 도 3A에서의 회로 구성을 구성 테스트 모드에 놓는다. 414에서, 운영 체제는 UART(12) 입력선인 UART_Rx(23)가 논리 0인지 여부를 판정하여, UART(12)로 오는 신호들이 존재함을 나타낸다. 상술한 바와 같이, 직렬 포트(14)가 단락-회로인 경우에, G-LINK 회로(10)는 UART(12)로부터 수신한 임의의 신호들을 되전송한다. 따라서, 운영 체제가 자신이 이전에 전송한 신호를 수신하는 경우에, 운영 체제는 G-LINK 직렬 포트(14)가 단락-회로인 것으로 판정한다. 결정 블록(414)이 "예"를 리턴하면, CPLD는 다시 416으로 리셋되어 도 3A에서의 회로 구성을 데모 모드에 놓는다. 도 3B에 도시된 바와 같이, 회로 구성을 데모 모드에 두기 위해, 레지스터 2의 비트 2가 논리 0으로 설정되고, 레지스터 2의 비트 4는 논리 1로 설정된다. 그 다음, 프로세스는 링크(406)로 리턴한다. "아니오"라면, 프로세서는 404로 리턴하여, 회로 구성을 다시 디폴트 혹은 IR 블래스터 어라이브 모드 중 어느 하나로 설정한다.
도 5는 시스템에 있어서, 동작 모드에 따라, 도 2의 G-LINK 회로(10)와 같은 직렬 인터페이스 회로로부터 도 2의 UART(12)와 같은 수신기-송신기 회로로의 전송을 제어하는 방법을 도시한다. 510에서, 시스템의 동작 모드가 검출된다. 그 모드는 520에서 결정된다. 모드가 도 3B에 도시된 구성 테스트 모드와 같은 제1 모드라면, 530에서 직렬 인터페이스 회로는 신호들을 수신기-송신기 회로로 전송하게 한다. 모드가 도 3B에 도시된 디폴트 모드와 같은 제2 모드라면, 540에서 수신기-송신기 회로가 신호들을 직렬 인터페이스 회로로 전송하는지 여부를 판정한다. 수신기-송신기 회로가 전송중이라면, 550에서 직렬 인터페이스 회로가 신호들을 수신기-송신기로 전송하는 것을 막는다. 그렇지 않고, 수신기-송신기가 전송중이지 않다면, 직렬 인터페이스 회로는 신호들을 수신기-송신기 회로로 전송하도록 한다. 도 3A에 도시된 바와 같이, 직렬 인터페이스 회로는 직렬 포트(G-LINK 직렬 포트(14)와 같은)와 인터페이스하기 위해 양방향선(bi-directional line)을 포함할 수도 있다.
여기 주어진 예들은 본 발명을 당업자가 보다 명백하게 이해하고 실행할 수 있도록 제기된 것이다. 예들은 본 발명의 범주를 한정하기 위한 것으로 간주되어서는 안되며, 단지 본 발명의 용도에 대한 예시적이고 대표적인 것이다. 앞선 설명을 참조하여, 본원에 대한 다수의 변경 및 대안적인 실시예들이 당업자에게 명백할 것이다. 따라서, 이 설명은 단지 실시예적인 것으로 파악될 것이고, 모든 가능한 형태를 설명하기 위해 의도된 것이 아니라, 본원을 실행하기 위한 최고 모드를 당업자에게 알려주기 위한 것이다. 또한, 용어들은 한정을 위한 것이 아니라 설명을 위한 것이고, 본원의 정신을 벗어나지 않는 한 구조에 대한 상세는 변경될 수 있고, 첨부한 청구항의 범주 내에 있는 모든 변경들의 배타적인 사용이 확보된다.

Claims (20)

  1. 출력선 및 입력선을 포함하는 제1 회로;
    상기 제1 회로의 상기 출력선으로부터 신호들을 수신하는 입력선과 상기 제1 회로의 상기 입력선으로 신호들을 전송하는 출력선을 포함하는 제2 회로; 및
    상기 제2 회로 출력선으로부터 상기 제1 회로 입력선으로 전송된 신호들을 제어하는 제어 회로
    를 포함하는 회로 구성.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 제1 회로의 상기 출력선에서 전송된 신호들에 따라, 상기 제2 회로 출력선으로부터 상기 제1 회로 입력선으로 전송된 신호들을 제어하는 회로 구성.
  3. 제2항에 있어서,
    상기 제어 회로는, 상기 제1 회로가 상기 제1 회로의 상기 출력선에서 신호들을 전송하는 경우에, 상기 제2 회로 출력선으로부터 상기 제1 회로 입력선으로 전송된 신호들을 막는 회로 구성.
  4. 제2항에 있어서,
    상기 제어 회로는, 상기 제1 회로가 상기 출력선에서 신호들을 전송하는 경우에, 상기 제1 회로의 상기 입력선을 하이 상태로 유지하는 회로 구성.
  5. 제2항에 있어서,
    상기 제1 회로는 UART(Universal Asynchronous Receiver/Transmitter) 및 USART(Universal Synchronous/Asynchronous Receiver/Transmitter) 중 선택된 것인 회로 구성.
  6. 제5항에 있어서,
    상기 제2 회로는 G-LINK 회로인 회로 구성.
  7. 제2항에 있어서,
    상기 제2 회로는 양방향선을 더 포함하는 회로 구성.
  8. 제7항에 있어서,
    상기 양방향선을 단락하여 데모 모드(demonstration mode)를 개시하는 회로 구성.
  9. 제8항에 있어서,
    상기 단락은 그라운드로의 단락인 회로 구성.
  10. 제1항에 있어서,
    상기 제1 회로가 상기 제2 회로로부터 전송된 상기 신호들을 수신하면, 상기 제1 회로는 인터럽트 신호를 생성하는 회로 구성.
  11. 제1항에 있어서,
    상기 출력선에서 상기 제1 회로로부터 전송된 신호들은 페이저 서비스에 접속하기 위해 상기 제2 회로를 통해 외부 페이저 모듈을 제어하는 회로 구성.
  12. 제1항에 있어서,
    상기 제2 회로는 IR 블래스터 소스(blaster source)로부터 전송된 IR 신호들을 수신하는 제2 입력선을 더 포함하고, 상기 제2 회로는 외부 디바이스를 원격으로 제어하기 위해 상기 IR 신호들을 상기 출력선에 전송하는 회로 구성.
  13. 제1항에 있어서,
    상기 제2 회로는 상기 제1 회로의 상기 출력선과 상기 제1 회로의 상기 입력선 사이에 피드백을 제공하는 회로 구성.
  14. 제1항에 있어서,
    상기 제어 회로는 동작 모드에 따라, 상기 제2 회로 출력선으로부터 상기 제1 회로 입력선으로 전송된 신호들을 제어하는 회로 구성.
  15. CPU 및 운영 체제의 제어 하의 시스템에서, 직렬 인터페이스 회로로부터 수신기-송신기 회로로의 통신을 제어하는 방법에 있어서,
    상기 시스템의 동작 모드를 검출하는 단계;
    상기 모드가 제1 모드라면, 상기 직렬 인터페이스 회로가 신호들을 상기 수신기-송신기 회로로 전송하도록 하는 단계; 및
    상기 모드가 제2 모드라면, 상기 수신기-송신기 회로가 상기 직렬 회로에 신호들을 전송하는지 여부를 검출하여, 상기 수신기-송신기가 전송하고 있으면, 상기 직렬 인터페이스 회로가 신호들을 상기 수신기-송신기로 전송하는 것을 막는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 수신기-송신기 회로는 UART(Universal Asynchronous Receiver/Transmitter) 및 USART(Universal Synchronous/Asynchronous Receiver/Transmitter) 중 선택된 것인 방법.
  17. 제15항에 있어서,
    상기 직렬 인터페이스 회로는 G-LINK 회로인 방법.
  18. 제15항에 있어서,
    상기 직렬 인터페이스 회로는 양방향선을 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 양방향선을 단락하여 데모 모드를 개시하는 방법.
  20. 제19항에 있어서,
    상기 단락은 그라운드로의 단락인 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136735B (zh) * 2006-09-12 2010-05-12 中兴通讯股份有限公司 使用通用异步收发报机的半双工串口通信系统及通信方法
JP5741296B2 (ja) * 2011-08-01 2015-07-01 富士通株式会社 通信装置
KR102002888B1 (ko) * 2013-11-05 2019-07-23 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 전자 장치 및 전자 장치의 신호선 연결 상태 확인 방법
US9246534B2 (en) * 2014-02-19 2016-01-26 Texas Instruments Incorporated Controling Tx/Rx mode in serial half-duplex UART separately from host
CN105808182B (zh) 2015-01-15 2019-09-17 财团法人工业技术研究院 显示控制方法及系统、广告破口判断装置、影音处理装置

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658396A (en) * 1985-03-11 1987-04-14 Barden Robert A Redundancy arrangement for a local area network
US5355480A (en) * 1988-12-23 1994-10-11 Scientific-Atlanta, Inc. Storage control method and apparatus for an interactive television terminal
JPH0326056A (ja) * 1989-06-22 1991-02-04 Minolta Camera Co Ltd ファクシミリ装置
US5093921A (en) * 1989-12-19 1992-03-03 Comband Technologies, Inc. Initialization technique and apparatus for set top converters
US5835864A (en) * 1991-10-03 1998-11-10 Thomson Consumer Electronics S.A. Method and apparatus for customizing a device with a smart card
US5469206A (en) * 1992-05-27 1995-11-21 Philips Electronics North America Corporation System and method for automatically correlating user preferences with electronic shopping information
US5515173A (en) * 1993-03-05 1996-05-07 Gemstar Developement Corporation System and method for automatically recording television programs in television systems with tuners external to video recorders
US5606443A (en) * 1993-07-28 1997-02-25 Sony Corporation Control circuit for entertainment system demonstration
US5499019A (en) * 1994-08-11 1996-03-12 Motorola, Inc. Method and apparatus for providing a demonstration mode in a data communication receiver
US5517257A (en) 1995-03-28 1996-05-14 Microsoft Corporation Video control user interface for interactive television systems and method for controlling display of a video movie
DE69527277T2 (de) * 1995-03-31 2003-03-06 Sony Service Ct Europe Nv Navigationssystem
US5880768A (en) 1995-04-06 1999-03-09 Prevue Networks, Inc. Interactive program guide systems and processes
US5861906A (en) 1995-05-05 1999-01-19 Microsoft Corporation Interactive entertainment network system and method for customizing operation thereof according to viewer preferences
US5914746A (en) * 1995-05-05 1999-06-22 Microsoft Corporation Virtual channels in subscriber interface units
US5677708A (en) 1995-05-05 1997-10-14 Microsoft Corporation System for displaying a list on a display screen
US5635864A (en) * 1995-06-07 1997-06-03 Discovision Associates Comparator circuit
US5801753A (en) 1995-08-11 1998-09-01 General Instrument Corporation Of Delaware Method and apparatus for providing an interactive guide to events available on an information network
US5815145A (en) 1995-08-21 1998-09-29 Microsoft Corporation System and method for displaying a program guide for an interactive televideo system
US5671225A (en) 1995-09-01 1997-09-23 Digital Equipment Corporation Distributed interactive multimedia service system
US5781228A (en) 1995-09-07 1998-07-14 Microsoft Corporation Method and system for displaying an interactive program with intervening informational segments
US5815297A (en) * 1995-10-25 1998-09-29 General Instrument Corporation Of Delaware Infrared interface and control apparatus for consumer electronics
ES2312915T3 (es) 1995-11-13 2009-03-01 Gemstar Development Corporation Metodo y aparato para la presentacion visual de datos de texto a graficos en la pantalla de receptores de television.
CN1096796C (zh) * 1996-02-23 2002-12-18 E盖德公司 双向交互电视的装置和方法
US5862354A (en) * 1996-03-05 1999-01-19 Dallas Semiconductor Corporation Universal asynchronous receiver/transmitter (UART) slave device containing an identifier for communication on a one-wire bus
US5887034A (en) 1996-03-29 1999-03-23 Nec Corporation DS-CDMA multiple user serial interference canceler unit and method of transmitting interference replica signal of the same
US5657072A (en) * 1996-04-10 1997-08-12 Microsoft Corporation Interactive entertainment network system and method for providing program listings during non-peak times
US5918024A (en) * 1996-05-08 1999-06-29 Ericsson, Inc. Method and apparatus for providing single channel communications
AU3294997A (en) 1996-06-13 1998-01-07 Starsight Telecast Incorporated Method and apparatus for searching a guide using program characteristics
AU3908297A (en) 1996-08-06 1998-02-25 Starsight Telecast Incorporated Electronic program guide with interactive areas
US6016144A (en) 1996-08-14 2000-01-18 Samsung Electronics Co., Ltd. Multi-layered television graphical user interface
KR100217757B1 (ko) * 1997-02-26 1999-09-01 윤종용 인터네트 기능 및 오디오/비디오 기기 통합 제어 셋탑박스와 그 제어방법
KR100229603B1 (ko) * 1997-04-15 1999-11-15 윤종용 적외선 송수신용 케이블을 갖는 컴퓨터 시스템
US6425033B1 (en) 1997-06-20 2002-07-23 National Instruments Corporation System and method for connecting peripheral buses through a serial bus
US6175362B1 (en) 1997-07-21 2001-01-16 Samsung Electronics Co., Ltd. TV graphical user interface providing selection among various lists of TV channels
US6314479B1 (en) 1997-08-04 2001-11-06 Compaq Computer Corporation Universal multi-pin plug and display connector for standardizing signals transmitted between a computer and a display for a PC theatre interconnectivity system
US6600496B1 (en) 1997-09-26 2003-07-29 Sun Microsystems, Inc. Interactive graphical user interface for television set-top box
US6321382B1 (en) * 1998-01-05 2001-11-20 Amiga Development, Llc System for resolving channel selection in a multi-channel convergence system
TW361674U (en) * 1998-02-10 1999-06-11 Winbond Electronics Corp Computerized advertising equipment
US6229524B1 (en) 1998-07-17 2001-05-08 International Business Machines Corporation User interface for interaction with video
SG84514A1 (en) 1998-08-31 2001-11-20 Oki Techno Ct Singapore Pte Receiving device and channel estimator for use in a cdma communication system
JP3800382B2 (ja) 1998-09-04 2006-07-26 富士通株式会社 干渉キャンセラにおける伝搬路推定方法及び干渉除去装置
US6133962A (en) 1998-10-30 2000-10-17 Sony Corporation Electronic program guide having different modes for viewing
US6481013B1 (en) * 1998-11-09 2002-11-12 Peracom Networks, Inc. Entertainment and computer coaxial network and method of distributing signals therethrough
US6188702B1 (en) 1998-11-17 2001-02-13 Inrange Technologies Corporation High speed linking module
GB2348063B (en) * 1999-03-19 2001-03-07 Marconi Comm Ltd Optical communication system
US6469742B1 (en) * 1999-04-12 2002-10-22 Koninklijke Philips Electronics N.V. Consumer electronic devices with adaptable upgrade capability
AU4853400A (en) * 1999-05-13 2000-12-05 Index Systems, Inc. Download system for consumer electronic devices
EP1197084A2 (en) * 1999-07-06 2002-04-17 Index Systems, Inc. Consumer electronics devices with upgrade capability
KR20010046914A (ko) * 1999-11-16 2001-06-15 박종섭 데이터 인터페이스 회로
DE10026615B4 (de) 2000-05-19 2004-12-23 Systemonic Ag Verfahren und Anordnung zum Empfang von CDMA-Signalen
US6356195B1 (en) * 2000-06-15 2002-03-12 Timex Group B.V. Anti-pilferage system
JP2002009737A (ja) 2000-06-21 2002-01-11 Toshiba Corp Ｃｄｍａ受信装置
KR100424460B1 (ko) 2000-10-05 2004-03-26 삼성전자주식회사 터보 복호기의 전송률 검출 장치 및 방법

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