KR100268885B1 - 비동기 데이터 송수신 장치 - Google Patents

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KR100268885B1
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Abstract

UART가 시리얼 포트를 공유할 수 있도록 함으로써 8개의 시리얼 포트를 갖는 UART 2개를 구성하더라도 핀 수를 최소화하기 위한 비동기 데이터 송수신 장치를 제공하기 위한 것으로써, 8개의 시리얼 포트를 갖는 UART블록을 2개를 구비한 비동기 데이터 송수신 장치에 있어서, 제 1 UART블록과 제 2 UART블록과의 인터페이스를 위한 RCLK 클럭을 만들어 주는 셀렉트 컨트롤 및 코어 인터페이스 컨트롤부와, 상기 제 1 UART블록과 제 2 UART블록이 상기 시리얼 포트를 공유할 수 있도록 컨트롤하는 포트 공유 컨트롤부를 포함하여 구성되는 것을 특징으로 한다.

Description

비동기 데이터 송수신 장치
본 발명은 데이터 통신에 관한 것으로 특히, 두 개의 UART(Universal Asynchronous Receiver/Transmitter)가 1개의 시리얼 포트를 공유할 수 있는 비동기 데이터 송수신 장치에 관한 것이다.
이하, 종래 기술에 따른 비동기 데이터 송수신 장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 기술에 따른 비동기 데이터 송수신 장치의 구성블록도로써, 이는 미국 특허 USP 4,823,312에 상세히 기술되어 있다.
즉, 도 1에 도시한 바와 같이, 호스트(Host)인터페이스를 담당하는 셀렉트 및 컨트롤 로직(54), 8비트의 데이터를 입력하는 데이터 버스 버퍼, 보드 레이트(Baud Rate)를 결정하는 보드 제너레이터(Baud Generator)(26), 디바이저(LS,MS)(22,24), 모뎀 인터페이스를 컨트롤하는 모뎀 컨트롤 레지스터(modem control register)(48), 모뎀의 상태를 나타내는 모뎀 스테터스 레지스터(modem status register)(46), 인터럽트의 순서를 나타내는 인터럽트 아이던티피케이션 래지스터(interrupt identification register)(34), 인터럽트를 인에이블 시키는 인터럽트 인에이블 레지스터(interrupt enable register)(32), 리시버(receiver)라인의 상태를 나타내주는 라인 스테터스 레지스터(line status register)(34), 송,수신의 프레임(frame)을 결정하는 라인 컨트롤 레지스터(line control register)(20), 시리얼 데이터를 수신하여 저장하는 리시버 버퍼 레지스터 (receiver buffer register)(28) 및 리시버 FIFO(36), 수신된 시리얼 데이터를 패러랠 데이터(parallel data)로 변환하여 주는 리시버 쉬프트 레지스터(receiver shift register)(38), 수신된 시리얼 데이터를 검출하기 위한 클럭신호를 만들어주는 리시버 타이밍 및 컨트롤러(receiver timing ＆ controller), 패러랠 데이터를 시리얼 데이터로 변환하여 주는 트랜스미터 쉬프트 레지스터(transmitter shift register)(40), 시리얼 데이터로 변환할 데이터를 저장하는 트랜스미터 홀딩 레지스터(transmitter holding register)(30) 및 트랜스미터 FIFO(42), FIFO의 환경을 설정하는 FIFO컨트롤 레지스터(52), 모뎀을 컨트롤하기 위한 모뎀 컨트롤 로직(50), 트랜스미터의 타이밍을 컨트롤 해주는 트랜스미터 타이밍 및 컨트롤러(transmitter timing ＆ controller)등으로 구성된다.
이와 같이 구성된 종래 비동기 데이터 송수신 장치의 동작설명은 다음과 같다.
시리얼 통신을 하기 위해 호스트(host)에서 보드 레이트(baud rate)를 결정하여 디바이서 래치(LS,MS)(22,24)에 데이터를 기록한다.
디바이서 래치에 기록된 데이터를 이용하여 보드 제너레이터(26)에서는 보드아웃(baudout) 클럭을 만들어 준다.
또한, 데이터 포맷을 결정하기 위해 라인 컨트롤 레지스터(20)에 데이터를 기록하여 시리얼 프래임 포맷을 결정하게 된다.
이렇게 결정된 데이터 포맷이 보드 레이트에 따라 "SIN","SOUT"포트(port)를 통해 리모트(remote)시스템과 통신하게 된다.
또한, 모뎀 컨트롤 입력, 출력단을 이용하여 시리얼 통신 플로우 컨트롤해주게 된다.
이렇게 리모트 시스템과 통신하기 위해서는 "SIN", "SOUT", "/RTS", "/CTS", "/DTR", "DSR", "/DCD", "RI"와 같은 8개의 포트(port)가 필요하게 된다.
그러나 상기와 같은 종래 비동기 송수신 장치는 다음과 같은 문제점이 있었다.
즉, 시리얼 포트를 두 개로 구성할 경우에는 상기와 같은 포트가 2배로 늘어나 16개의 포트를 필요로 하게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 두 개의 UART를 구성하더라도 두 개의 UART가 시리얼 포트를 공유할 수 있도록 함으로써, 시리얼 포트 수를 최소화하는데 적당한 비동기 데이터 송수신 장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 비동기 데이터 송수신 장치의 구성블록도
도 2는 본 발명의 비동기 데이터 송수신 장치의 구성블록도
도 3은 도 2의 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록의 구성도
도 4는 도 2의 포트 공유 컨트롤 블록의 굿어도
도 5a 내지 5b는 본 발명의 비동기 데이터 송수신 장치를 패키지에 적용시 핀의 구성도
도면의 주요부분에 대한 부호의 설명
100,101 : 제 1, 제 2 UART블록 104 : 포트 공유 컨트롤부
103 : 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록
103a : 셀렉트 및 컨트롤부 103b : RCLK디바이드 레지스터부
103c : RCLK발생부 103d :데이터 버스 버퍼부
104a : 디바이저 비교부 104b : TX_CLK발생 및 보드 레이트 선택부
상기의 목적을 달성하기 위한 본 발명의 비동기 데이터 송수신 장치는 8개의 시리얼 포트를 갖는 UART블록을 2개를 구비한 비동기 데이터 송수신 장치에 있어서, 제 1 UART블록과 제 2 UART블록과의 인터페이스를 위한 RCLK 클럭을 만들어 주는 셀렉트 컨트롤 및 코어 인터페이스 컨트롤부와, 상기 제 1 UART블록과 제 2 UART블록이 상기 시리얼 포트를 공유할 수 있도록 컨트롤하는 포트 공유 컨트롤부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 비동기 데이터 송수신 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명의 비동기 데이터 송수신 장치의 구성블록도이다.
도 2에 도시한 바와 같이, 제 1, 제 2 UART블록(100,101)과, 제 1 UART블록(100)과 제 2 UART블록(101)과의 인터페이스 RCLK 클럭을 만들어 주는 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록(103)과, 제 1 UART블록(100)과 제 2 UART블록(101)이 시리얼 포트를 공유할 수 있도록 하는 포트 공유 컨트롤 블록(104)으로 구성된다.
여기서, 제 1 UART블록(100)은 상기 포트 공유 컨트롤 블록(104)을 통해 입력되는 시리얼 데이터(SIN1)를 받는다. 그리고 포트 공유 컨트롤 블록(104)으로 데이터(SOUT1)를 출력한다.
이와 같이, 제 1 UART블록(100)과 포트 공유 컨트롤 블록(104)은 상호간에 신호를 주고 받는데, 포트 공유 컨트롤 블록(104)으로부터 입력받는 신호에는 SIN1이외에 #CST1, #DSR1, #DCD1, #RI1이 있고, 제 1 UART블록(100)에서 포트 공유 컨트롤 블록(104)으로 출력하는 신호는 SOUT1 이외에 #RTS1, #DTR1, #Baudout, DL1이 있다.
이때, 제 2 UART블록(101)도 상기 제 1 UART블록(100)과 동일한 신호를 주고 받는다.
즉, 포트 공유 컨트롤 블록(104)으로부터 입력받는 신호에는 SIN2, #CST1, #DSR1, #DCD1, #RI1이 있고, 포트 공유 컨트롤 블록(104)으로 출력하는 신호에는 SOUT1, #RTS1, #DTR1, #Baudout, DL1이 있다.
여기서, 상기 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록(103)을 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록의 구성도이다.
도 3에 도시한 바와 같이, 셀렉트 및 컨트롤부(103a)와, RCLK 디바이드 레지스터부(103b)와, 제 1 UART블록(100)으로 RCLK1을 출력하고 제 2 UART블록(101)으로 RCLK2를 출력하기 위한 RCLK발생부(103c)와, 데이터 버스를 통해 입력되는 데이터를 제 1 UART블록(100) 또는 제 2 UART블록(101)으로 전달하는 데이터 버스 버퍼부(103d)를 포함하여 구성된다.
이어, 도 2의 포트 공유 컨트롤 블록을 도 4의 구성블록도를 참조하여 설명하기로 한다.
도 4에 도시한 바와 같이, 본 발명에 따른 포트 공유 컨트롤 블록은 제 1 디바이저(DL1)와 제 2 디바이저(DL2)에 저장된 데이터를 비교하는 디바이저 비교부(104a)와, 제 1 UART블록(100)에서 출력되는 #Baudout1과 #Baudout2를 입력하여 이중 하나의 Baudout를 선택하고 TX_CLK를 발생하는 TX_CLK 발생 및 Baudout 선택부(104b)와, 시리얼 포트 SIN1/SIN2핀을 통해 입력되는 데이터를 제 1 UART블록(100)으로 입력될 SIN1과 제 2 UART블록(101)으로 입력될 SIN2로 분리하는 제 1 입력 데이터 분리부(104c)와, 제 1 UART블록(100)과 제 2 UART블록(101)에서 출력하는 SOUT1과 SOUT2를 결합하여 시리얼 포트 SOUT1/SOUT2핀으로 전달하는 제 1 출력 데이터 결합부(104d)와, 제 1 UART블록(100)과 제 2 UART블록(101)에서 출력되는 #RTS1과 #RTS2를 결합하여 시리얼 포트 #RTS1/#RTS2핀으로 전달하는 제 2 출력 데이터 결합부(104e)와, 시리얼 포트 #CTS1/#CTS2핀을 통해 전달되는 신호를 제 1 UART블록(100)으로 전달될 #CTS1과 제 2 UART블록(101)으로 전달될 #CTS2로 분리하는 제 2 입력 데이터 분리부(104f)와, 시리얼 포트 #DSR1/#DSR2핀을 통해 전달되는 신호를 제 1 UART블록(100)으로 전달될 #DST1과 제 2 UART블록(101)으로 전달될 #DST2로 분리하는 제 3 입력 데이터 분리부(104g)와, 시리얼 포트 #DCD1/#DCD2핀을 통해 전달되는 신호를 제 1 UART블록(100)으로 전달될 #DCD1과 제 2 UART블록(101)으로 전달될 #DCD2로 분리하는 제 4 입력 데이터 분리부(104h)와, 시리얼 포트 #RI1/#RI2핀을 통해 전달되는 신호를 제 1 UART블록(100)으로 전달될 #RI1과 제 2 UART블록(101)으로 전달될 #RI2로 분리하는 제 5 입력 데이터 분리부(104i)와, 제 1 UART블록(100)과 제 2 UART블록(101)에서 전달되는 #DTR1과 #DTR2를 결합하여 TX_CLK에 따라 시리얼 포트 #DTR1/#DTR2핀으로 전달하는 제 3 출력 결합부(104j)를 포함하여 구성된다.
여기서, 각각의 출력 데이터 결합부(104d,104e,104j)는 상기 TX_CLK 발생 및 Baudout선택부(104b)에서 출력되는 TX_CLK에 따라 동작하고, 각각의 입력 데이터 분리부(104c,104f,104g,104h,104i)는 시리얼 포트 RX_CLK핀을 통해 전달되는 RX_CLK에 따라 동작한다.
이와 같이 구성된 본 발명의 비동기 비동기 데이터 송수신 장치를 패키지에 적용하였을 경우, 핀 구성을 도 5a 내지 5b에 도시하였다.
도 5a는 40핀 DIP타입 패키지에 적용하였을 경우이고 도 5b는 44핀 PLCC타입 패키지에 적용하였을 경우이다.
도 5a 내지 5b에 도시된 D0~D7은 데이터를 주고 받을 수 있는 8비트 데이터 버스핀이다.
RCLK는 리시버 보드 레이트 클럭(Receiver Baud Rate Clock)으로써, 제 1 UART블록(100)과 제 2 UART블록(101)중에서 높은 보드 레이트를 갖는 블록에 인가되는 클럭신호이다.
SIN1/SIN2는 제 1, 제 2 UART블록(100,101)으로 입력되는 시리얼 데이터 입력핀이고, SOUT1/SOUT2는 제 1, 제 2 UART블록(100,101)에서 출력되는 시리얼 데이터 출력핀이다.
OUT21핀은 제 2 UART블록(101)의 출력 1에 해당하는 핀이고, OUT22핀은 제 2 UART블록(101)의 출력 2에 해당하는 핀으로써, 모뎀 컨트롤신호 출력핀이다.
#CS2는 칩 셀렉트 핀으로써 로우(low)신호를 액티브 신호로 한다.
#BAUDOUT은 제 1 UART블록(100)과 제 2 UART블록(101)중 높은 보드 레이트를 갖는 블록에서 출력되는 BAUDOUT이다.
XIN은 소오스 클럭 입력핀이고, XOUT는 소오스 클럭 출력핀이다. #IOR은 입/출력 리드(READ)신호로써 제 1 UART블록(100)과 제 2 UART블록(101)의 내부 레지스터를 읽을 때 사용되며 로우 신호를 액티브 신호로 한다.
INT2는 제 2 UART블록(101)의 인터럽트 신호이며 GND는 그라운드 핀이다.
#IOW는 입/출력 라이트(WRITE)신호로써, 로우 신호를 액티브 신호로 하며 제 1, 제 2 UART블록(100,101)의 내부 레지스터에 데이터를 기록할 때 사용한다.
RX_CLK는 시리얼 포트중 입력에 해당하는 신호에 대한 샘플(Sample)신호로써, RX_CLK의 라이징 에지(Rising edge)에서 제 1 UART블록(100)에 전달되고, 폴링 에지(Falling edge)에서 제 2 UART블록(101)으로 전달된다.
TX_CLK는시리얼 포트중 출력에 해당하는 신호에 대한 트랜스미터 샘플 신호이다.
TXRDY1은 제 1 UART블록(100)의 TXRDY신호에 해당되며, RXRDY1은 제 1 UART블록(100)의 RXRDY신호에 해당된다.
#ADS는 어드레스 스트로브(Address Strobe)신호로써 유효 어드레스를 정확하게 하고자 할 때 사용한다.
A0~A2는 3비트 어드레스로써, 제 1 UART블록(100)과 제 2 UART블록(101)의 내부 레지스터를 선택하기 위한 어드레스이다.
INT1은 제 1 UART블록(100)의 인터럽트 신호이고, #OUT12는 제 1 UART블록(100)의 #OUT2에 해당하는 핀이다.
#OUT11은 제 1 UART블록(100)의 #OUT1에 해당하는 신호이고, #RTS1/#RTS2는 제 1 UART블록(100)과 제 2 UART블록(101)의 #RTS1과 #RTS2에 해당하는 핀이다.
#DTR1/#DTR2는 제 1, 제 2 UART블록(100,101)의 #DTR1과 #DTR2에 해당하는 핀으로써, 제 1, 제 2 UART블록(100,101)이 통신할 준비가 되었음을 모뎀이나 리모트 시스템(Remote System)으로 알려주는 역할을 한다.
MR은 마스터 리셋신호이고, #CTS1/#CTS2는 제 1, 제 2 UART블록(100,101)의 #CTS1과 #CTS2에 해당하는 핀이다.
#DSR1/#DSR2는 제 1, 제 2 UART블록(100,101)의 #DSR1과 #DSR2에 해당하는 핀으로써, 모뎀이나 리모트 시스템이 제 1, 제 2 UART블록(100,101)과 통신할 준비가 되었음을 제 1, 제 2 UART블록(100,101)으로 알려주는 역할을 한다.
#DCD1/#DCD2는 제 1, 제 2 UART블록(100,101)의 #DCD1과 #DCD2에 해당하는 핀으로서, 모뎀이나 리모트 시스템에서 데이터 전송을 검출하라는 정보를 제 1, 제 2 UART블록(100,101)으로 알려주는 역할을 한다.
#RI1/#RI2는 제 1, 제 2 UART블록(100,101)의 #RI1과 #RI2에 해당하는 핀으로써, 모뎀이나 리모트 시스템에서 전화벨 신호가 검출되었음을 제 1, 제 2 UART블록(100,101)으로 알려주는 역할을 한다.
그리고 Vcc는 5V의 전원 핀이다.
상기와 같이 구성된 본 발명의 비동기 데이터 송수신 장치에 따른 전체적인 동작설명은 다음과 같다.
호스트에서 제 1, 제 2 UART블록(100,101)에 보드 레이트를 설정하기 위해서 제 1, 제 2 UART블록(100,101)에 있는 제 1, 제 2 디바이저(DL1,DL2)(도시되지 않음)에 적절한 데이터를 라이트한다.
따라서, 제 1 UART블록(100)에서는 #BAUDOUT1를 출력하고, 제 2 UART블록(101)에서는 #BAUDOUT2를 출력한다.
한편, 포트 공유 컨트롤 블록(104)내의 디바이저 비교부(104a)는 제 1, 제 2 UART블록(100,101)의 DL1과 DL2의 값을 비교하여 RCLK_ID를 발생시킨다.
RCLK_ID는 포트 공유 컨트롤 블록(104)내의 TX_CLK 발생 및 BAUDOUT 셀렉트 블록(104b)으로 입력되고, 동시에 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록(103)의 RCLK발생부(103c)로 입력된다.
따라서, TX_CLK 발생 및 BAUDOUT셀렉트 블록(104b)은 디바이저 비교부(104a)로부터 입력되는 RCLK_ID에 따라 #BAUDOUT1과 #BAUDOUT2중 하나를 선택하여 시리얼 포트로 #BAUDOUT을 출력한다.
여기서, DL1과 DL2의 분주비에 의한 디바이드 값은 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록(103)의 RCLK 디바이드 레지스터(103b)에 저장된다.
그리고 선택된 BAUDOUT을 이용하여 TX_CLK를 만들어 출력한다.
이렇게 만들어진 TX_CLK를 이용하여 포트 공유 컨트롤 블록(104)의 각 출력 데이터 결합부(104d,104e,104j)에서는 제 1, 제 2 UART블록(100,101)으로 부터의 모뎀 컨트롤신호와 SOUT1,SOUT2를 라이징 엣지와 폴링 엣지에서 각각 한 번씩 샘플링(SAMPLING)하여 해당하는 시리얼포트로 출력한다.
도 4에 도시된 포트 공유 컨트롤 블록에서 RX_CLK는 제 1 UART블록(100)과 제 2 UART블록(101)중 보드 레이트(BAUD RATE)가 빠른 UART블록의 1비트 타임 구간동안 적어도 한 번 이상의 라이징 엣지와 폴링 엣지를 갖는 클럭신호이다.
이러한 RX_CLK를 이용하여 상기 포트 공유 컨트롤 블록(104)의 각 입력 데이터 분리부(104c,104f,104g,104h,104i)에서는 모뎀이나 기타 다른 외부 디바이스들로부터 입력되는 SIN1/SIN2와 모뎀 컨트롤 신호를 라이징 엣지와 폴링 엣지에서 각각 한 번씩 샘플링하여 각 입력에 해당하는 제 1 UART블록(100)과 제 2 UART블록(101)으로 데이터를 전송한다.
한편, 도 3에 도시된 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록(103)의 RCLK발생부(103a)는 입력되는 RCLK를 상기 RCLK 디바이드 레지스터부(103b)에 저장된 값으로 디바이드하고, 디바이저 비교부(104a)로부터 입력되는 RCLK_ID가 하이(HIGH)이면, 입력되는 RCLK를 RCLK2로하고, RCLK를 상기 RCLK 디바이드 레지스터부(103b)에 저장된 값으로 디바이드한 클럭을 RCLK1으로하여 제 2 UART블록(101)과 제 1 UART블록(100)으로 각각 전송한다.
만일, 디바이저 비교부(104a)로부터 입력되는 RCLK_ID가 로우(low)이면, 입력되는 RCLK를 RCLK1으로 하고, RCLK를 상기 RCLK 디바이드 레지스터부(103b)에 저장된 값으로 디바이드한 클럭을 RCLK2로하여 제 1 UART블록(100)과 제 2 UART블록(101)으로 각각 전송한다.
이상에서 상술한 바와 같이, 본 발명의 비동기 데이터 송수신 장치는 다음과 같은 효과가 있다.
두 개의 UART가 시리얼 포트를 공유하므로 포트의 추가없이 두 개의 UART에 대한 시리얼 포트를 구현할 수 있다.

Claims (6)

  1. 8개의 시리얼 포트를 갖는 UART블록 2개를 구비한 비동기 데이터 송수신 장치에 있어서,
    두 개의 래치에 저장된 값의 차만큼 RCLK를 분주하여 RCLK_ID를 만들고, 상기 RCLK_ID값에 따라 두 개의 UART블록에서 출력되는 보드 레이트중 큰 보드 레이트를 선택하고, 상기 두 개의 UART블록에서 시리얼 포트로 신호를 출력할 수 있도록 제어하는 TX_CLK신호를 만들어 상기 신호에 따라 상기 제 1 UART블록과 제 2 UART블록에서 각각 출력되는 신호를 결합하여 해당 시리얼 포트로 보내고, 상기 시리얼 포트를 통해 입력되는 신호를 분리하여 상기 제 1 UART블록과 제 2 UART블록으로 각각 출력하는 포트 공유 컨트롤 블록과,
    상기 포트 공유 컨트롤 블록에서 출력되는 디바이드 값 및 RCLK_ID에 따라 상기 제 1 UART블록과 제 2 UART블록에 필요한 RCLK1, RCLK2를 만들고, 상기 RCLK1,RCLK2에 따라 데이터버스를 통해 입력되는 데이터가 상기 제 1, 제 2 UART블록으로 입력될 수 있도록 제어하는 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록을 포함하여 구성되는 것을 특징으로 하는 비동기 데이터 송수신 장치.
  2. 제 1 항에 있어서, 상기 포트 공유 컨트롤 블록에서 발생되는 TX_CLK는 상기 제 1, 제 2 UART블록의 1비트 타임 동안 적어도 하나 이상의 라이징 엣지와 폴링 엣지를 갖는 것을 특징으로 하는 비동기 데이터 송수신 장치.
  3. 제 1 항에 있어서, 상기 포트 공유 컨트롤 블록은 상기 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록의 제 1, 제 2 디바이저에 저장된 값을 비교하여 상기 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록을 제어하기 위한 제어신호를 출력하는 디바이저 비교부와,
    상기 제 1 UART블록과 제 2 UART블록에서 출력하는 제 1, 제 2 보드 레이트를 입력하여 이중 빠른 보드 레이트를 선택하고, 신호의 출력을 위한 TX_CLK를 발생하는 TX_CLK발생 및 보드 레이트 선택부와,
    시리얼 포트를 통해 입력되는 신호를 상기 제 1 UART블록과 제 2 UART블록으로 분리하여 출력하는 제 1,2,3,4,5 입력 데이터 분리부와,
    상기 제 1 UART블록과 제 2 UART블록에서 각각 출력되는 신호를 해당 시리얼 포트로 출력하는 제 1,2,3 출력 데이터 결합부를 포함하여 구성되는 것을 특징으로 하는 비동기 데이터 송수신 장치.
  4. 제 3 항에 있어서, 상기 제 1 출력 데이터 결합부는 상기 제 1 UART블록과 제 2 UART블록에서 각각 출력되는 신호를 결합하여 시리얼 포트인 SOUT1/SOUT2로 출력하고,
    상기 제 2 출력 데이터 결합부는 상기 제 1 UART블록과 제 2 UART블록에서 각각 출력되는 신호를 결합하여 시리얼 포트인 #RTS1/#RTS2로 출력하고,
    상기 제 3 출력 데이터 결합부는 상기 제 1 UART블록과 제 2 UART블록에서 각각 출력되는 신호를 결합하여 시리얼 포트인 #DTR1/#DTR2로 출력하는 것을 특징으로 하는 비동기 데이터 송수신 장치.
  5. 제 1 항에 있어서, 상기 셀렉트 컨트롤 및 코어 인터페이스 컨트롤 블록은 상기 포트 공유 컨트롤 블록의 상기 디바이저 비교부에서 출력되는 RCLK디바이드 값을 저장하는 RCLK디바이드 레지스터부와,
    상기 디바이저 비교부에서 출력되는 RCLK_ID와 상기 RCLK디바이드 레지스터부의 출력, 그리고 제 1 UART블록과 제 2 UART블록과의 인터페이스를 위한 RCLK 클럭을 입력하여 상기 제 1 UART블록으로 출력되는 RCLK1과 상기 제 2 UART블록으로 출력되는 RCLK2를 발생하는 RCLK발생부와,
    상기 데이터 버스를 통해 입력되는 데이터를 일시저장한 후, 상기 제 1, 제 2 UART블록으로 출력하는 데이터 버스 버퍼부와,
    상기 RCLK발생부에서 출력되는 RCLK1, RCLK2 및 데이터가 상기 제 1, 제 2 UART블록으로 전달되는 타이밍을 제어하는 셀렉트 및 컨트롤부를 포함하여 구성되는 것을 특징으로 하는 비동기 데이터 송수신 장치.
  6. 제 2 항에 있어서, 상기 TX_CLK는 상기 출력 데이터 결합부에서 상기 제 1 UART블록과 제 2 UART블록으로부터 모뎀 컨트롤신호와 SOUT1,SOUT2를 라이징 엣지와 폴링 엣지에서 각각 한 번씩 샘플링하여 해당 출력 포트로 출력하는 것을 특징으로 하는 비동기 데이터 송수신 장치.
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