JP2012168787A - エンコーダ通信回路 - Google Patents

Abstract

【課題】平衡形ラインドライバ出力方式のシリアル信号を互いに送受信するエンコーダと制御装置とにおいて、該制御装置に好適なエンコーダ通信回路を提供する。
【解決手段】エンコーダ１および制御装置６が互いに受信待ち状態、すなわち双方が送受信停止状態のときに、エンコーダ１は通信プロトコルとしての受信待ち状態が論理Ｈレベルで製作されていることから、先ず、ＭＰＵ３１の処理動作により、ＭＰＵ３１のＯｕｔ１端子から論理Ｈを出力し、Ｏｕｔ２端子から論理Ｌを出力し、その後は、ＭＰＵ３１のＯｕｔ１端子は論理Ｈの状態、Ｏｕｔ２端子は論理Ｌの状態をそれぞれ継続しつつ、エンコーダ１と制御装置６との間は通常の通信状態に入るようにする。
【選択図】図１

Description

この発明は、平衡形ラインドライバ出力方式のシリアル信号を互いに送受信するエンコーダと制御装置とに関し、特に、前記制御装置に設けられた入力抵抗部と差動形バストランシーバとから形成されるエンコーダ通信回路に関する。

この種のエンコーダは、例えば、産業機械設備の動力源としての電動機の出力軸に連結され、この電動機の出力軸の位置情報を制御装置としての前記電動機の可変速駆動装置に伝達する用途に供されるものである。このとき、前記エンコーダを製作するメーカと前記電動機および制御装置を製作するメーカとは、互いに異なるメーカであることが多く、また、前記電動機および制御装置を製作するメーカと前記産業設備を製作するメーカとは、互いに異なるメーカであることが多い。

このような用途のエンコーダに関しては、下記特許文献１，２などに記載されているように、エンコーダの出力信号は、エンコーダの客先回路である前記制御装置からの要求に従ったフォーマットでシリアル信号を出力することが行われていた。

一方、前記電動機および制御装置を製作するメーカにおいては、客先としての前記産業設備を製作するメーカから、複数のメーカの異なった仕様のエンコーダに対応できるものが要求される場合があった。

図６，７は、上述の場合の従来例としてのエンコーダおよび制御装置の部分回路構成図である。

図６において、１はエンコーダ、４はサーボアンプ等の制御装置、３はエンコーダ１と制御装置４との間のシリアル信号を伝送するためのケーブルである。

図６に示したエンコーダ１の部分回路構成図には、平衡形ラインドライバ出力方式のシリアル信号を送受信するための差動形バストランシーバ１１と、この差動形バストランシーバ１１の入力抵抗部を形成する抵抗１２〜１４とが示されており、抵抗１２はプルアップ抵抗、抵抗１３は終端抵抗、抵抗１４はプルダウン抵抗と称されるものである。

同様に、図６に示した制御装置４の部分回路構成図には、この制御装置４での制御動作を司るマイクロプロッセシングユニット２１（以下、ＭＰＵ２１とも称する）と、ＭＰＵ２１からのパラレル信号とエンコーダ１からのシリアル信号とを互いに変換するＳＰ変換機能とその周辺回路とを一体化した特定用途集積回路２２（以下、ＡＳＩＣ２２とも称する）と、平衡形ラインドライバ出力方式のシリアル信号を送受信するための差動形バストランシーバ２３と、この差動形バストランシーバ２３の入力抵抗部を形成する抵抗２４〜２６とが示されており、抵抗２４はプルアップ抵抗、抵抗２５は終端抵抗、抵抗２６はプルダウン抵抗と称されるものである。

また図７において、２はエンコーダ、５は制御装置、３はエンコーダ２と制御装置５との間のシリアル信号を伝送するためのケーブルであり、この図において、図６に示した回路構成と同一機能を有するものには同一符号を付して、ここではその説明を省略する。

すなわち図７に示したエンコーダ２の部分回路構成図には、差動形バストランシーバ１１と、この差動形バストランシーバ１１の入力抵抗部を形成する抵抗１３，１５，１６とが示されており、抵抗１５はプルアップ抵抗、抵抗１６はプルダウン抵抗と称されるものである。

同様に、図７に示した制御装置５の部分回路構成図には、この制御装置５での制御動作を司るＭＰＵ２１と、ＡＳＩＣ２２と、差動形バストランシーバ２３と、この差動形バストランシーバ２３の入力抵抗部を形成する抵抗２５，２７，２８とが示されており、抵抗２７はプルアップ抵抗、抵抗２８はプルダウン抵抗と称されるものである。

特開平１１−３０４５３６号公報 特開２００８−４０５８２号公報

通信プロトコルの違いの中には、制御装置とエンコーダの通信停止状態のときの信号論理が異なるものがある。上述の図６に示した回路構成と図７の示した回路構成とが異なっているのは、エンコーダ１は通信プロトコルとしての受信待ち状態が論理Ｈレベルで製作され、また、エンコーダ２は通信プロトコルとしての受信待ち状態が論理Ｌレベルで製作されていることに対応するためである。

すなわち、図６で示すエンコーダ１は、差動の通信信号の非反転信号がプルアップ抵抗１２により電源Ｖccにプルアップされ、反転信号がプルダウン抵抗１４によりＧＮＤにプルダウンされている。この結果、エンコーダ１は、通信停止状態で終端抵抗１３の両端電圧、すなわち、差動信号の通信信号線間には正の電圧が現れ、差動形バストランシーバ１１のレシーバ出力は論理Ｈレベルとなる。また、図７で示すエンコーダ２は、差動の通信信号の反転信号がプルアップ抵抗１５により電源Ｖccにプルアップされ、非反転信号がプルダウン抵抗１６によりＧＮＤにプルダウンされている。この結果、エンコーダ２は、通信停止状態で終端抵抗１３の両端電圧、すなわち、差動信号の通信信号線間には負の電圧が現れ、差動形バストランシーバ１１のレシーバ出力は論理Ｌレベルとなる。

このように通信プロトコルの異なるエンコーダ１，２が存在することから、各々に対応した制御装置が必要となる。このため、図６に示した制御装置４と図７に示した制御装置５とにおいて、前記入力抵抗部の破線で示す未実装の抵抗は、制御装置４，５それぞれのプリント配線基板上に予め設置スペースとプリントパターンとが設けてあり、上述のエンコーダ１，２の通信プロトコルの違いに対応できるようにしている。

しかしながら、上述の対応策では前記プリント配線基板上に余分な実装スペースが必要であり、このことが制御装置の小型化を阻害し、また、前記プリント配線基板上の部品配置の最適化を阻害する要因となっていた。さらに、上述のエンコーダの通信プロトコルが現地（客先）でしか確認できない場合には、前記入力抵抗部の抵抗のうち、少なくともプルアップ抵抗、プルダウン抵抗の実装作業を現地で行うことになり、この制御装置の動作信頼性を損なう恐れがあるという問題点もあった。

この発明の目的は、上記問題点を解消したエンコーダ通信回路を提供することにある。

この第１の発明は、平衡形ラインドライバ出力方式のシリアル信号を互いに通信信号線を介して送受信するエンコーダと制御装置とからなり、前記制御装置が入力抵抗部と差動形バストランシーバとを有するエンコーダ通信回路において、前記エンコーダおよび制御装置が互いに受信待ち状態、すなわち双方が送受信停止状態のときの前記エンコーダが出力する論理レベルに基づいて、前記入力抵抗部の両端に印加する直流電圧極性を決定するようにしたことを特徴とする。

また、第２の発明は平衡形ラインドライバ出力方式のシリアル信号を互いに通信信号線を介して送受信するエンコーダと制御装置とからなり、前記制御装置が入力抵抗部と差動形バストランシーバとを有するエンコーダ通信回路において、前記エンコーダおよび制御装置が互いに受信待ち状態、すなわち双方が送受信停止状態のときに、前記入力抵抗部の両端をそれぞれハイインピーダンス状態にしたときの前記エンコーダが出力している論理レベルを前記差動形バストランシーバの受信出力値から判別し、この判別した論理レベルにより前記入力抵抗部の両端の直流電圧極性を決定して印加するようにしたことを特徴とする。

この第１の発明によれば、制御装置におけるエンコーダ通信回路は、そのハードウェア構成を同一にすることができ、さらに、第２の発明によれば、上記の効果に加えて、使用するエンコーダの受信待ち状態での論理値の違いも自動的に判別しつつ、そのエンコーダを用いることができる。

この発明の第１の実施例を示す回路構成図 この発明の第２の実施例を示す回路構成図 この発明の第３の実施例を示す回路構成図 この発明の第４の実施例を示す回路構成図 図３，４の動作を説明するフローチャート 従来例を示す回路構成図 図６とは別の従来例を示す回路構成図

図１は、この発明の第１の実施例としてのエンコーダおよび制御装置の部分回路構成図であり、この図において、図６に示した従来例の回路構成と同一機能を有するものには同一符号を付して、ここではその説明を省略する。

すなわち図１に示した制御装置６の部分回路構成図には、この制御装置６での制御動作を司るＭＰＵ３１と、ＡＳＩＣ２２と、差動形バストランシーバ２３と、この差動形バストランシーバ２３の入力抵抗部を形成する抵抗２５，３２，３３とが示されている。サーボアンプ等の制御装置６は、シリアル通信によってエンコーダ１に対してデータ要求信号を送信し、このデータ要求信号によりエンコーダ１から送信された位置情報信号を受信することによって、受信した位置情報に基づいた制御動作を行っている。

差動信号の通信信号線間に終端抵抗２５が接続されるとともに、２本の通信信号線にはそれぞれ抵抗３２および抵抗３３の一方の端子が接続される。ＭＰＵ３１にはデジタル信号を出力するデジタル出力端子Ｏｕｔ１，Ｏｕｔ２が設けられ、デジタル出力端子Ｏｕｔ１は抵抗３２の他方の端子が接続されるとともに、デジタル出力端子Ｏｕｔ２は抵抗３３の他方の端子が接続される。ＭＰＵ３１のデジタル出力端子は、論理Ｈを出力することによって電源電圧Ｖccとほぼ等しい電圧を出力し、逆に、論理Ｌを出力することによってＧＮＤとほぼ等しい電圧を出力することによって、入力抵抗部（抵抗２５，３２，３３）の両端に印加する直流電圧極性を決定する。

この制御装置６では、通信プロトコルとしての受信待ち状態が論理Ｈレベルで製作されていることが前以て確認されているエンコーダ１が接続された場合、エンコーダ１と制御装置６とに電源電圧が印加された後の初期状態として、双方が互いに受信待ち状態、すなわち送受信停止状態のときに、先ず、ＭＰＵ３１の処理動作により、差動の非反転信号側の通信信号線に抵抗３２を介して接続されているＭＰＵ３１のＯｕｔ１端子から論理Ｈを出力し、差動の反転信号の通信信号線に抵抗３３を介して接続されているＯｕｔ２端子から論理Ｌを出力する。その結果、抵抗３２がプルアップ抵抗の機能を行い、抵抗３３がプルダウン抵抗の機能を行うようにしている。

その後は、ＭＰＵ３１のＯｕｔ１端子は論理Ｈの状態、Ｏｕｔ２端子は論理Ｌの状態をそれぞれ継続することにより、エンコーダ１と制御装置６との間は通常の通信状態に入ることができる。

図２は、この発明の第２の実施例としてのエンコーダおよび制御装置の部分回路構成図であり、この図において、図１および図７に示した回路構成と同一機能を有するものには同一符号を付して、ここではその説明を省略する。

すなわち図２に示した制御装置６ａの部分回路構成図には、この制御装置６ａでの制御動作を司るＭＰＵ３１ａと、ＡＳＩＣ２２と、差動形バストランシーバ２３と、この差動形バストランシーバ２３の入力抵抗部を形成する抵抗２５，３２，３３とが示されている。ＭＰＵ３１ａにはデジタル出力端子Ｏｕｔ１，Ｏｕｔ２が設けられ、デジタル出力端子Ｏｕｔ１は抵抗３２を介して一方の通信信号線に接続されるとともに、デジタル出力端子Ｏｕｔ２は抵抗３３を介して他方の通信信号線に接続されている。

この制御装置６ａでは、通信プロトコルとしての受信待ち状態が論理Ｌレベルで製作されていることが前以て確認されているエンコーダ２が接続された場合、エンコーダ２と制御装置６ａとに電源電圧が印加された後の初期状態として、双方が互いに受信待ち状態、すなわち送受信停止状態のときに、先ず、ＭＰＵ３１ａの処理動作により、差動の通信信号の非反転信号に抵抗３２を介して接続されているＭＰＵ３１ａのＯｕｔ１端子から論理Ｌを出力し、差動の通信信号の反転信号に抵抗３３を介して接続されているＯｕｔ２端子から論理Ｈを出力する。その結果、抵抗３３がプルアップ抵抗の機能を行い、抵抗３２がプルダウン抵抗の機能を行うようにしている。

その後は、ＭＰＵ３１ａのＯｕｔ１端子は論理Ｌの状態、Ｏｕｔ２端子は論理Ｈの状態をそれぞれ継続することにより、エンコーダ２と制御装置６ａとの間は通常の通信状態に入ることができる。

なお、この発明では平衡形ラインドライバ出力方式のシリアル信号であることから、抵抗３２と抵抗３３とは同一抵抗値に設定している。また、このプルアップ抵抗とプルダウン抵抗とは前記シリアル信号に重畳するノイズ成分を抑制するために設置される。

また、図１と図２に示した回路構成図から明らかなように、この発明の制御装置６，６ａにおけるエンコーダ通信回路は、そのハードウェア構成を同一にすることができ、さらに、客先（現地）でのプルアップ抵抗、プルダウン抵抗の実装作業が不要である。

図３は、この発明の第３の実施例としてのエンコーダおよび制御装置の部分回路構成図であり、この図において、図１に示した実施例の回路構成と同一機能を有するものには同一符号を付して、ここではその説明を省略する。

すなわち図３に示した制御装置７の部分回路構成図には、この制御装置７での制御動作を司るＭＰＵ３４と、ＡＳＩＣ２２と、差動形バストランシーバ２３と、この差動形バストランシーバ２３の入力抵抗部を形成する抵抗２５，３２，３３とが示されている。制御装置７は、シリアル通信によってエンコーダ１に対してデータ要求信号を送信し、このデータ要求信号によりエンコーダ１から送信された位置情報信号を受信することによって、受信した位置情報に基づいた制御動作を行っている。図１に示したものとは、ＭＰＵ３４の出力端子をスリーステート出力としてハイインピーダンス状態を取りうるようにした点と、差動形バストランシーバ２３の受信出力をＭＰＵ３４の入力端子Ｉｎ１に入力している点で相違している。

この制御装置７での動作を、図５に示したフローチャートを参照しつつ、以下に説明する。なお、このフローチャートでは、エンコーダ１の通信プロトコルとしての受信待ち状態での論理状態は不明として、処理動作を行っている。

先ず、エンコーダ１と制御装置７とに電源電圧が印加された後の初期状態として、双方が互いに受信待ち状態、すなわち双方が送受信停止状態のときに、ＭＰＵ３４の処理動作により、該ＭＰＵのＯｕｔ１端子とＯｕｔ２端子とをハイインピーダンス状態に設定する（図５、ステップＳ１）。

この状態でのＭＰＵ３４のＩｎ１端子の状態、すなわち、差動形バストランシーバ２３の受信出力値をＭＰＵ３４が読込み（図５、ステップＳ２）、その論理値を判別する（図５、ステップＳ３）。

その結果、エンコーダ１はその通信プロトコルとしての受信待ち状態が論理Ｈレベルで製作されていることが確認されたので、図５のステップＳ４に移る。

このステップＳ４では、ＭＰＵ３４のＯｕｔ１端子とＯｕｔ２端子とをハイインピーダンス状態から、ＭＰＵ３４の処理動作により、ＭＰＵ３４のＯｕｔ１端子を論理Ｈに、Ｏｕｔ２端子を論理Ｌに設定する。

その結果、抵抗３２がプルアップ抵抗の機能をし、抵抗３３がプルダウン抵抗の機能をするので、その後は、ＭＰＵ３４のＯｕｔ１端子は論理Ｈの状態、Ｏｕｔ２端子は論理Ｌの状態をそれぞれ継続することにより、エンコーダ１と制御装置７との間は通常の通信状態に入ることができる。

図４は、この発明の第４の実施例としてのエンコーダおよび制御装置の部分回路構成図であり、この図において、図２に示した実施例の回路構成と同一機能を有するものには同一符号を付して、ここではその説明を省略する。

すなわち図４に示した制御装置７ａの部分回路構成図には、この制御装置７ａでの制御動作を司るＭＰＵ３４ａと、ＡＳＩＣ２２と、差動形バストランシーバ２３と、この差動形バストランシーバ２３の入力抵抗部を形成する抵抗２５，３２，３３とが示されている。図３と同様に、図２に示したものとは、ＭＰＵ３４ａの出力端子をスリーステート出力としてハイインピーダンス状態を取りうるようにした点と、差動形バストランシーバ２３の受信出力をＭＰＵ３４ａの入力端子Ｉｎ１に入力している点で相違している。

この制御装置７ａでの動作を、図５に示したフローチャートを参照しつつ、以下に説明する。なお、このフローチャートでは、エンコーダ２の通信プロトコルとしての受信待ち状態での論理状態は不明として、処理動作を行っている。

先ず、エンコーダ１と制御装置７ａとに電源電圧が印加された後の初期状態として、双方が互いに受信待ち状態、すなわち双方が送受信停止状態のときに、ＭＰＵ３４ａの処理動作により、ＭＰＵ３４ａのＯｕｔ１端子とＯｕｔ２端子とをハイインピーダンス状態に設定する（図５、ステップＳ１）。

この状態でのＭＰＵ３４ａのＩｎ１端子の状態、すなわち、差動形バストランシーバ２３の受信出力値をＭＰＵ３４ａが読込み（図５、ステップＳ２）、その論理値を判別する（図５、ステップＳ３）。

その結果、エンコーダ２はその通信プロトコルとしての受信待ち状態が論理Ｌレベルで製作されていることが確認されたので、図５のステップＳ５に移る。

このステップＳ５では、ＭＰＵ３４ａのＯｕｔ１端子とＯｕｔ２端子とをハイインピーダンス状態から、ＭＰＵ３４ａの処理動作により、ＭＰＵ３４ａのＯｕｔ１端子を論理Ｌに、Ｏｕｔ２端子を論理Ｈに設定する。

その結果、抵抗３３がプルアップ抵抗の機能をし、抵抗３２がプルダウン抵抗の機能をするので、その後は、ＭＰＵ３４ａのＯｕｔ１端子は論理Ｌの状態、Ｏｕｔ２端子は論理Ｈの状態をそれぞれ継続することにより、エンコーダ２と制御装置７ａとの間は通常の通信状態に入ることができる。

図３と図４に示した回路構成図から明らかなように、この発明の制御装置７，７ａにおけるエンコーダ通信回路は、そのハードウェア構成を同一にすることができ、さらに、使用するエンコーダの受信待ち状態での論理値の違いも自動的に判別しつつ、そのエンコーダを用いることができる。

なお、図１〜４に示したＭＰＵ３１，３１ａ、３４，３４ａそれぞれのＯｕｔ１端子およびＯｕｔ２端子の駆動能力が小さい場合、若しくは上記それぞれのＭＰＵの電源電圧が通常５ボルトに設定される図示のＶｃｃの電圧値より低い場合には、それぞれのＭＰＵのＯｕｔ１端子と抵抗３２との接続径路およびＯｕｔ２端子と抵抗３３との接続径路に市販のバッファ素子を挿設することにより、プルアップ抵抗およびプルダウン抵抗の機能を確実に行わせることができる。

１，２…エンコーダ、３…ケーブル、４〜７，６ａ，７ａ…制御装置、１１…差動形バストランシーバ、１２〜１６…抵抗、２１，３１，３１ａ，３４，３４ａ…ＭＰＵ、２２…ＡＳＩＣ，２３…差動形バストランシーバ、２４〜２８，３２，３３…抵抗。

Claims (2)

1. 平衡形ラインドライバ出力方式のシリアル信号を互いに通信信号線を介して送受信するエンコーダと制御装置とからなり、前記制御装置が入力抵抗部と差動形バストランシーバとを有するエンコーダ通信回路において、
   前記エンコーダおよび制御装置が互いに送受信停止状態のときの前記エンコーダが出力する論理レベルに基づいて、前記入力抵抗部の両端に印加する直流電圧極性を決定するようにしたことを特徴とするエンコーダ通信回路。
2. 平衡形ラインドライバ出力方式のシリアル信号を互いに通信信号線を介して送受信するエンコーダと制御装置とからなり、前記制御装置が入力抵抗部と差動形バストランシーバとを有するエンコーダ通信回路において、
   前記エンコーダおよび制御装置が互いに送受信停止状態のときに、前記入力抵抗部の両端をそれぞれハイインピーダンス状態にしたときの前記エンコーダが出力している論理レベルを前記差動形バストランシーバの受信出力値から判別し、
   この判別した論理レベルにより前記入力抵抗部の両端の直流電圧極性を決定して印加するようにしたことを特徴とするエンコーダ通信回路。

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