JPS63284415A

JPS63284415A - エンコ−ダの異常検出回路

Info

Publication number: JPS63284415A
Application number: JP62118748A
Authority: JP
Inventors: Shuji Konno; 修二今野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-05-18
Filing date: 1987-05-18
Publication date: 1988-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、Ｕ、Ｖ、Ｗ相とＡ、Ｂ相との両方の信号を有
するエンコーダの信号異常を検出するエンコーダの異常
検出回路に関するものである。

（従来の技術）エンコーダは回転位置、回転方向および回転速度の検出
が可能であり、最近は電動機制御における位置および速
度のセンサとして多く用いられている。

この場合、エンコーダが異常となって速度フィードバッ
ク信号が無くなると、電動機が暴走し機器の破損を招く
が、従来はエンコーダの断線その他の異常を簡単に検出
することは困難であった。

（発明が解決しようとする問題点）本発明は簡単なロジック回路を用いて、エンコーダの異
常を各種の故障モードについて検出するエンコーダの異
常検出回路を提供することを目的としている。

〔発明の構成〕

（問題点を解決するための手段と作用）本発明は、エン
コーダのＵ、Ｖ、Ｗ相のレベル信号が同時に同一レベル
になったことによってＵ。

Ｖ、Ｗ相め信号異常を判別するロジック回路、Ａ。

Ｂ相のレベル信号の立上り立下りから得られたＵＰ、Ｄ
ＮパルスからＡ、Ｂ相の信号異常を判別するロジック回
路、および両方のロジック回路の出力を合成する合成ロ
ジックを備え、すべての故障モードについてエンコーダ
の異常を検出できるようにしている。

（実施例）本発明の一実施例を第１図に示す。

第１図において、１はエンコーダのＡ、Ｂ相を方向を持
ったパルス列に変換する方向−パルス変換回路であり、
正転時は第３図に示すようにＵＰパルスを出力し、逆転
時は第４図に示すようにＤＮパルスを出力する。

方向−パルス変換回路１としては、Ａ、Ｂ相の１周期ご
とにＬＪＰ、ＤＮパルスを４パルス出力する４てい倍回
路、或いはＡ、Ｂ相の１相の立上り立下りまたは２相の
立上り、立下りのみにＵＰ。

ＤＮパルスを作る２てい倍の回路などが用いられる。

２はＵＰ、ＤＮパルスがそれぞれ２パルス以上続いて入
力されたときのみ出力を発生するヒステリシス回路であ
り、第５図または第６図に示すように、Ａ、Ｂ相の１相
が欠相したときはＵＰ、ＯＮパルスが交互に出力される
。

３．４．５はＵ、Ｖ、Ｗ信号の立上り、立下りのエツジ
をパルスに変換するエツジ−パルス変換器であり、この
パルスが記憶回路６，７．８にそれぞれセットされる。

また９はＵ、Ｖ、Ｗ相が全て“１パのとき異常を出力す
るロジック、１０はＵ、Ｖ、Ｗ相が全て４４０　ｔｅの
とき異常を出力するロジック、１１はその合成用ロジッ
クである。

Ｕ、Ｖ、Ｗ相のエツジパルスがセットされた時点から他
の２相のエツジパルスが来るまでにヒステリシス回路２
の出力が来なければ記憶回路６゜７．８からＡ、Ｂ相異
常が出力される。

またＵ、Ｖ、Ｗ相は第７図に示すように正常時は全て“
１パまたは全て“０”にはならないので、Ｕ、Ｖ、Ｗの
金相が“１”または“Ｏｅｅとなった時にロジック９．
１０．１１を用いてＵ、Ｖ、Ｗ相のセンサ異常を出力す
る。

上記両方の異常出力を合成用ロジック１５を通してＡ、
Ｂ相およびＵ、Ｖ、Ｗ相を含むセンサの異常が検出され
る。

第１図に対応する具体的なロジック回路の一例を第２図
に示す。

第２図では回路の簡素化のために方向−パルス変換回路
１としてＡ相のみ用いた２てい倍の回路を用い、ヒステ
リシス回路２としては２パルス連続したとき１パルス出
力する回路を用いている。

すなわち、方向−パルス変換回路１は同期用フリップフ
ロップＩＡ、ＩＢ、ディレー用フリップフＯツブ１Ｃ，
１Ｄ、エツジパルス作成用ロジックＩＥ、移動方向判別
用ロジック１ＦおよびＵＰ。

ＤＮパルス作成用ロジック１Ｇから成り、ヒステリシス
回路２はヒステリシス作成用ロジック２Ａと信号合成ロ
ジック２Ｂから成る。

また、Ｕ、Ｖ、Ｗ相の各エツジ−パルス変換回路３，４
．５は同期用フリップフロップ３Ａ〜５Ａ１デイレー用
ノリツブフロツプ３Ｂ〜５Ｂおよびエツジ生成用ロジッ
ク３０〜５Ｃから成る。

ざらにＡ、Ｂ相の異常検出回路は、クロック生成用ロジ
ック１２〜１４、異常判定用Ｒ−Ｓフリップフロップ６
Ａ〜８Ａ１異常出力用フリップフロップ６Ｂ〜８Ｂから
成り、Ｕ、Ｖ、Ｗ相の異常検出回路は全て“１″検出用
ロジツク９、全て“Ｏ″検出用ロジック１０および合成
用ロジック１１から成る。

Ａ、Ｂ相の信号はフリップフロップ１Ａ、１Ｂによって
同期化され、ディレー用フリップフロップＩＣ，ＩＤと
エツジパルス作成用ロジック１ＥによってＡ相信号の立
上りおよび立下り時のエツジをパルスに変えている。

第３図および第４図に示すように、正方向回転時はＡ相
立上り時にＢ相は“０″、立下り時は“１゛′となり、
逆方向回転時は、その逆となり、従ってＡ相エツジパル
スが出た時にＡ、Ｂ相の信号レベルが逆の場合は正方向
回転、同じ場合は逆方向回転と判定される。

この方向性を持ったＵＰ、ＤＮパルスはヒステリシス回
路２に入力され、２パルス以上連続して、入力されたと
きＵＰ、ＤＮパルスを出力する。

Ａ相が断線または故障によってエツジパルスを出さなく
なるとＵＰ、ＤＮパルスが出なくなって異常を検出する
ことができるが、Ｂ相が断線または故障するとＡ相のエ
ツジパルスが出力されるのに対し、Ｂ相信号は“１゛ま
たは“ＯＩｆに固定されて変化せず、ＵＰ、ＤＮパルス
が交互に出力されるのでこのままでは異常の発生を検出
することができない。

これを防止するためＵＰ、ＤＮパルスの１パルス目はフ
リップフロップのセットにのみ用い、次に異なる方向の
ｔＪＰ、ＤＮパルスが入力されたとき、フリップフロッ
プをリセットしてＵＰ、ＤＮパルスが出力されないよう
にしている。

Ｕ、Ｖ、Ｗ相信号はフリップ７０ツブ３Ａ〜５Ａによっ
て同期化され、ディレー用フリップフロップ３Ｂ〜５Ｂ
によって１クロツク遅れた信号とロジック３Ｃ〜５Ｃで
付き合わされてＵ、Ｖ。

Ｗ相の立上りおよび立下りのエツジパルスが作られる。

このエツジパルスは、自分の相のＲ−Ｓフリップフロッ
プ６八〜８Ａをセットすると共に、他相で検出された異
常を出力するためのクロックとなり、このクロックはロ
ジック１２〜１４によって２相分が合成される。

また、Ｒ−Ｓフリップフロップ６Ａ〜８ＡはＵ。

Ｖ、Ｗ相の各エツジが入力されてから他相のエツジが入
力されるまでにＵＰ、ＤＮパルスが１パルス以上来てい
るからどうかを判別する。

ＵＰ、ＤＮパルスはＵＰ、ＤＮパルス合成用ロジックよ
りＡ、Ｂ相１周期に１パルスの割合で出力され、Ｕ、Ｖ
、Ｗ相の１周期に対してＡ、Ｂ相の周期は非常に短いの
で正常運転時にはＵ、Ｖ。

Ｗ相エツジによりセットされたＲ−Ｓフリップフロップ
６Ａ〜８Ａは、その直後ＵＰ、ＤＮパルスによってリセ
ットされる。

Ａ、Ｂ相に異常が発生するとＵＰ、ＤＮパルスは全く出
なくなり、Ｕ、Ｖ、Ｗ相のエツジパルスによってセット
されたＲ−３フリツプフロツプ６Ａ〜８Ａのデータが次
に来た他相のエツジパルスによりフリップ７０ツブ６Ｂ
〜８ＢからＡ、Ｂ相異常として出力される。

一方Ｕ、Ｖ、Ｗ相信号は第７図に示すように正常時は、
全て１″または全て“０″にはならず、どれか−相が断
線または故障して“０１１または“１″に固定されると
Ｕ、Ｖ、Ｗ相−周期の間に全て“１′′または“０１１
となる期間が出てくるのでこれをロジック９，１０で検
出し、ロジック１１で合成してＵ、Ｖ、Ｗ相異常を検出
する。

上記Ｕ、Ｖ、Ｗ相異常とＡ、Ｂ相異常の検出信号はロジ
ック１５で合成され、どのセンサが故障または断線とな
っても全てのモードでセンサ異常が検出できる。

（発明の効果）以上説明したように、本発明の検出回路を用いると、エ
ンコーダのＡ、Ｂ相の異常をＵ、Ｖ、Ｗ相−周期の１／
３以下で検出でき、Ｕ、Ｖ、Ｗ相の異常をＵ、Ｖ、Ｗ相
−周期の５／６以下で検出できる。

従って本発明を同期電動機の絶対位置検出用のエンコー
ダに適用すると、４極の同期電動機では、Ｕ、Ｖ、Ｗ相
信号は一回転に２周期となるので、機械角に直してＡ、
Ｂ相異常は最大６０’　、Ｕ、　Ｖ。

Ｗ相異常検出は最大１８０°で検出でき、電動機制御時
に最も危険な暴走を防止して機械系を保農することがで
きる。またＣＴスキャナの外周回転部をダイレクトドラ
イブで回転させる場合は電動機の極数が数＋極となるの
で検出までの遅れを極めて小ざくできる。このような医
療機器は、絶対に暴走が許されないので、この異常検出
は非常に有効である。

また、リニアモータ制御を行なう場合、エンコーダが一
部のみ故障している場合にも、常時異常検出を行ってい
る本発明の回路を用いると、どの異常でも検出すること
ができる。

このように本発明によればＡ、Ｂ相およびＵ。

ｖ、Ｗ相を有するエンコーダの断線および異常をすべて
の故障モードにおいて高速に検出することが可能である
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す系統図、第２図は第１
図に対応する具体的な回路図、第３図〜第７図はそれぞ
れ本発明の詳細な説明するための各部信号のタイムチャ
ートである。１・・・方向−パルス変換回路２・・・ヒステリシス回路３．４．５・・・エツジ−パルス変換器６．７．８・・
・記憶回路９〜１５・・・ロジック（８７３３）　　代理人　弁理士　猪　股　祥　晃（ば
か１名）ＤＮ　　□ 第３図第４図

Claims

【特許請求の範囲】

絶対位置を示すＵ、Ｖ、Ｗ相のレベル信号と方向および
速度を示すＡ、Ｂ相のレベル信号を有するエンコーダの
信号異常を検出するエンコーダの異常検出回路において
、上記Ｕ、Ｖ、Ｗ相のレベル信号が同時に同一レベルに
なったことによってＵ、Ｖ、Ｗ相の信号異常を判別する
ロジック回路と、上記Ａ、Ｂ相のレベル信号の立上り立
下りから得られたＵＰ、ＤＮパルスがそれぞれ複数パル
ス連続することを検出するヒステリシス回路と、上記ヒ
ステリシス回路の出力が上記Ｕ、Ｖ、Ｗ相の一相の間に
発生しないことによってＡ、Ｂ相の信号異常を判別する
ロジック回路と、上記Ｕ、Ｖ、Ｗ相およびＡ、Ｂ相の異
常信号を合成するロジック回路を備えたことを特徴とす
るエンコーダの異常検出回路。