JPH08340090A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH08340090A JPH08340090A JP7146263A JP14626395A JPH08340090A JP H08340090 A JPH08340090 A JP H08340090A JP 7146263 A JP7146263 A JP 7146263A JP 14626395 A JP14626395 A JP 14626395A JP H08340090 A JPH08340090 A JP H08340090A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【目的】 ペロブスカイト構造を有するセラミック薄膜
よりなる容量絶縁膜を有するキャパシタのリーク電流を
低減して、耐圧を向上させる。 【構成】 半導体基板１１の上に形成された下地絶縁膜
１２の上に、下部電極１３Ａ、強誘電体よりなるセラミ
ック容量膜１４Ａ、上部電極１５Ａから構成される強誘
電体キャパシタが形成されている。半導体基板１１の上
には、強誘電体キャパシタを覆うように層間絶縁膜１６
が形成され、層間絶縁膜１６の上には電極配線１７が形
成されている。上部電極１５Ａの側面とセラミック容量
膜１４Ａの上面との交点とセラミック容量膜１４Ａの側
面と下部電極１３Ａの上面との交点との間に存在するセ
ラミック容量膜１４Ａの表面の長さＬと、セラミック容
量膜１４Ａの厚さＤとの間にＬ≧２Ｄの関係が成立して
いる。
よりなる容量絶縁膜を有するキャパシタのリーク電流を
低減して、耐圧を向上させる。 【構成】 半導体基板１１の上に形成された下地絶縁膜
１２の上に、下部電極１３Ａ、強誘電体よりなるセラミ
ック容量膜１４Ａ、上部電極１５Ａから構成される強誘
電体キャパシタが形成されている。半導体基板１１の上
には、強誘電体キャパシタを覆うように層間絶縁膜１６
が形成され、層間絶縁膜１６の上には電極配線１７が形
成されている。上部電極１５Ａの側面とセラミック容量
膜１４Ａの上面との交点とセラミック容量膜１４Ａの側
面と下部電極１３Ａの上面との交点との間に存在するセ
ラミック容量膜１４Ａの表面の長さＬと、セラミック容
量膜１４Ａの厚さＤとの間にＬ≧２Ｄの関係が成立して
いる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関し、特に、半導体基板上に、トラン
ジスタや抵抗と共に、誘電率が極めて大きい材料として
知られるペロブスカイト構造を有するセラミック薄膜を
容量絶縁膜として用いるキャパシタが集積された半導体
集積回路装置におけるキャパシタの構造の改良に関す
る。
びその製造方法に関し、特に、半導体基板上に、トラン
ジスタや抵抗と共に、誘電率が極めて大きい材料として
知られるペロブスカイト構造を有するセラミック薄膜を
容量絶縁膜として用いるキャパシタが集積された半導体
集積回路装置におけるキャパシタの構造の改良に関す
る。
【０００２】
【従来の技術】情報通信分野の進歩に伴い、大容量デー
タの高速処理が要望され、この要望を実現するために、
半導体メモリ等の半導体集積回路の高集積化が進んでい
る。また、情報通信機器の小型化やコストダウンを目的
として、高集積化によるチップ面積の低減や部品数の削
減も進められている。
タの高速処理が要望され、この要望を実現するために、
半導体メモリ等の半導体集積回路の高集積化が進んでい
る。また、情報通信機器の小型化やコストダウンを目的
として、高集積化によるチップ面積の低減や部品数の削
減も進められている。
【０００３】このような状況の下で、近年、半導体集積
回路上に、ペロブスカイト構造を有するセラミック材料
（例えばチタン酸バリウムストロンチウム、チタン酸鉛
等）を用いてキャパシタを形成する技術が活発に研究さ
れている。一般的に、前記のようなセラミック材料によ
り形成されたセラミック薄膜よりなる容量絶縁膜は、誘
電率が高く、従来の集積回路装置内に形成されていた酸
化珪素膜や窒化珪素膜よりなる容量絶縁膜に比べて数十
倍〜数百倍の誘電率を有している。
回路上に、ペロブスカイト構造を有するセラミック材料
（例えばチタン酸バリウムストロンチウム、チタン酸鉛
等）を用いてキャパシタを形成する技術が活発に研究さ
れている。一般的に、前記のようなセラミック材料によ
り形成されたセラミック薄膜よりなる容量絶縁膜は、誘
電率が高く、従来の集積回路装置内に形成されていた酸
化珪素膜や窒化珪素膜よりなる容量絶縁膜に比べて数十
倍〜数百倍の誘電率を有している。
【０００４】このようなセラミック薄膜よりなる容量絶
縁膜を用いてキャパシタを構成することにより、半導体
集積回路装置内のキャパシタの占有面積を従来の数十分
の１〜数百分の１に低減することができるので、半導体
集積回路装置の高集積化を実現することができる。
縁膜を用いてキャパシタを構成することにより、半導体
集積回路装置内のキャパシタの占有面積を従来の数十分
の１〜数百分の１に低減することができるので、半導体
集積回路装置の高集積化を実現することができる。
【０００５】また、印加電界を除去しても自発分極が残
るという性質を有する強誘電体セラミック（以下、強誘
電体という）を用いて容量絶縁膜を形成すると、電源を
切っても記憶内容が消失しない不揮発性メモリを実現で
きる。
るという性質を有する強誘電体セラミック（以下、強誘
電体という）を用いて容量絶縁膜を形成すると、電源を
切っても記憶内容が消失しない不揮発性メモリを実現で
きる。
【０００６】以下、従来の半導体集積回路装置及びその
製造方法について図面を参照しながら説明する。
製造方法について図面を参照しながら説明する。
【０００７】図１１は従来の半導体集積回路装置の断面
構造を示しており、図１１に示すように、半導体基板５
１の上に酸化珪素膜よりなるキャパシタの下地絶縁膜５
２が形成され、下地絶縁膜５２の上に、白金よりなる下
部電極５３Ａと、ペロブスカイト構造を有するセラミッ
ク薄膜よりなる容量絶縁膜５４Ａと、白金よりなる上部
電極５５Ａとから構成されるキャパシタが形成されてい
る。さらに、半導体基板５１の上には、キャパシタを覆
うように酸化珪素膜よりなる層間絶縁膜５６が形成さ
れ、層間絶縁膜５６の上には電極配線５７が形成されて
おり、下部電極５３Ａ及び上部電極５５Ａと電極配線５
７とは層間絶縁膜５６に形成された開口部を介して接続
されている。
構造を示しており、図１１に示すように、半導体基板５
１の上に酸化珪素膜よりなるキャパシタの下地絶縁膜５
２が形成され、下地絶縁膜５２の上に、白金よりなる下
部電極５３Ａと、ペロブスカイト構造を有するセラミッ
ク薄膜よりなる容量絶縁膜５４Ａと、白金よりなる上部
電極５５Ａとから構成されるキャパシタが形成されてい
る。さらに、半導体基板５１の上には、キャパシタを覆
うように酸化珪素膜よりなる層間絶縁膜５６が形成さ
れ、層間絶縁膜５６の上には電極配線５７が形成されて
おり、下部電極５３Ａ及び上部電極５５Ａと電極配線５
７とは層間絶縁膜５６に形成された開口部を介して接続
されている。
【０００８】以下、図１２に基づき、前記従来の半導体
集積回路装置の製造方法について説明する。
集積回路装置の製造方法について説明する。
【０００９】まず、図１２（ａ）に示すように、半導体
基板５１の上にキャパシタの下地絶縁膜５２を堆積した
後、図１２（ｂ）に示すように、下地絶縁膜５２の上
に、キャパシタの下部電極となる第１の金属層５３、ペ
ロブスカイト構造を有する容量絶縁膜となるセラミック
薄膜５４及びキャパシタの上部電極となる第２の金属層
５５を順次形成する。
基板５１の上にキャパシタの下地絶縁膜５２を堆積した
後、図１２（ｂ）に示すように、下地絶縁膜５２の上
に、キャパシタの下部電極となる第１の金属層５３、ペ
ロブスカイト構造を有する容量絶縁膜となるセラミック
薄膜５４及びキャパシタの上部電極となる第２の金属層
５５を順次形成する。
【００１０】次に、図１２（ｃ）に示すように、フォト
レジストマスクを用いるイオンミリング法又はＲＩＥ法
を行なって、第２の金属層５５及びセラミック薄膜５４
をエッチングすることにより、上部電極５５Ａ及び容量
絶縁膜５４Ａを形成した後、同様にして、図１２（ｄ）
に示すように、第１の金属層５３をエッチングすること
により、下部電極５３Ａを形成する。
レジストマスクを用いるイオンミリング法又はＲＩＥ法
を行なって、第２の金属層５５及びセラミック薄膜５４
をエッチングすることにより、上部電極５５Ａ及び容量
絶縁膜５４Ａを形成した後、同様にして、図１２（ｄ）
に示すように、第１の金属層５３をエッチングすること
により、下部電極５３Ａを形成する。
【００１１】次に、図１２（ｅ）に示すように、層間絶
縁膜５６を堆積した後、該層間絶縁膜５６の所定領域に
開口部を形成する。その後、図１２（ｆ）に示すよう
に、層間絶縁膜５６の上に電極配線５７を形成すると、
下部電極５３Ａ、容量絶縁膜５４Ａ及び上部電極５５Ａ
から構成されるキャパシタが完成する。
縁膜５６を堆積した後、該層間絶縁膜５６の所定領域に
開口部を形成する。その後、図１２（ｆ）に示すよう
に、層間絶縁膜５６の上に電極配線５７を形成すると、
下部電極５３Ａ、容量絶縁膜５４Ａ及び上部電極５５Ａ
から構成されるキャパシタが完成する。
【００１２】前記の構造において、上部電極５５Ａ、容
量絶縁膜５４Ａ及び下部電極５３Ａからなるキャパシタ
は、イオンミリング法又はＲＩＥ法等を用いたエッチン
グにより形成されるが、この際、第２の金属層５５とセ
ラミック薄膜５４とが同一のマスクを用いて連続してエ
ッチングされるため、上部電極５５Ａの周端部と容量絶
縁膜５４Ａの周端部とが一致した構造となっている。
量絶縁膜５４Ａ及び下部電極５３Ａからなるキャパシタ
は、イオンミリング法又はＲＩＥ法等を用いたエッチン
グにより形成されるが、この際、第２の金属層５５とセ
ラミック薄膜５４とが同一のマスクを用いて連続してエ
ッチングされるため、上部電極５５Ａの周端部と容量絶
縁膜５４Ａの周端部とが一致した構造となっている。
【００１３】
【発明が解決しようとする課題】ところで、キャパシタ
に電圧が印加された際のリーク電流の経路には、容量絶
縁膜５４Ａを構成する結晶粒子又はその粒界を通る第１
の経路と、容量絶縁膜５４Ａの周端部（側面）を通る第
２の経路とがある。キャパシタの耐圧は、２つの経路の
うちリーク電流が大きい方の経路により決定づけられ
る。
に電圧が印加された際のリーク電流の経路には、容量絶
縁膜５４Ａを構成する結晶粒子又はその粒界を通る第１
の経路と、容量絶縁膜５４Ａの周端部（側面）を通る第
２の経路とがある。キャパシタの耐圧は、２つの経路の
うちリーク電流が大きい方の経路により決定づけられ
る。
【００１４】容量絶縁膜５４Ａの側面は、エッチング時
に結晶構造が乱されている上に、層間絶縁膜５６として
酸化珪素膜や窒化珪素膜を用いる場合には、その堆積時
にシランガスや水素ガス等の還元性雰囲気に直接に晒さ
れ、還元反応を受けて酸素欠陥を有しているので、リー
ク電流が非常に流れ易い状態となっている。
に結晶構造が乱されている上に、層間絶縁膜５６として
酸化珪素膜や窒化珪素膜を用いる場合には、その堆積時
にシランガスや水素ガス等の還元性雰囲気に直接に晒さ
れ、還元反応を受けて酸素欠陥を有しているので、リー
ク電流が非常に流れ易い状態となっている。
【００１５】前記従来の構造のキャパシタにおいては、
上部電極５５Ａの周端部と容量絶縁膜５４Ａの周端部と
が一致しているため、容量絶縁膜５４Ａの側面を介した
経路において多大のリーク電流が流れると共に、キャパ
シタとしての耐圧が容量絶縁膜５４Ａの側面を介する経
路に支配されるので、キャパシタの耐圧が大幅に低下す
るという問題を有している。
上部電極５５Ａの周端部と容量絶縁膜５４Ａの周端部と
が一致しているため、容量絶縁膜５４Ａの側面を介した
経路において多大のリーク電流が流れると共に、キャパ
シタとしての耐圧が容量絶縁膜５４Ａの側面を介する経
路に支配されるので、キャパシタの耐圧が大幅に低下す
るという問題を有している。
【００１６】そこで、例えば特開平２−２３２９６１号
に示されるように、容量絶縁膜及び電極配線の表面をＳ
ｉＮにより被覆して信頼性の向上を図ったものが提案さ
れているが、この構造によると、ＳｉＮ膜の形成が不可
欠であるため、作業性の面で必ずしも優れた方法とは言
えない。
に示されるように、容量絶縁膜及び電極配線の表面をＳ
ｉＮにより被覆して信頼性の向上を図ったものが提案さ
れているが、この構造によると、ＳｉＮ膜の形成が不可
欠であるため、作業性の面で必ずしも優れた方法とは言
えない。
【００１７】また、例えば特開平４−３５６９５８号に
示されるように、下部電極を覆うように容量絶縁膜を形
成してリーク対策を施したものも提案されているが、こ
の構造によると、容量絶縁膜により下部電極全体を覆う
必要があるので、下部電極上に電極配線を直接に形成す
る場合には適用することができない。
示されるように、下部電極を覆うように容量絶縁膜を形
成してリーク対策を施したものも提案されているが、こ
の構造によると、容量絶縁膜により下部電極全体を覆う
必要があるので、下部電極上に電極配線を直接に形成す
る場合には適用することができない。
【００１８】本発明は前記の問題を解決することを目的
とし、セラミック材料よりなる容量絶縁膜の側面を介し
たリーク電流の発生を抑制することにより、キャパシタ
全体のリーク電流を大幅に低減してキャパシタの耐圧を
向上させると共に、キャパシタの耐圧に及ぼすセラミッ
ク容量膜の側面の影響を排除して半導体集積回路装置の
歩留まり及び信頼性を向上することを目的とする。
とし、セラミック材料よりなる容量絶縁膜の側面を介し
たリーク電流の発生を抑制することにより、キャパシタ
全体のリーク電流を大幅に低減してキャパシタの耐圧を
向上させると共に、キャパシタの耐圧に及ぼすセラミッ
ク容量膜の側面の影響を排除して半導体集積回路装置の
歩留まり及び信頼性を向上することを目的とする。
【００１９】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１〜５の発明は、キャパシタに電圧が印加さ
れた際のリーク電流の経路のうち、容量膜を構成する結
晶粒子又はその粒界を通る第１の経路よりも容量膜の側
面を通る第２の経路の方を長くすることにより、キャパ
シタの耐圧が第１の経路により決定されるようにするも
のである。
め、請求項１〜５の発明は、キャパシタに電圧が印加さ
れた際のリーク電流の経路のうち、容量膜を構成する結
晶粒子又はその粒界を通る第１の経路よりも容量膜の側
面を通る第２の経路の方を長くすることにより、キャパ
シタの耐圧が第１の経路により決定されるようにするも
のである。
【００２０】具体的に請求項１の発明が講じた解決手段
は、半導体基板上に、該半導体基板の一主面上に順次形
成された下部電極、ペロブスカイト構造を有するセラミ
ック薄膜よりなるセラミック容量膜及び上部電極から構
成される積層キャパシタを備えた半導体集積回路装置を
対象とし、前記上部電極の側面は前記セラミック容量膜
の側面よりも内側に位置していると共に前記セラミック
容量膜の側面は前記下部電極の側面よりも内側に位置し
ており、前記上部電極の側面と前記セラミック容量膜の
上面との交点と前記セラミック容量膜の側面と前記下部
電極の上面との交点との間に存在する前記セラミック容
量膜の表面の長さＬと、前記セラミック容量膜の厚さＤ
との間にＬ≧２Ｄの関係が成立している構成とするもの
である。
は、半導体基板上に、該半導体基板の一主面上に順次形
成された下部電極、ペロブスカイト構造を有するセラミ
ック薄膜よりなるセラミック容量膜及び上部電極から構
成される積層キャパシタを備えた半導体集積回路装置を
対象とし、前記上部電極の側面は前記セラミック容量膜
の側面よりも内側に位置していると共に前記セラミック
容量膜の側面は前記下部電極の側面よりも内側に位置し
ており、前記上部電極の側面と前記セラミック容量膜の
上面との交点と前記セラミック容量膜の側面と前記下部
電極の上面との交点との間に存在する前記セラミック容
量膜の表面の長さＬと、前記セラミック容量膜の厚さＤ
との間にＬ≧２Ｄの関係が成立している構成とするもの
である。
【００２１】具体的に請求項２の発明が講じた解決手段
は、半導体基板上に、該半導体基板の一主面上に順次形
成された下部電極、ペロブスカイト構造を有するセラミ
ック薄膜よりなるセラミック容量膜及び上部電極から構
成される積層キャパシタを備えた半導体集積回路装置を
対象とし、前記積層キャパシタの周縁部の一部の領域に
おいては、前記上部電極の側面は前記セラミック容量膜
の側面よりも内側に位置していると共に前記セラミック
容量膜の側面は前記下部電極の側面よりも内側に位置し
ており、前記上部電極の側面と前記セラミック容量膜の
上面との交点と前記セラミック容量膜の側面と前記下部
電極の上面との交点との間に存在する前記セラミック容
量膜の表面の長さＬ1 と、前記セラミック容量膜の厚さ
Ｄとの間にＬ1 ≧２Ｄの関係が成立し、前記積層キャパ
シタの周縁部の残部の領域においては、前記上部電極の
側面は前記セラミック容量膜の側面と同一又は前記セラ
ミック容量膜の側面よりも内側に位置していると共に、
前記セラミック容量膜の周縁部は前記下部電極の側面よ
りも外側において前記半導体基板の一主面上に設けられ
ており、前記セラミック容量膜の側面と前記半導体基板
の一主面との交点と前記下部電極の側面と前記半導体基
板の一主面との交点との間に存在する前記セラミック容
量膜の表面の長さＬ2 と、前記セラミック容量膜の厚さ
Ｄとの間にＬ2 ≧Ｄの関係が成立している構成とするも
のである。
は、半導体基板上に、該半導体基板の一主面上に順次形
成された下部電極、ペロブスカイト構造を有するセラミ
ック薄膜よりなるセラミック容量膜及び上部電極から構
成される積層キャパシタを備えた半導体集積回路装置を
対象とし、前記積層キャパシタの周縁部の一部の領域に
おいては、前記上部電極の側面は前記セラミック容量膜
の側面よりも内側に位置していると共に前記セラミック
容量膜の側面は前記下部電極の側面よりも内側に位置し
ており、前記上部電極の側面と前記セラミック容量膜の
上面との交点と前記セラミック容量膜の側面と前記下部
電極の上面との交点との間に存在する前記セラミック容
量膜の表面の長さＬ1 と、前記セラミック容量膜の厚さ
Ｄとの間にＬ1 ≧２Ｄの関係が成立し、前記積層キャパ
シタの周縁部の残部の領域においては、前記上部電極の
側面は前記セラミック容量膜の側面と同一又は前記セラ
ミック容量膜の側面よりも内側に位置していると共に、
前記セラミック容量膜の周縁部は前記下部電極の側面よ
りも外側において前記半導体基板の一主面上に設けられ
ており、前記セラミック容量膜の側面と前記半導体基板
の一主面との交点と前記下部電極の側面と前記半導体基
板の一主面との交点との間に存在する前記セラミック容
量膜の表面の長さＬ2 と、前記セラミック容量膜の厚さ
Ｄとの間にＬ2 ≧Ｄの関係が成立している構成とするも
のである。
【００２２】請求項３の発明は、請求項１又は２の構成
に、前記上部電極の側面と前記セラミック容量膜の上面
との交点と前記セラミック容量膜の側面と前記下部電極
の上面との交点との間に存在する前記セラミック容量膜
の表面は、前記セラミック容量膜の表面における前記上
部電極の側面と前記セラミック容量膜の側面との間の第
１の領域と、前記セラミック容量膜の側面からなる第２
の領域とからなる構成を付加するものである。
に、前記上部電極の側面と前記セラミック容量膜の上面
との交点と前記セラミック容量膜の側面と前記下部電極
の上面との交点との間に存在する前記セラミック容量膜
の表面は、前記セラミック容量膜の表面における前記上
部電極の側面と前記セラミック容量膜の側面との間の第
１の領域と、前記セラミック容量膜の側面からなる第２
の領域とからなる構成を付加するものである。
【００２３】具体的に請求項４の発明が講じた解決手段
は、半導体集積回路装置の製造方法を、半導体基板の一
主面上に第１の金属膜を堆積する工程と、前記第１の金
属膜をパターニングして下部電極を形成する工程と、前
記下部電極の上にペロブスカイト構造を有するセラミッ
ク薄膜を堆積する工程と、前記セラミック薄膜を、該セ
ラミック薄膜の側面が前記下部電極の側面よりも内側に
位置するようにパターニングしてセラミック容量膜を形
成する工程と、前記セラミック容量膜の上に第２の金属
膜を堆積する工程と、前記第２の金属膜を、該第２の金
属膜の側面が前記セラミック容量膜の側面よりも内側に
位置し且つ前記第２の金属膜の側面と前記セラミック容
量膜の上面との交点と前記セラミック容量膜の側面と前
記下部電極の上面との交点との間に存在する前記セラミ
ック容量膜の表面の長さＬと、前記セラミック容量膜の
厚さＤとの間にＬ≧２Ｄの関係が成立するようにパター
ニングして上部電極を形成する工程とを備えている構成
とするものである。
は、半導体集積回路装置の製造方法を、半導体基板の一
主面上に第１の金属膜を堆積する工程と、前記第１の金
属膜をパターニングして下部電極を形成する工程と、前
記下部電極の上にペロブスカイト構造を有するセラミッ
ク薄膜を堆積する工程と、前記セラミック薄膜を、該セ
ラミック薄膜の側面が前記下部電極の側面よりも内側に
位置するようにパターニングしてセラミック容量膜を形
成する工程と、前記セラミック容量膜の上に第２の金属
膜を堆積する工程と、前記第２の金属膜を、該第２の金
属膜の側面が前記セラミック容量膜の側面よりも内側に
位置し且つ前記第２の金属膜の側面と前記セラミック容
量膜の上面との交点と前記セラミック容量膜の側面と前
記下部電極の上面との交点との間に存在する前記セラミ
ック容量膜の表面の長さＬと、前記セラミック容量膜の
厚さＤとの間にＬ≧２Ｄの関係が成立するようにパター
ニングして上部電極を形成する工程とを備えている構成
とするものである。
【００２４】具体的に請求項５の発明が講じた解決手段
は、半導体集積回路装置の製造方法を、半導体基板の一
主面上に第１の金属膜を堆積する工程と、前記第１の金
属膜をパターニングして下部電極を形成する工程と、前
記下部電極の上にペロブスカイト構造を有するセラミッ
ク薄膜を堆積する工程と、前記セラミック薄膜を、該セ
ラミック薄膜の周縁部の一部の領域においては該セラミ
ック薄膜の側面が前記下部電極の側面よりも内側に位置
すると共に、前記セラミック薄膜の周縁部の残部の領域
においては該セラミック薄膜の周縁部が前記半導体基板
の上に残存し且つ前記セラミック薄膜の側面と前記半導
体基板の一主面との交点と前記下部電極の側面と前記半
導体基板の一主面との交点との間に存在する前記セラミ
ック薄膜の表面の長さＬ2 と、前記セラミック容量膜の
厚さＤとの間にＬ2 ≧Ｄの関係が成立するようにパター
ニングしてセラミック容量膜を形成する工程と、前記セ
ラミック容量膜の上に第２の金属膜を堆積する工程と、
前記第２の金属膜を、該第２の金属膜の側面が前記セラ
ミック容量膜の側面よりも内側に位置すると共に、前記
セラミック薄膜の周縁部の一部の領域においては、前記
第２の金属膜の側面が前記セラミック容量膜の側面より
も内側に位置し且つ前記第２の金属膜の側面と前記セラ
ミック容量膜の上面との交点と前記セラミック容量膜の
側面と前記下部電極の上面との交点との間に存在する前
記セラミック容量膜の表面の長さＬ1と、前記セラミッ
ク容量膜の厚さＤとの間にＬ1 ≧２Ｄの関係が成立する
ようにパターン化して上部電極を形成する工程とを備え
ている構成とするものである。
は、半導体集積回路装置の製造方法を、半導体基板の一
主面上に第１の金属膜を堆積する工程と、前記第１の金
属膜をパターニングして下部電極を形成する工程と、前
記下部電極の上にペロブスカイト構造を有するセラミッ
ク薄膜を堆積する工程と、前記セラミック薄膜を、該セ
ラミック薄膜の周縁部の一部の領域においては該セラミ
ック薄膜の側面が前記下部電極の側面よりも内側に位置
すると共に、前記セラミック薄膜の周縁部の残部の領域
においては該セラミック薄膜の周縁部が前記半導体基板
の上に残存し且つ前記セラミック薄膜の側面と前記半導
体基板の一主面との交点と前記下部電極の側面と前記半
導体基板の一主面との交点との間に存在する前記セラミ
ック薄膜の表面の長さＬ2 と、前記セラミック容量膜の
厚さＤとの間にＬ2 ≧Ｄの関係が成立するようにパター
ニングしてセラミック容量膜を形成する工程と、前記セ
ラミック容量膜の上に第２の金属膜を堆積する工程と、
前記第２の金属膜を、該第２の金属膜の側面が前記セラ
ミック容量膜の側面よりも内側に位置すると共に、前記
セラミック薄膜の周縁部の一部の領域においては、前記
第２の金属膜の側面が前記セラミック容量膜の側面より
も内側に位置し且つ前記第２の金属膜の側面と前記セラ
ミック容量膜の上面との交点と前記セラミック容量膜の
側面と前記下部電極の上面との交点との間に存在する前
記セラミック容量膜の表面の長さＬ1と、前記セラミッ
ク容量膜の厚さＤとの間にＬ1 ≧２Ｄの関係が成立する
ようにパターン化して上部電極を形成する工程とを備え
ている構成とするものである。
【００２５】請求項６の発明は、１回のパターニングに
よりセラミック容量膜及び下部電極を形成することによ
って、工程数を削減するものである。
よりセラミック容量膜及び下部電極を形成することによ
って、工程数を削減するものである。
【００２６】具体的に請求項６の発明が講じた解決手段
は、半導体集積回路装置の製造方法を、半導体基板上
に、第１の金属膜、セラミック薄膜及び第２の金属膜を
順次堆積する工程と、前記第２の金属膜を、前記セラミ
ック薄膜における下部電極引き出し領域が露出するよう
にパターニングして上部電極を形成する工程と、前記セ
ラミック薄膜及び第１の金属膜を同時にパターニングし
てセラミック容量膜及び下部電極を形成する工程と、前
記半導体基板上に全面的に絶縁膜を堆積する工程と、前
記絶縁膜及びセラミック容量膜に対してエッチングを行
なって、前記絶縁膜に上部電極引き出し用の開口部を形
成すると共に前記絶縁膜及びセラミック容量膜に下部電
極引き出し用の開口部を形成する工程とを備えている構
成とするものである。
は、半導体集積回路装置の製造方法を、半導体基板上
に、第１の金属膜、セラミック薄膜及び第２の金属膜を
順次堆積する工程と、前記第２の金属膜を、前記セラミ
ック薄膜における下部電極引き出し領域が露出するよう
にパターニングして上部電極を形成する工程と、前記セ
ラミック薄膜及び第１の金属膜を同時にパターニングし
てセラミック容量膜及び下部電極を形成する工程と、前
記半導体基板上に全面的に絶縁膜を堆積する工程と、前
記絶縁膜及びセラミック容量膜に対してエッチングを行
なって、前記絶縁膜に上部電極引き出し用の開口部を形
成すると共に前記絶縁膜及びセラミック容量膜に下部電
極引き出し用の開口部を形成する工程とを備えている構
成とするものである。
【００２７】
【作用】請求項１の構成により、上部電極の側面とセラ
ミック容量膜の上面との交点とセラミック容量膜の側面
と下部電極の上面との交点との間に存在するセラミック
容量膜の表面の長さＬと、セラミック容量膜の厚さＤと
の間にＬ≧２Ｄの関係が成立しているため、セラミック
容量膜の表面における上部電極の側面とセラミック容量
膜の側面との間の領域の長さがセラミック容量膜の厚さ
よりも大きいので、セラミック容量膜の表面及び側面を
通って流れる電流の経路は、セラミック容量膜の内部を
通って流れる電流の経路よりも長くなる。
ミック容量膜の上面との交点とセラミック容量膜の側面
と下部電極の上面との交点との間に存在するセラミック
容量膜の表面の長さＬと、セラミック容量膜の厚さＤと
の間にＬ≧２Ｄの関係が成立しているため、セラミック
容量膜の表面における上部電極の側面とセラミック容量
膜の側面との間の領域の長さがセラミック容量膜の厚さ
よりも大きいので、セラミック容量膜の表面及び側面を
通って流れる電流の経路は、セラミック容量膜の内部を
通って流れる電流の経路よりも長くなる。
【００２８】請求項２の構成により、積層キャパシタの
周縁部の一部の領域においては、請求項１の構成と同
様、セラミック容量膜の表面における上部電極の側面と
セラミック容量膜の側面との間の領域の長さがセラミッ
ク容量膜の厚さよりも大きい。また、積層キャパシタの
周縁部の残部の領域においては、セラミック容量膜の側
面と半導体基板の一主面との交点と下部電極の側面と半
導体基板の一主面との交点との間に存在するセラミック
容量膜の表面の長さＬ2 と、セラミック容量膜の厚さＤ
との間にＬ2 ≧Ｄの関係が成立しているため、セラミッ
ク容量膜の下面におけるセラミック容量膜の側面と下部
電極の側面との間の領域の長さがセラミック容量膜の厚
さよりも大きい。
周縁部の一部の領域においては、請求項１の構成と同
様、セラミック容量膜の表面における上部電極の側面と
セラミック容量膜の側面との間の領域の長さがセラミッ
ク容量膜の厚さよりも大きい。また、積層キャパシタの
周縁部の残部の領域においては、セラミック容量膜の側
面と半導体基板の一主面との交点と下部電極の側面と半
導体基板の一主面との交点との間に存在するセラミック
容量膜の表面の長さＬ2 と、セラミック容量膜の厚さＤ
との間にＬ2 ≧Ｄの関係が成立しているため、セラミッ
ク容量膜の下面におけるセラミック容量膜の側面と下部
電極の側面との間の領域の長さがセラミック容量膜の厚
さよりも大きい。
【００２９】請求項３の構成により、セラミック容量膜
の表面における上部電極の側面とセラミック容量膜の側
面との間の領域の長さはセラミック容量膜の厚さよりも
確実に大きくなる。
の表面における上部電極の側面とセラミック容量膜の側
面との間の領域の長さはセラミック容量膜の厚さよりも
確実に大きくなる。
【００３０】請求項４の構成により、第２の金属膜を、
該第２の金属膜の側面とセラミック容量膜の上面との交
点とセラミック容量膜の側面と下部電極の上面との交点
との間に存在するセラミック容量膜の表面の長さＬと、
セラミック容量膜の厚さＤとの間にＬ≧２Ｄの関係が成
立するようにパターニングして上部電極を形成するた
め、上部電極の側面とセラミック容量膜の上面との交点
とセラミック容量膜の側面と下部電極の上面との交点と
の間に存在するセラミック容量膜の表面の長さＬと、セ
ラミック容量膜の厚さＤとの間にＬ≧２Ｄの関係が成立
する。
該第２の金属膜の側面とセラミック容量膜の上面との交
点とセラミック容量膜の側面と下部電極の上面との交点
との間に存在するセラミック容量膜の表面の長さＬと、
セラミック容量膜の厚さＤとの間にＬ≧２Ｄの関係が成
立するようにパターニングして上部電極を形成するた
め、上部電極の側面とセラミック容量膜の上面との交点
とセラミック容量膜の側面と下部電極の上面との交点と
の間に存在するセラミック容量膜の表面の長さＬと、セ
ラミック容量膜の厚さＤとの間にＬ≧２Ｄの関係が成立
する。
【００３１】請求項５の構成により、セラミック薄膜
を、該セラミック薄膜の周縁部の残部の領域において、
セラミック薄膜の側面と半導体基板の一主面との交点と
下部電極の側面と半導体基板の一主面との交点との間に
存在するセラミック薄膜の表面の長さＬ2 と、セラミッ
ク容量膜の厚さＤとの間にＬ2 ≧Ｄの関係が成立するよ
うにパターニングしてセラミック容量膜を形成する工程
と、第２の金属膜を、セラミック薄膜の周縁部の一部の
領域において、第２の金属膜の側面とセラミック容量膜
の上面との交点とセラミック容量膜の側面と下部電極の
上面との交点との間に存在するセラミック容量膜の表面
の長さＬ1 と、セラミック容量膜の厚さＤとの間にＬ1
≧２Ｄの関係が成立するようにパターニングして上部電
極を形成する工程とを備えているため、積層キャパシタ
の周縁部の一部の領域においては、上部電極の側面とセ
ラミック容量膜の上面との交点とセラミック容量膜の側
面と下部電極の上面との交点との間に存在するセラミッ
ク容量膜の表面の長さＬ1 と、セラミック容量膜の厚さ
Ｄとの間にＬ1 ≧２Ｄの関係が成立すると共に、積層キ
ャパシタの周縁部の残部の領域においては、セラミック
容量膜の側面と半導体基板の一主面との交点と下部電極
の側面と半導体基板の一主面との交点との間に存在する
セラミック容量膜の表面の長さＬ2 と、セラミック容量
膜の厚さＤとの間にＬ2 ≧Ｄの関係が成立する。
を、該セラミック薄膜の周縁部の残部の領域において、
セラミック薄膜の側面と半導体基板の一主面との交点と
下部電極の側面と半導体基板の一主面との交点との間に
存在するセラミック薄膜の表面の長さＬ2 と、セラミッ
ク容量膜の厚さＤとの間にＬ2 ≧Ｄの関係が成立するよ
うにパターニングしてセラミック容量膜を形成する工程
と、第２の金属膜を、セラミック薄膜の周縁部の一部の
領域において、第２の金属膜の側面とセラミック容量膜
の上面との交点とセラミック容量膜の側面と下部電極の
上面との交点との間に存在するセラミック容量膜の表面
の長さＬ1 と、セラミック容量膜の厚さＤとの間にＬ1
≧２Ｄの関係が成立するようにパターニングして上部電
極を形成する工程とを備えているため、積層キャパシタ
の周縁部の一部の領域においては、上部電極の側面とセ
ラミック容量膜の上面との交点とセラミック容量膜の側
面と下部電極の上面との交点との間に存在するセラミッ
ク容量膜の表面の長さＬ1 と、セラミック容量膜の厚さ
Ｄとの間にＬ1 ≧２Ｄの関係が成立すると共に、積層キ
ャパシタの周縁部の残部の領域においては、セラミック
容量膜の側面と半導体基板の一主面との交点と下部電極
の側面と半導体基板の一主面との交点との間に存在する
セラミック容量膜の表面の長さＬ2 と、セラミック容量
膜の厚さＤとの間にＬ2 ≧Ｄの関係が成立する。
【００３２】請求項６の構成により、第２の金属膜を、
セラミック薄膜における下部電極引き出し領域が露出す
るようにパターニングして上部電極を形成した後、セラ
ミック薄膜及び第１の金属膜を同時にパターニングして
セラミック容量膜及び下部電極を形成するため、１回の
パターニングによりセラミック薄膜及び第１の金属膜を
形成できる。
セラミック薄膜における下部電極引き出し領域が露出す
るようにパターニングして上部電極を形成した後、セラ
ミック薄膜及び第１の金属膜を同時にパターニングして
セラミック容量膜及び下部電極を形成するため、１回の
パターニングによりセラミック薄膜及び第１の金属膜を
形成できる。
【００３３】
【実施例】以下、本発明の一実施例に係る半導体集積回
路装置及びその製造方法について図面を参照しながら説
明する。
路装置及びその製造方法について図面を参照しながら説
明する。
【００３４】図１は本発明の第１実施例に係る半導体集
積回路装置のキャパシタ構造を示す断面図であって、第
１実施例は、半導体基板の上に、強誘電体薄膜よりなる
セラミック容量膜を有するキャパシタが形成されている
構造である。
積回路装置のキャパシタ構造を示す断面図であって、第
１実施例は、半導体基板の上に、強誘電体薄膜よりなる
セラミック容量膜を有するキャパシタが形成されている
構造である。
【００３５】半絶縁性のＧａＡｓよりなる半導体基板１
１の上に、酸化珪素膜よりなるキャパシタの下地絶縁膜
１２が形成されており、下地絶縁膜１２の上に、白金よ
りなる下部電極１３Ａと、強誘電体例えばチタン酸バリ
ウムストロンチウム膜（以下、ＢＳＴ膜という）よりな
る厚さ０．２μｍのセラミック容量膜１４Ａと、白金よ
りなる上部電極１５Ａとから構成される強誘電体キャパ
シタが形成されている。半導体基板１１の上には、強誘
電体キャパシタを覆うように酸化珪素膜よりなる層間絶
縁膜１６が形成され、層間絶縁膜１６の上には電極配線
１７が形成されており、下部電極１３Ａ及び上部電極１
５Ａと電極配線１７とは層間絶縁膜１６に形成された開
口部を介して接続されている。
１の上に、酸化珪素膜よりなるキャパシタの下地絶縁膜
１２が形成されており、下地絶縁膜１２の上に、白金よ
りなる下部電極１３Ａと、強誘電体例えばチタン酸バリ
ウムストロンチウム膜（以下、ＢＳＴ膜という）よりな
る厚さ０．２μｍのセラミック容量膜１４Ａと、白金よ
りなる上部電極１５Ａとから構成される強誘電体キャパ
シタが形成されている。半導体基板１１の上には、強誘
電体キャパシタを覆うように酸化珪素膜よりなる層間絶
縁膜１６が形成され、層間絶縁膜１６の上には電極配線
１７が形成されており、下部電極１３Ａ及び上部電極１
５Ａと電極配線１７とは層間絶縁膜１６に形成された開
口部を介して接続されている。
【００３６】第１実施例の特徴として、上部電極１５Ａ
の側面とセラミック容量膜１４Ａの上面との交点Ａと、
セラミック容量膜１４Ａの側面と下部電極１３Ａの上面
との交点Ｂとの間に存在するセラミック容量膜１４Ａの
表面の長さは０．７μｍであって、上部電極１５Ａの側
壁はセラミック容量膜１４Ａの側壁よりも０．５μｍ内
側に位置している。
の側面とセラミック容量膜１４Ａの上面との交点Ａと、
セラミック容量膜１４Ａの側面と下部電極１３Ａの上面
との交点Ｂとの間に存在するセラミック容量膜１４Ａの
表面の長さは０．７μｍであって、上部電極１５Ａの側
壁はセラミック容量膜１４Ａの側壁よりも０．５μｍ内
側に位置している。
【００３７】以下、図２及び図３に基づいて、第１実施
例に係る半導体集積回路装置の第１の製造方法について
説明する。
例に係る半導体集積回路装置の第１の製造方法について
説明する。
【００３８】まず、図２（ａ）に示すように、ＧａＡｓ
よりなる半導体基板１１の上に、酸化珪素膜よりなるキ
ャパシタの下地絶縁膜１２をＣＶＤ法により形成する。
その後、図２（ｂ）に示すように、下地絶縁膜１２の上
に、所定領域が開口したフォトレジスト１８を形成した
後、半導体基板１１の上に全面に亘って第１の白金膜１
３を堆積する。
よりなる半導体基板１１の上に、酸化珪素膜よりなるキ
ャパシタの下地絶縁膜１２をＣＶＤ法により形成する。
その後、図２（ｂ）に示すように、下地絶縁膜１２の上
に、所定領域が開口したフォトレジスト１８を形成した
後、半導体基板１１の上に全面に亘って第１の白金膜１
３を堆積する。
【００３９】次に、図２（ｃ）に示すように、有機溶媒
を用いてフォトレジスト１８上の第１の白金膜１３をリ
フトオフして、白金よりなる下部電極１３Ａを形成す
る。次に、ＧａＡｓ基板１１の上に、バリウム、ストロ
ンチウム及びチタンの金属アルコキシドを有機溶媒によ
り希釈した溶液をスピンコートした後、７００℃の高温
処理を施すことにより、図２（ｄ）に示すように、厚さ
０．２μｍの強誘電体膜（以下、ＢＳＴ膜と記す）１４
を形成する。
を用いてフォトレジスト１８上の第１の白金膜１３をリ
フトオフして、白金よりなる下部電極１３Ａを形成す
る。次に、ＧａＡｓ基板１１の上に、バリウム、ストロ
ンチウム及びチタンの金属アルコキシドを有機溶媒によ
り希釈した溶液をスピンコートした後、７００℃の高温
処理を施すことにより、図２（ｄ）に示すように、厚さ
０．２μｍの強誘電体膜（以下、ＢＳＴ膜と記す）１４
を形成する。
【００４０】次に、フッ酸系エッチング液を用いてＢＳ
Ｔ膜１４をエッチングすることにより、図３（ａ）に示
すように、下部電極１３Ａの上における該下部電極１３
Ａよりも内側の領域にセラミック容量膜１４Ａを形成す
る。次に、図２（ｂ）及び（ｃ）と同様の工程により、
第２の白金膜（図示は省略している）を形成した後、該
第２の白金膜をリフトオフして、図３（ｂ）に示すよう
に、セラミック容量膜１４Ａの上における該セラミック
容量膜１４Ａの内側の領域に、上部電極１５Ａを該上部
電極１５Ａの側面がセラミック容量膜１４Ａの側面より
も０．５μｍ内側に位置するように形成する。
Ｔ膜１４をエッチングすることにより、図３（ａ）に示
すように、下部電極１３Ａの上における該下部電極１３
Ａよりも内側の領域にセラミック容量膜１４Ａを形成す
る。次に、図２（ｂ）及び（ｃ）と同様の工程により、
第２の白金膜（図示は省略している）を形成した後、該
第２の白金膜をリフトオフして、図３（ｂ）に示すよう
に、セラミック容量膜１４Ａの上における該セラミック
容量膜１４Ａの内側の領域に、上部電極１５Ａを該上部
電極１５Ａの側面がセラミック容量膜１４Ａの側面より
も０．５μｍ内側に位置するように形成する。
【００４１】次に、図３（ｃ）に示すように、ＣＶＤ法
により酸化珪素膜よりなる層間絶縁膜１６を堆積した
後、図３（ｄ）に示すように、層間絶縁膜１６における
所定領域に開口部を形成し、その後、層間絶縁膜１６の
上に電極配線１７を形成する。次に、必要があれば、電
極配線１７の上に窒化珪素膜よりなる保護膜（図示は省
略している）を形成した後、該保護膜にボンディングパ
ッド部を開口する。
により酸化珪素膜よりなる層間絶縁膜１６を堆積した
後、図３（ｄ）に示すように、層間絶縁膜１６における
所定領域に開口部を形成し、その後、層間絶縁膜１６の
上に電極配線１７を形成する。次に、必要があれば、電
極配線１７の上に窒化珪素膜よりなる保護膜（図示は省
略している）を形成した後、該保護膜にボンディングパ
ッド部を開口する。
【００４２】以下、第１実施例に係る半導体集積回路装
置のキャパシタの作用について図面を参照しながら説明
する。
置のキャパシタの作用について図面を参照しながら説明
する。
【００４３】図４は、第１実施例に係る半導体集積回路
装置のキャパシタの周縁部の断面構造を示す図であっ
て、上部電極１５Ａの側面とセラミック容量膜１４Ａの
一方の主面との交点（Ａ）と、セラミック容量膜１４Ａ
の側面と下部電極１３Ａの一方の主面との交点（Ｂ）と
の間に存在するセラミック容量膜１４Ａの表面の長さ
（Ｌ）と、セラミック容量膜１４Ａの厚さ（Ｄ）との間
にＬ≧２Ｄの関係が成立する場合を示している。
装置のキャパシタの周縁部の断面構造を示す図であっ
て、上部電極１５Ａの側面とセラミック容量膜１４Ａの
一方の主面との交点（Ａ）と、セラミック容量膜１４Ａ
の側面と下部電極１３Ａの一方の主面との交点（Ｂ）と
の間に存在するセラミック容量膜１４Ａの表面の長さ
（Ｌ）と、セラミック容量膜１４Ａの厚さ（Ｄ）との間
にＬ≧２Ｄの関係が成立する場合を示している。
【００４４】第１実施例に係る半導体集積回路装置のキ
ャパシタ構造においては、キャパシタのリーク電流経路
としては、上部電極１５Ａと下部電極１３Ａとの間のセ
ラミック容量膜１４Ａの結晶粒子やその粒界を通る第１
の経路（例えばＥ−Ｆ）と、上部電極１５Ａの側面とセ
ラミック容量膜１４Ａの一方の主面との交点Ａと、セラ
ミック容量膜１４Ａの側面と下部電極１３Ａの一方の主
面との交点Ｂの間に存在するセラミック容量膜１４Ａの
表面を通る第２の経路（Ａ−Ｃ−Ｂ）とがある。第２の
経路（Ａ−Ｃ−Ｂ）においては、セラミック容量膜１４
Ａの側面（Ｃ−Ｂ）の部分でリーク電流が非常に流れ易
いが、仮にこの部分が短絡しているとしても、Ａ−Ｃ−
Ｂ間の距離（Ｌ）がセラミック容量膜１４Ａの厚さ
（Ｄ）の２倍以上であるため、Ａ−Ｃ間の距離がＣ−Ｂ
間の距離以上になっているので、第２の経路（Ａ−Ｃ−
Ｂ）を通るリーク電流は第１の経路（Ｅ−Ｆ）を通るリ
ーク電流以下である。従って、従来多大のリーク電流の
発生原因となっていたセラミック容量膜１４Ａの側面の
影響を除去することができるので、リーク電流を大幅に
低減することが可能になる。また、キャパシタの耐圧
は、第１の経路（Ｅ−Ｆ）により決定づけられるため大
幅に向上するので、半導体集積回路装置の歩留まり及び
信頼性が向上する。
ャパシタ構造においては、キャパシタのリーク電流経路
としては、上部電極１５Ａと下部電極１３Ａとの間のセ
ラミック容量膜１４Ａの結晶粒子やその粒界を通る第１
の経路（例えばＥ−Ｆ）と、上部電極１５Ａの側面とセ
ラミック容量膜１４Ａの一方の主面との交点Ａと、セラ
ミック容量膜１４Ａの側面と下部電極１３Ａの一方の主
面との交点Ｂの間に存在するセラミック容量膜１４Ａの
表面を通る第２の経路（Ａ−Ｃ−Ｂ）とがある。第２の
経路（Ａ−Ｃ−Ｂ）においては、セラミック容量膜１４
Ａの側面（Ｃ−Ｂ）の部分でリーク電流が非常に流れ易
いが、仮にこの部分が短絡しているとしても、Ａ−Ｃ−
Ｂ間の距離（Ｌ）がセラミック容量膜１４Ａの厚さ
（Ｄ）の２倍以上であるため、Ａ−Ｃ間の距離がＣ−Ｂ
間の距離以上になっているので、第２の経路（Ａ−Ｃ−
Ｂ）を通るリーク電流は第１の経路（Ｅ−Ｆ）を通るリ
ーク電流以下である。従って、従来多大のリーク電流の
発生原因となっていたセラミック容量膜１４Ａの側面の
影響を除去することができるので、リーク電流を大幅に
低減することが可能になる。また、キャパシタの耐圧
は、第１の経路（Ｅ−Ｆ）により決定づけられるため大
幅に向上するので、半導体集積回路装置の歩留まり及び
信頼性が向上する。
【００４５】以下、前述の内容を図５（ａ），（ｂ）を
参照しながら概念的に説明する。図５（ａ）は従来のキ
ャパシタ構造の断面図であり、図５（ｂ）は第１実施例
のキャパシタ構造の断面図である。セラミック容量膜１
４Ａの側壁部（ａで示す部分）は、図５（ａ），（ｂ）
に示すように、エッチングの際に結晶粒子が寸断されて
いるため欠陥準位が多く、リーク電流が流れ易く、信頼
性が容易に劣化する傾向を有している。従って、図５
（ａ）に示す従来の構造においては、上部電極１５Ａの
側面とセラミック容量膜１４Ａの側面とが面一であるた
め、セラミック容量膜１４Ａの側面を通って多大のリー
ク電流が容易に生ずる。一方、図５（ｂ）に示す第１実
施例の構造においては、上部電極１５Ａの側面がセラミ
ック容量膜１４Ａの側面よりも該セラミック容量膜１４
Ａの厚さ以上の距離（ｂで示す部分）だけ内側に位置し
ており、セラミック容量膜１４Ａの表面における上部電
極１５Ａの側面と下部電極１３Ａの側面との間の領域
（ｂで示す部分）は、結晶性の完全な領域であり、リー
ク電流の流れ易さの点においてセラミック容量膜１４Ａ
の内部における上部電極１５Ａと下部電極１３Ａとの間
の領域と同等視できる。このため、リーク電流における
セラミック容量膜１４Ａの側部の影響を回避することが
できるので、高信頼性化が得られる。
参照しながら概念的に説明する。図５（ａ）は従来のキ
ャパシタ構造の断面図であり、図５（ｂ）は第１実施例
のキャパシタ構造の断面図である。セラミック容量膜１
４Ａの側壁部（ａで示す部分）は、図５（ａ），（ｂ）
に示すように、エッチングの際に結晶粒子が寸断されて
いるため欠陥準位が多く、リーク電流が流れ易く、信頼
性が容易に劣化する傾向を有している。従って、図５
（ａ）に示す従来の構造においては、上部電極１５Ａの
側面とセラミック容量膜１４Ａの側面とが面一であるた
め、セラミック容量膜１４Ａの側面を通って多大のリー
ク電流が容易に生ずる。一方、図５（ｂ）に示す第１実
施例の構造においては、上部電極１５Ａの側面がセラミ
ック容量膜１４Ａの側面よりも該セラミック容量膜１４
Ａの厚さ以上の距離（ｂで示す部分）だけ内側に位置し
ており、セラミック容量膜１４Ａの表面における上部電
極１５Ａの側面と下部電極１３Ａの側面との間の領域
（ｂで示す部分）は、結晶性の完全な領域であり、リー
ク電流の流れ易さの点においてセラミック容量膜１４Ａ
の内部における上部電極１５Ａと下部電極１３Ａとの間
の領域と同等視できる。このため、リーク電流における
セラミック容量膜１４Ａの側部の影響を回避することが
できるので、高信頼性化が得られる。
【００４６】図６は、第１実施例に係る半導体集積回路
装置のキャパシタのリーク電流及び耐圧特性を示してい
る。図６においては、比較のために従来の半導体集積回
路装置のキャパシタのリーク電流及び耐圧特性も示して
いる。図６に示すように、第１実施例は従来例に比べ
て、リーク電流が約千分の１に低減されている。
装置のキャパシタのリーク電流及び耐圧特性を示してい
る。図６においては、比較のために従来の半導体集積回
路装置のキャパシタのリーク電流及び耐圧特性も示して
いる。図６に示すように、第１実施例は従来例に比べ
て、リーク電流が約千分の１に低減されている。
【００４７】図７は、第１実施例の半導体集積回路装置
のキャパシタに１２５℃において１０ＶのＤＣ電圧を連
続的に印加した場合のリーク電流の変化（以下、ＴＤＤ
Ｂ特性という）、及び従来の半導体集積回路装置のキャ
パシタのＴＤＤＢ特性を示している。従来の半導体集積
回路装置のキャパシタが数十時間で破壊するのに対し
て、第１実施例の半導体集積回路装置のキャパシタは１
０００時間まで安定に動作しており、実用上１０Ｖ以上
の耐圧が得られている。
のキャパシタに１２５℃において１０ＶのＤＣ電圧を連
続的に印加した場合のリーク電流の変化（以下、ＴＤＤ
Ｂ特性という）、及び従来の半導体集積回路装置のキャ
パシタのＴＤＤＢ特性を示している。従来の半導体集積
回路装置のキャパシタが数十時間で破壊するのに対し
て、第１実施例の半導体集積回路装置のキャパシタは１
０００時間まで安定に動作しており、実用上１０Ｖ以上
の耐圧が得られている。
【００４８】以上説明したように、上部電極１５Ａの側
面とセラミック容量膜１４Ａの上面との交点（Ａ）とセ
ラミック容量膜１４Ａの側面と下部電極１３Ａの上面と
の交点（Ｂ）との間に存在するセラミック容量膜１４Ａ
の表面の長さ（Ｌ）とセラミック容量膜１４Ａの厚さ
（Ｄ）との間にＬ≧２Ｄの関係が成立しているため、セ
ラミック容量膜１４Ａの側壁部を通るリーク経路の影響
が排除されるので、キャパシタの耐圧が向上する。
面とセラミック容量膜１４Ａの上面との交点（Ａ）とセ
ラミック容量膜１４Ａの側面と下部電極１３Ａの上面と
の交点（Ｂ）との間に存在するセラミック容量膜１４Ａ
の表面の長さ（Ｌ）とセラミック容量膜１４Ａの厚さ
（Ｄ）との間にＬ≧２Ｄの関係が成立しているため、セ
ラミック容量膜１４Ａの側壁部を通るリーク経路の影響
が排除されるので、キャパシタの耐圧が向上する。
【００４９】尚、前記の第１の製造方法においては、リ
フトオフ法やウェットエッチング法を用いて、下部電極
１３Ａ、セラミック容量膜１４Ａ及び上部電極１５Ａを
所定領域にのみ形成してキャパシタを形成したが、これ
に代えて、半導体基板１１の全面に、第１の白金膜、セ
ラミック薄膜及び第２の白金膜を順次堆積した後、イオ
ンミリング法やＲＩＥ法を用いて各層を順次エッチング
して、前記と同一構造のキャパシタを形成しても全く同
様の効果が得られる。
フトオフ法やウェットエッチング法を用いて、下部電極
１３Ａ、セラミック容量膜１４Ａ及び上部電極１５Ａを
所定領域にのみ形成してキャパシタを形成したが、これ
に代えて、半導体基板１１の全面に、第１の白金膜、セ
ラミック薄膜及び第２の白金膜を順次堆積した後、イオ
ンミリング法やＲＩＥ法を用いて各層を順次エッチング
して、前記と同一構造のキャパシタを形成しても全く同
様の効果が得られる。
【００５０】また、前記の第１の製造方法においては、
ＢＳＴ膜１４の堆積に金属アルコキシドの熱分解法を用
いたが、これに代えて、スパッタ法やＭＯＣＶＤ法等の
他のあらゆる堆積法を用いても全く同様の効果が得られ
る。
ＢＳＴ膜１４の堆積に金属アルコキシドの熱分解法を用
いたが、これに代えて、スパッタ法やＭＯＣＶＤ法等の
他のあらゆる堆積法を用いても全く同様の効果が得られ
る。
【００５１】ＢＳＴ膜１４の堆積に金属アルコキシドの
熱分解法を用いる場合には、熱分解に伴う膜の収縮によ
る応力のため、ＢＳＴ膜１４にピンホールやマイクロク
ラックが発生し、耐圧の劣化が起き易い。この場合に
は、ＢＳＴ膜１４を次に述べる工程により形成する第２
の製造方法が耐圧の向上にきわめて効果的である。
熱分解法を用いる場合には、熱分解に伴う膜の収縮によ
る応力のため、ＢＳＴ膜１４にピンホールやマイクロク
ラックが発生し、耐圧の劣化が起き易い。この場合に
は、ＢＳＴ膜１４を次に述べる工程により形成する第２
の製造方法が耐圧の向上にきわめて効果的である。
【００５２】以下、第２の製造方法におけるＢＳＴ膜１
４の形成工程について説明する。すなわち、金属アルコ
キシドを有機溶媒で希釈した溶液をスピンコートした
後、有機溶媒を蒸発させて金属アルコキシド膜を堆積す
る。その後、フッ酸系エッチング液を用いて金属アルコ
キシド膜に対してエッチングを行なって、必要領域のみ
に金属アルコキシド膜を残した後、７００℃の高温処理
によりＢＳＴ膜１４を形成する。
４の形成工程について説明する。すなわち、金属アルコ
キシドを有機溶媒で希釈した溶液をスピンコートした
後、有機溶媒を蒸発させて金属アルコキシド膜を堆積す
る。その後、フッ酸系エッチング液を用いて金属アルコ
キシド膜に対してエッチングを行なって、必要領域のみ
に金属アルコキシド膜を残した後、７００℃の高温処理
によりＢＳＴ膜１４を形成する。
【００５３】第２の製造方法によると、金属アルコキシ
ド膜が予め微小な領域に形成されているため、高温処理
時の熱分解に伴う金属アルコキシド膜の収縮による応力
を大幅に緩和することができるので、得られるＢＳＴ膜
１４中のピンホールやマイクロクラックを低減すること
ができる。
ド膜が予め微小な領域に形成されているため、高温処理
時の熱分解に伴う金属アルコキシド膜の収縮による応力
を大幅に緩和することができるので、得られるＢＳＴ膜
１４中のピンホールやマイクロクラックを低減すること
ができる。
【００５４】第２の製造方法により形成したセラミック
容量膜１４Ａを有するキャパシタのリーク電流は、第１
の製造方法により形成したセラミック容量膜１４Ａを有
するキャパシタのリーク電流に比べて十分の１に減少し
た。また、１２５℃、１５ＶにおけるＴＤＤＢ特性につ
いては、第１の製造方法により形成したキャパシタが数
百時間で破壊したのに対し、第２の製造方法により形成
したキャパシタは１０００時間経過後も安定に動作し、
耐圧がさらに向上することが確認された。
容量膜１４Ａを有するキャパシタのリーク電流は、第１
の製造方法により形成したセラミック容量膜１４Ａを有
するキャパシタのリーク電流に比べて十分の１に減少し
た。また、１２５℃、１５ＶにおけるＴＤＤＢ特性につ
いては、第１の製造方法により形成したキャパシタが数
百時間で破壊したのに対し、第２の製造方法により形成
したキャパシタは１０００時間経過後も安定に動作し、
耐圧がさらに向上することが確認された。
【００５５】尚、第２の製造方法によるキャパシタの耐
圧向上には、本発明の構造が必要不可欠である。従来の
構造においては、キャパシタの耐圧はセラミック容量膜
の側壁部を通る第２の経路により決定されるため、セラ
ミック容量膜中のピンホールやマイクロクラックの低減
による効果は現われない。
圧向上には、本発明の構造が必要不可欠である。従来の
構造においては、キャパシタの耐圧はセラミック容量膜
の側壁部を通る第２の経路により決定されるため、セラ
ミック容量膜中のピンホールやマイクロクラックの低減
による効果は現われない。
【００５６】図８は本発明の第２実施例に係る半導体集
積回路装置のキャパシタ構造を示す断面図である。
積回路装置のキャパシタ構造を示す断面図である。
【００５７】半絶縁性のＧａＡｓよりなる半導体基板２
１の上に、酸化珪素膜よりなるキャパシタの下地絶縁膜
２２が形成され、下地絶縁膜２２の上に、白金よりなる
下部電極２３Ａ、厚さ０．２μｍの強誘電体よりなるセ
ラミック容量膜２４Ａ、白金よりなる上部電極２５Ａか
ら構成される強誘電体キャパシタが形成され、該強誘電
体キャパシタを覆うように酸化珪素膜よりなる層間絶縁
膜２６が形成され、層間絶縁膜２６の上には電極配線２
７が形成され、下部電極２３Ａ及び上部電極２５Ａと電
極配線２７とは層間絶縁膜２６に形成された開口部を介
して接続されている。
１の上に、酸化珪素膜よりなるキャパシタの下地絶縁膜
２２が形成され、下地絶縁膜２２の上に、白金よりなる
下部電極２３Ａ、厚さ０．２μｍの強誘電体よりなるセ
ラミック容量膜２４Ａ、白金よりなる上部電極２５Ａか
ら構成される強誘電体キャパシタが形成され、該強誘電
体キャパシタを覆うように酸化珪素膜よりなる層間絶縁
膜２６が形成され、層間絶縁膜２６の上には電極配線２
７が形成され、下部電極２３Ａ及び上部電極２５Ａと電
極配線２７とは層間絶縁膜２６に形成された開口部を介
して接続されている。
【００５８】第２実施例の特徴として、キャパシタの周
縁部のうちの一部の領域（ｘで示す領域）においては、
上部電極２５Ａの側面とセラミック容量膜２４Ａの上面
との交点（Ａ）と、セラミック容量膜２４Ａの側面と下
部電極２３Ａの上面との交点（Ｂ）との間に存在するセ
ラミック容量膜２４Ａの表面の長さは０．７μｍである
が、キャパシタの周縁部のうちの残部の領域（ｙで示す
領域）においては、セラミック容量膜２４Ａの側面と半
導体基板２１の主面との交点（Ｃ）と、下部電極２３Ａ
の側面と半導体基板２１の主面との交点（Ｄ）との間に
存在するセラミック容量膜２４Ａの表面の長さは０．７
μｍである。
縁部のうちの一部の領域（ｘで示す領域）においては、
上部電極２５Ａの側面とセラミック容量膜２４Ａの上面
との交点（Ａ）と、セラミック容量膜２４Ａの側面と下
部電極２３Ａの上面との交点（Ｂ）との間に存在するセ
ラミック容量膜２４Ａの表面の長さは０．７μｍである
が、キャパシタの周縁部のうちの残部の領域（ｙで示す
領域）においては、セラミック容量膜２４Ａの側面と半
導体基板２１の主面との交点（Ｃ）と、下部電極２３Ａ
の側面と半導体基板２１の主面との交点（Ｄ）との間に
存在するセラミック容量膜２４Ａの表面の長さは０．７
μｍである。
【００５９】第２実施例においては、キャパシタの周縁
部のうち一部の領域においては、第１実施例と同様に、
上部電極２５Ａの側面とセラミック容量膜２４Ａの上面
との交点（Ａ）と、セラミック容量膜２４Ａの側面と下
部電極２３Ａの上面との交点（Ｂ）との間に存在するセ
ラミック容量膜２４Ａの表面の長さ（Ｌ1 ）と、セラミ
ック容量膜２４Ａの厚さ（Ｄ）との間にＬ1 ≧２Ｄの関
係が成立していると共に、キャパシタの周縁部のうち残
部の領域においては、上部電極２５Ａの側面がセラミッ
ク容量膜２４Ａの側面と同一又はそれよりも内側に位置
し、セラミック容量膜２４Ａの側面と半導体基板２１の
主面との交点（Ｃ）と、下部電極２３Ａの側面と半導体
基板２１の主面との交点（Ｄ）との間に存在するセラミ
ック容量膜２４Ａの表面の長さ（Ｌ2 ）と、セラミック
容量膜２４Ａの厚さ（Ｄ）との間にＬ2 ≧Ｄの関係が成
立している。
部のうち一部の領域においては、第１実施例と同様に、
上部電極２５Ａの側面とセラミック容量膜２４Ａの上面
との交点（Ａ）と、セラミック容量膜２４Ａの側面と下
部電極２３Ａの上面との交点（Ｂ）との間に存在するセ
ラミック容量膜２４Ａの表面の長さ（Ｌ1 ）と、セラミ
ック容量膜２４Ａの厚さ（Ｄ）との間にＬ1 ≧２Ｄの関
係が成立していると共に、キャパシタの周縁部のうち残
部の領域においては、上部電極２５Ａの側面がセラミッ
ク容量膜２４Ａの側面と同一又はそれよりも内側に位置
し、セラミック容量膜２４Ａの側面と半導体基板２１の
主面との交点（Ｃ）と、下部電極２３Ａの側面と半導体
基板２１の主面との交点（Ｄ）との間に存在するセラミ
ック容量膜２４Ａの表面の長さ（Ｌ2 ）と、セラミック
容量膜２４Ａの厚さ（Ｄ）との間にＬ2 ≧Ｄの関係が成
立している。
【００６０】第２実施例においても、第１実施例と同
様、リーク電流におけるセラミック容量膜２４Ａの側壁
部の影響を回避することができるので、半導体集積回路
装置の高信頼性化が得られる。
様、リーク電流におけるセラミック容量膜２４Ａの側壁
部の影響を回避することができるので、半導体集積回路
装置の高信頼性化が得られる。
【００６１】第２実施例に係る半導体集積回路装置は、
第１実施例と同様に、リフトオフ法やエッチングにより
形成することができる。
第１実施例と同様に、リフトオフ法やエッチングにより
形成することができる。
【００６２】以下、図９及び図１０に基づいて、半導体
集積回路装置の第３の製造方法について説明する。
集積回路装置の第３の製造方法について説明する。
【００６３】まず、図９（ａ）に示すように、ＧａＡｓ
よりなる半導体基板３１の上に、酸化珪素膜よりなるキ
ャパシタの下地絶縁膜３２を例えばＣＶＤ法により形成
した後、図９（ｂ）に示すように、下地絶縁膜３２の上
に、第１の白金膜３３、ＢＳＴ膜３４及び第２の白金膜
３５を順次堆積する。
よりなる半導体基板３１の上に、酸化珪素膜よりなるキ
ャパシタの下地絶縁膜３２を例えばＣＶＤ法により形成
した後、図９（ｂ）に示すように、下地絶縁膜３２の上
に、第１の白金膜３３、ＢＳＴ膜３４及び第２の白金膜
３５を順次堆積する。
【００６４】次に、図９（ｃ）に示すように、フォトレ
ジストマスクを用いてイオンミリング法又はＲＩＥ法を
行なって、第２の白金膜３５をエッチングすることによ
り、上部電極３５Ａを形成した後、同様の方法により、
図９（ｄ）に示すように、ＢＳＴ膜３４及び第１の白金
膜３３を同時にエッチングすることにより、セラミック
容量膜３４Ａ及び下部電極３３Ａを形成する。
ジストマスクを用いてイオンミリング法又はＲＩＥ法を
行なって、第２の白金膜３５をエッチングすることによ
り、上部電極３５Ａを形成した後、同様の方法により、
図９（ｄ）に示すように、ＢＳＴ膜３４及び第１の白金
膜３３を同時にエッチングすることにより、セラミック
容量膜３４Ａ及び下部電極３３Ａを形成する。
【００６５】次に、図１０（ａ）に示すように、ＣＶＤ
法により酸化珪素膜よりなる層間絶縁膜３６を堆積した
後、図１０（ｂ）に示すように、ＲＩＥ法又はウェット
エッチングを用いて層間絶縁膜３６における所定領域、
すなわち、上部電極３５Ａが露出する領域及び下部電極
３３Ａが露出する領域に同時に開口部を形成し、その
後、層間絶縁膜３６の上に電極配線３７を形成する。
法により酸化珪素膜よりなる層間絶縁膜３６を堆積した
後、図１０（ｂ）に示すように、ＲＩＥ法又はウェット
エッチングを用いて層間絶縁膜３６における所定領域、
すなわち、上部電極３５Ａが露出する領域及び下部電極
３３Ａが露出する領域に同時に開口部を形成し、その
後、層間絶縁膜３６の上に電極配線３７を形成する。
【００６６】前記の第１又は第２の製造方法によると、
下部電極、セラミック容量膜及び上部電極を順次個別に
形成したため、必要な工程数が従来の製造方法よりも増
加し、コスト増を招く恐れがあったが、第３の製造方法
によると、キャパシタの形成に必要な工程数を増加させ
ることなく、第１実施例と同様の効果を有する半導体集
積回路装置を得ることができる。
下部電極、セラミック容量膜及び上部電極を順次個別に
形成したため、必要な工程数が従来の製造方法よりも増
加し、コスト増を招く恐れがあったが、第３の製造方法
によると、キャパシタの形成に必要な工程数を増加させ
ることなく、第１実施例と同様の効果を有する半導体集
積回路装置を得ることができる。
【００６７】尚、前記第１又は第２実施例においては、
半導体基板として半絶縁性のＧａＡｓ基板を用いたが、
これに代えて、シリコン基板を用いてよい。
半導体基板として半絶縁性のＧａＡｓ基板を用いたが、
これに代えて、シリコン基板を用いてよい。
【００６８】また、前記第１又は第２実施例において
は、キャパシタの容量絶縁膜となるセラミック薄膜とし
ては、強誘電体であるＢＳＴ膜を用いたが、ＢＳＴ膜で
なくてもよく、ペロブスカイト構造を有するセラミック
薄膜であれば同様の効果が得られる。すなわち、本発明
は、強誘電体材料の特長である自発分極の有無とは無関
係であり、層間絶縁膜の堆積時の還元性雰囲気に晒さ
れ、酸素欠陥を有するために、リーク電流が流れ易くな
ることを考慮すると、誘電率は高いが自発分極のないチ
タン酸ストロンチウムやその他一般的なペロブスカイト
構造を有するセラミック材料を用いても、同様の効果が
得られることが容易に理解できる。
は、キャパシタの容量絶縁膜となるセラミック薄膜とし
ては、強誘電体であるＢＳＴ膜を用いたが、ＢＳＴ膜で
なくてもよく、ペロブスカイト構造を有するセラミック
薄膜であれば同様の効果が得られる。すなわち、本発明
は、強誘電体材料の特長である自発分極の有無とは無関
係であり、層間絶縁膜の堆積時の還元性雰囲気に晒さ
れ、酸素欠陥を有するために、リーク電流が流れ易くな
ることを考慮すると、誘電率は高いが自発分極のないチ
タン酸ストロンチウムやその他一般的なペロブスカイト
構造を有するセラミック材料を用いても、同様の効果が
得られることが容易に理解できる。
【００６９】
【発明の効果】請求項１の発明に係る半導体集積回路装
置によると、セラミック容量膜の表面における上部電極
の側面とセラミック容量膜の側面との間の領域の長さが
セラミック容量膜の厚さよりも大きいため、セラミック
容量膜の表面及び側面を通って流れる電流の経路の方
が、セラミック容量膜の内部を通って流れる電流の経路
よりも長くなるので、キャパシタの耐圧はセラミック容
量膜の内部を通って流れるリーク電流により決定され、
キャパシタの耐圧に及ぼすセラミック容量膜の側壁部の
影響を排除できる。
置によると、セラミック容量膜の表面における上部電極
の側面とセラミック容量膜の側面との間の領域の長さが
セラミック容量膜の厚さよりも大きいため、セラミック
容量膜の表面及び側面を通って流れる電流の経路の方
が、セラミック容量膜の内部を通って流れる電流の経路
よりも長くなるので、キャパシタの耐圧はセラミック容
量膜の内部を通って流れるリーク電流により決定され、
キャパシタの耐圧に及ぼすセラミック容量膜の側壁部の
影響を排除できる。
【００７０】請求項２の発明に係る半導体集積回路装置
によると、積層キャパシタの周縁部の一部の領域におい
ては、セラミック容量膜の表面における上部電極の側面
とセラミック容量膜の側面との間の領域の長さがセラミ
ック容量膜の厚さよりも大きく、積層キャパシタの周縁
部の残部の領域においては、セラミック容量膜の下面に
おけるセラミック容量膜の側面と下部電極の側面との間
の領域の長さがセラミック容量膜の厚さよりも大きいの
で、積層キャパシタの周縁部のすべての領域において、
セラミック容量膜の表面及び側面を通って流れる電流の
経路の方が、セラミック容量膜の内部を通って流れる電
流の経路よりも長くなる。
によると、積層キャパシタの周縁部の一部の領域におい
ては、セラミック容量膜の表面における上部電極の側面
とセラミック容量膜の側面との間の領域の長さがセラミ
ック容量膜の厚さよりも大きく、積層キャパシタの周縁
部の残部の領域においては、セラミック容量膜の下面に
おけるセラミック容量膜の側面と下部電極の側面との間
の領域の長さがセラミック容量膜の厚さよりも大きいの
で、積層キャパシタの周縁部のすべての領域において、
セラミック容量膜の表面及び側面を通って流れる電流の
経路の方が、セラミック容量膜の内部を通って流れる電
流の経路よりも長くなる。
【００７１】請求項３の発明に係る半導体集積回路装置
によると、セラミック容量膜の表面における上部電極の
側面とセラミック容量膜の側面との間の領域の長さはセ
ラミック容量膜の厚さよりも確実に大きくなるので、セ
ラミック容量膜の表面及び側面を通って流れる電流の経
路の方が、セラミック容量膜の内部を通って流れる電流
の経路よりも確実に長くなる。
によると、セラミック容量膜の表面における上部電極の
側面とセラミック容量膜の側面との間の領域の長さはセ
ラミック容量膜の厚さよりも確実に大きくなるので、セ
ラミック容量膜の表面及び側面を通って流れる電流の経
路の方が、セラミック容量膜の内部を通って流れる電流
の経路よりも確実に長くなる。
【００７２】このため、請求項１〜３の発明によると、
キャパシタの耐圧が大きく向上するので、半導体集積回
路装置の歩留まり及び信頼性が大きく向上する。
キャパシタの耐圧が大きく向上するので、半導体集積回
路装置の歩留まり及び信頼性が大きく向上する。
【００７３】請求項４の発明に係る半導体集積回路装置
の製造方法によると、第２の金属膜に対するパターニン
グにより、上部電極の側面とセラミック容量膜の上面と
の交点とセラミック容量膜の側面と下部電極の上面との
交点との間に存在するセラミック容量膜の表面の長さＬ
と、セラミック容量膜の厚さＤとの間にＬ≧２Ｄの関係
が成立するので、請求項１の発明に係る半導体集積回路
装置を確実に製造することができる。
の製造方法によると、第２の金属膜に対するパターニン
グにより、上部電極の側面とセラミック容量膜の上面と
の交点とセラミック容量膜の側面と下部電極の上面との
交点との間に存在するセラミック容量膜の表面の長さＬ
と、セラミック容量膜の厚さＤとの間にＬ≧２Ｄの関係
が成立するので、請求項１の発明に係る半導体集積回路
装置を確実に製造することができる。
【００７４】請求項５の発明に係る半導体集積回路装置
の製造方法によると、セラミック薄膜及び第２の金属膜
に対するパターニングにより、積層キャパシタの周縁部
の一部の領域においては、上部電極の側面とセラミック
容量膜の上面との交点とセラミック容量膜の側面と下部
電極の上面との交点との間に存在するセラミック容量膜
の表面の長さＬ1 と、セラミック容量膜の厚さＤとの間
にＬ1 ≧２Ｄの関係が成立すると共に、積層キャパシタ
の周縁部の残部の領域においては、セラミック容量膜の
側面と半導体基板の一主面との交点と下部電極の側面と
半導体基板の一主面との交点との間に存在するセラミッ
ク容量膜の表面の長さＬ2 と、セラミック容量膜の厚さ
Ｄとの間にＬ2 ≧Ｄの関係が成立するので、請求項２の
発明に係る半導体集積回路装置を確実に製造することが
できる。
の製造方法によると、セラミック薄膜及び第２の金属膜
に対するパターニングにより、積層キャパシタの周縁部
の一部の領域においては、上部電極の側面とセラミック
容量膜の上面との交点とセラミック容量膜の側面と下部
電極の上面との交点との間に存在するセラミック容量膜
の表面の長さＬ1 と、セラミック容量膜の厚さＤとの間
にＬ1 ≧２Ｄの関係が成立すると共に、積層キャパシタ
の周縁部の残部の領域においては、セラミック容量膜の
側面と半導体基板の一主面との交点と下部電極の側面と
半導体基板の一主面との交点との間に存在するセラミッ
ク容量膜の表面の長さＬ2 と、セラミック容量膜の厚さ
Ｄとの間にＬ2 ≧Ｄの関係が成立するので、請求項２の
発明に係る半導体集積回路装置を確実に製造することが
できる。
【００７５】請求項６の発明に係る半導体集積回路の製
造方法によると、セラミック薄膜及び第１の金属膜を同
時にパターニングしてセラミック容量膜及び下部電極を
形成するため、セラミック薄膜及び第１の金属膜を別々
にパターニングする場合よりも工程数が低減する。この
ため、請求項４の発明に係る半導体集積回路装置の製造
方法に請求項６の発明を適用すると、工程数の増加を招
くことなく、キャパシタの耐圧が大きく向上した半導体
集積回路を確実に製造することができる。
造方法によると、セラミック薄膜及び第１の金属膜を同
時にパターニングしてセラミック容量膜及び下部電極を
形成するため、セラミック薄膜及び第１の金属膜を別々
にパターニングする場合よりも工程数が低減する。この
ため、請求項４の発明に係る半導体集積回路装置の製造
方法に請求項６の発明を適用すると、工程数の増加を招
くことなく、キャパシタの耐圧が大きく向上した半導体
集積回路を確実に製造することができる。
【図１】本発明の第１実施例に係る半導体集積回路装置
の断面図である。
の断面図である。
【図２】前記第１実施例に係る半導体集積回路装置の第
１の製造方法の各工程を示す断面図である。
１の製造方法の各工程を示す断面図である。
【図３】前記第１実施例に係る半導体集積回路装置の第
１の製造方法の各工程を示す断面図である。
１の製造方法の各工程を示す断面図である。
【図４】前記第１実施例に係る半導体集積回路装置のキ
ャパシタの周縁部の構造を示す断面図である。
ャパシタの周縁部の構造を示す断面図である。
【図５】前記第１実施例及び従来例に係る半導体集積回
路装置のキャパシタの作用を説明する図であって、
（ａ）は従来の半導体集積回路装置のキャパシタの断面
図であり、（ｂ）は第１実施例に係る半導体集積回路装
置のキャパシタの断面図である。
路装置のキャパシタの作用を説明する図であって、
（ａ）は従来の半導体集積回路装置のキャパシタの断面
図であり、（ｂ）は第１実施例に係る半導体集積回路装
置のキャパシタの断面図である。
【図６】前記第１実施例及び従来例に係る半導体集積回
路装置のキャパシタにおける電圧とリーク電流密度との
関係を示す図である。
路装置のキャパシタにおける電圧とリーク電流密度との
関係を示す図である。
【図７】前記第１実施例及び従来例に係る半導体集積回
路装置のキャパシタにおける本発明の一実施例における
時間とリーク電流密度との関係を示す図である。
路装置のキャパシタにおける本発明の一実施例における
時間とリーク電流密度との関係を示す図である。
【図８】本発明の第２実施例に係る半導体集積回路装置
の断面図である。
の断面図である。
【図９】本発明に係る半導体集積回路装置の第３の製造
方法の各工程を示す断面図である。
方法の各工程を示す断面図である。
【図１０】本発明に係る半導体集積回路装置の第３の製
造方法の各工程を示す断面図である。
造方法の各工程を示す断面図である。
【図１１】従来の半導体集積回路装置の断面図である。
【図１２】前記従来の半導体集積回路装置の製造方法の
各工程を示す断面図である。
各工程を示す断面図である。
１１ 半導体基板 １２ 下地絶縁膜 １３ 第１の白金膜 １３Ａ 下部電極 １４ 強誘電体膜 １４Ａ セラミック容量膜 １５ 第２の白金膜 １５Ａ 上部電極 １６ 層間絶縁膜 １７ 電極配線 １８ フォトレジスト ２１ 半導体基板 ２２ 下地絶縁膜 ２３Ａ 下部電極 ２４Ａ セラミック容量膜 ２５Ａ 上部電極 ２６ 層間絶縁膜 ２７ 電極配線 ３１ 半導体基板 ３２ 下地絶縁膜 ３３ 第１の白金膜 ３３Ａ 下部電極 ３４ ＢＳＴ膜（強誘電体膜） ３４Ａ セラミック容量膜 ３５ 第２の白金膜 ３５Ａ 上部電極 ３６ 層間絶縁膜 ３７ 電極配線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 21/8247 29/788 29/792
Claims (6)
- 【請求項１】 半導体基板上に、該半導体基板の一主面
上に順次形成された下部電極、ペロブスカイト構造を有
するセラミック薄膜よりなるセラミック容量膜及び上部
電極から構成される積層キャパシタを備えた半導体集積
回路装置であって、 前記上部電極の側面は前記セラミック容量膜の側面より
も内側に位置していると共に前記セラミック容量膜の側
面は前記下部電極の側面よりも内側に位置しており、 前記上部電極の側面と前記セラミック容量膜の上面との
交点と前記セラミック容量膜の側面と前記下部電極の上
面との交点との間に存在する前記セラミック容量膜の表
面の長さＬと、前記セラミック容量膜の厚さＤとの間に
Ｌ≧２Ｄの関係が成立していることを特徴とする半導体
集積回路装置。 - 【請求項２】 半導体基板上に、該半導体基板の一主面
上に順次形成された下部電極、ペロブスカイト構造を有
するセラミック薄膜よりなるセラミック容量膜及び上部
電極から構成される積層キャパシタを備えた半導体集積
回路装置であって、 前記積層キャパシタの周縁部の一部の領域においては、
前記上部電極の側面は前記セラミック容量膜の側面より
も内側に位置していると共に前記セラミック容量膜の側
面は前記下部電極の側面よりも内側に位置しており、前
記上部電極の側面と前記セラミック容量膜の上面との交
点と前記セラミック容量膜の側面と前記下部電極の上面
との交点との間に存在する前記セラミック容量膜の表面
の長さＬ1 と、前記セラミック容量膜の厚さＤとの間に
Ｌ1 ≧２Ｄの関係が成立し、 前記積層キャパシタの周縁部の残部の領域においては、
前記上部電極の側面は前記セラミック容量膜の側面と同
一又は前記セラミック容量膜の側面よりも内側に位置し
ていると共に、前記セラミック容量膜の周縁部は前記下
部電極の側面よりも外側において前記半導体基板の一主
面上に設けられており、前記セラミック容量膜の側面と
前記半導体基板の一主面との交点と前記下部電極の側面
と前記半導体基板の一主面との交点との間に存在する前
記セラミック容量膜の表面の長さＬ2 と、前記セラミッ
ク容量膜の厚さＤとの間にＬ2 ≧Ｄの関係が成立してい
ることを特徴とする半導体集積回路装置。 - 【請求項３】 前記上部電極の側面と前記セラミック容
量膜の上面との交点と前記セラミック容量膜の側面と前
記下部電極の上面との交点との間に存在する前記セラミ
ック容量膜の表面は、前記セラミック容量膜の表面にお
ける前記上部電極の側面と前記セラミック容量膜の側面
との間の第１の領域と、前記セラミック容量膜の側面か
らなる第２の領域とによって構成されていることを特徴
とする請求項１又は２に記載の半導体集積回路装置。 - 【請求項４】 半導体基板の一主面上に第１の金属膜を
堆積する工程と、 前記第１の金属膜をパターニングして下部電極を形成す
る工程と、 前記下部電極の上にペロブスカイト構造を有するセラミ
ック薄膜を堆積する工程と、 前記セラミック薄膜を、該セラミック薄膜の側面が前記
下部電極の側面よりも内側に位置するようにパターニン
グしてセラミック容量膜を形成する工程と、 前記セラミック容量膜の上に第２の金属膜を堆積する工
程と、 前記第２の金属膜を、該第２の金属膜の側面が前記セラ
ミック容量膜の側面よりも内側に位置し且つ前記第２の
金属膜の側面と前記セラミック容量膜の上面との交点と
前記セラミック容量膜の側面と前記下部電極の上面との
交点との間に存在する前記セラミック容量膜の表面の長
さＬと、前記セラミック容量膜の厚さＤとの間にＬ≧２
Ｄの関係が成立するようにパターニングして上部電極を
形成する工程とを備えていることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５】 半導体基板の一主面上に第１の金属膜を
堆積する工程と、 前記第１の金属膜をパターニングして下部電極を形成す
る工程と、 前記下部電極の上にペロブスカイト構造を有するセラミ
ック薄膜を堆積する工程と、 前記セラミック薄膜を、該セラミック薄膜の周縁部の一
部の領域においては該セラミック薄膜の側面が前記下部
電極の側面よりも内側に位置すると共に、前記セラミッ
ク薄膜の周縁部の残部の領域においては該セラミック薄
膜の周縁部が前記半導体基板の上に残存し且つ前記セラ
ミック薄膜の側面と前記半導体基板の一主面との交点と
前記下部電極の側面と前記半導体基板の一主面との交点
との間に存在する前記セラミック薄膜の表面の長さＬ2
と、前記セラミック容量膜の厚さＤとの間にＬ2 ≧Ｄの
関係が成立するようにパターニングしてセラミック容量
膜を形成する工程と、 前記セラミック容量膜の上に第２の金属膜を堆積する工
程と、 前記第２の金属膜を、該第２の金属膜の側面が前記セラ
ミック容量膜の側面よりも内側に位置していると共に、
前記セラミック薄膜の周縁部の一部の領域においては、
前記第２の金属膜の側面と前記セラミック容量膜の上面
との交点と前記セラミック容量膜の側面と前記下部電極
の上面との交点との間に存在する前記セラミック容量膜
の表面の長さＬ1 と、前記セラミック容量膜の厚さＤと
の間にＬ1 ≧２Ｄの関係が成立するようにパターニング
して上部電極を形成する工程とを備えていることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項６】 半導体基板上に、第１の金属膜、セラミ
ック薄膜及び第２の金属膜を順次堆積する工程と、 前記第２の金属膜を、前記セラミック薄膜における下部
電極引き出し領域が露出するようにパターニングして上
部電極を形成する工程と、 前記セラミック薄膜及び第１の金属膜を同時にパターニ
ングしてセラミック容量膜及び下部電極を形成する工程
と、 前記半導体基板上に全面的に絶縁膜を堆積する工程と、 前記絶縁膜及びセラミック容量膜に対してエッチングを
行なって、前記絶縁膜に上部電極引き出し用の開口部を
形成すると共に前記絶縁膜及びセラミック容量膜に下部
電極引き出し用の開口部を形成する工程とを備えている
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07146263A JP3076507B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体装置、半導体集積回路装置及びその製造方法 |
| TW085106898A TW300331B (ja) | 1995-06-13 | 1996-06-08 | |
| US08/664,217 US5818079A (en) | 1995-06-13 | 1996-06-11 | Semiconductor integrated circuit device having a ceramic thin film capacitor |
| KR1019960020702A KR100366961B1 (ko) | 1995-06-13 | 1996-06-11 | 반도체장치,반도체집적회로장치및그제조방법 |
| DE69610368T DE69610368T2 (de) | 1995-06-13 | 1996-06-12 | Ferroelektrische Kapazität für integrierte Halbleiterschaltung und Verfahren zur Herstellung |
| CN96102294A CN1082248C (zh) | 1995-06-13 | 1996-06-12 | 半导体器件及其制造方法 |
| EP96109392A EP0749167B1 (en) | 1995-06-13 | 1996-06-12 | Ferroelectric capacitor for semiconductor integrated circuit and method for manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07146263A JP3076507B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体装置、半導体集積回路装置及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000113468A Division JP2000294741A (ja) | 2000-01-01 | 2000-04-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340090A true JPH08340090A (ja) | 1996-12-24 |
| JP3076507B2 JP3076507B2 (ja) | 2000-08-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07146263A Expired - Fee Related JP3076507B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体装置、半導体集積回路装置及びその製造方法 |
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| EP (1) | EP0749167B1 (ja) |
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| KR (1) | KR100366961B1 (ja) |
| CN (1) | CN1082248C (ja) |
| DE (1) | DE69610368T2 (ja) |
| TW (1) | TW300331B (ja) |
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