JPH0831040B2 - 多入力プライオリティエンコーダ - Google Patents
多入力プライオリティエンコーダInfo
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- JPH0831040B2 JPH0831040B2 JP1005799A JP579989A JPH0831040B2 JP H0831040 B2 JPH0831040 B2 JP H0831040B2 JP 1005799 A JP1005799 A JP 1005799A JP 579989 A JP579989 A JP 579989A JP H0831040 B2 JPH0831040 B2 JP H0831040B2
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- JP
- Japan
- Prior art keywords
- input
- priority encoder
- priority
- encoder
- input priority
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多入力プライオリティエンコーダに関し、特
に入力数の多い多入力プライオリティエンコーダに関す
るものである。
に入力数の多い多入力プライオリティエンコーダに関す
るものである。
従来この種の装置は、入力信号の優先度が固定の場
合、第２図に示すように21−1,21−2,21−3,……21−ｎ
のｎ個のANDゲートをｎ入力エンコーダ22に並列に接続
して構成されたものであった。また、入力信号の優先度
が可変の場合、第２図の装置に対してプライオリティ決
定回路を付加したものであった。
合、第２図に示すように21−1,21−2,21−3,……21−ｎ
のｎ個のANDゲートをｎ入力エンコーダ22に並列に接続
して構成されたものであった。また、入力信号の優先度
が可変の場合、第２図の装置に対してプライオリティ決
定回路を付加したものであった。
しかしながら上記従来の構成の装置では、各ANDゲー
ト21−1,21−2,21−3,……21−ｎを並列に接続している
ため、例えば入力ｎに対するANDゲートにはｎ＋１個の
入力がなされることになり、回路的に複雑で且つコスト
的に高価となるという問題点があった。
ト21−1,21−2,21−3,……21−ｎを並列に接続している
ため、例えば入力ｎに対するANDゲートにはｎ＋１個の
入力がなされることになり、回路的に複雑で且つコスト
的に高価となるという問題点があった。
本発明は上述の点に鑑みてなされたもので上記問題点
を除去し、簡単な構成で且つ低コストの多入力プライオ
リティエンコーダを提供することにある。
を除去し、簡単な構成で且つ低コストの多入力プライオ
リティエンコーダを提供することにある。
上記課題を解決するため本発明は、多入力プライオリ
ティエンコーダを、各入力の中で優先度の高い入力を選
択及びエンコードし、後述する後段プライオリティエン
コーダに選択された場合にエンコード結果を出力する複
数の前段少入力プライオリティエンコーダと、該複数の
前段少入力プライオリティエンコーダの中で優先度の高
いプライオリティエンコーダを選択し、エンコード結果
を出力するとともに、選択結果を前段少入力プライオリ
ティエンコーダに通知する後段少入力プライオリティエ
ンコーダを具備する構成とした。
ティエンコーダを、各入力の中で優先度の高い入力を選
択及びエンコードし、後述する後段プライオリティエン
コーダに選択された場合にエンコード結果を出力する複
数の前段少入力プライオリティエンコーダと、該複数の
前段少入力プライオリティエンコーダの中で優先度の高
いプライオリティエンコーダを選択し、エンコード結果
を出力するとともに、選択結果を前段少入力プライオリ
ティエンコーダに通知する後段少入力プライオリティエ
ンコーダを具備する構成とした。
本発明は多入力プライオリティエンコーダに上記構成
を採用することにより、複数の前段少入力プライオリテ
ィエンコーダはそれぞれ入力された複数の入力に優先付
をして出力し、更に後段少入力プライオリティエンコー
ダで前記複数の前段少入力プライオリティエンコーダに
優先付をして出力するので、複数個の同一の少入力プラ
イオリティエンコーダで多入力プライオリティエンコー
ダを構成することができる。
を採用することにより、複数の前段少入力プライオリテ
ィエンコーダはそれぞれ入力された複数の入力に優先付
をして出力し、更に後段少入力プライオリティエンコー
ダで前記複数の前段少入力プライオリティエンコーダに
優先付をして出力するので、複数個の同一の少入力プラ
イオリティエンコーダで多入力プライオリティエンコー
ダを構成することができる。
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す多入力プライオリテ
ィエンコーダの構成を示す回路図である。本実施例では
４入力プライオリティエンコーダを用いて16入力プライ
オリティエンコーダを構成している。４〜０は入力され
た４つの信号に対して記述しない方法により優先付けを
行ない、その結果選択した信号の番号及び４つの入力信
号の内のいずれかが有効であることを示す信号を出力す
る「４入力プライオリティエンコーダ」である。５は前
記４入力プライオリティエンコーダ４の出力する選択し
た信号の番号をデコードし、その結果を４入力プライオ
リティエンコーダ3,2,1,0に送出する「２−４デコー
ダ」である。
ィエンコーダの構成を示す回路図である。本実施例では
４入力プライオリティエンコーダを用いて16入力プライ
オリティエンコーダを構成している。４〜０は入力され
た４つの信号に対して記述しない方法により優先付けを
行ない、その結果選択した信号の番号及び４つの入力信
号の内のいずれかが有効であることを示す信号を出力す
る「４入力プライオリティエンコーダ」である。５は前
記４入力プライオリティエンコーダ４の出力する選択し
た信号の番号をデコードし、その結果を４入力プライオ
リティエンコーダ3,2,1,0に送出する「２−４デコー
ダ」である。
上記構成の16入力プライオリティエンコーダの動作を
例１及び例２により以下に説明する。
例１及び例２により以下に説明する。
例1;16個の入力S0〜S15の内、入力S13のみが有効の時、 入力S13が有効になることにより、４入力プライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号G3′が有効になる。この時、他の全ての４入力
プライオリティエンコーダ２〜０の出力信号G2′〜G0′
は無効状態を保持する。
リティエンコーダ３の有効信号が入力されたことを示す
出力信号G3′が有効になる。この時、他の全ての４入力
プライオリティエンコーダ２〜０の出力信号G2′〜G0′
は無効状態を保持する。
前記４入力プライオリティエンコーダ３〜０の出力
信号G3′〜G0′を入力する４入力プライオリティエンコ
ーダ４は、４入力プライオリティエンコーダ３より有効
信号が入力されることによって、有効信号が入力された
ことを示す出力信号Ｇを有効にする。また、４入力プラ
イオリティエンコーダ４の選択した信号の番号を示す出
力信号（出力3,2）には４入力プライオリティエンコー
ダ３の番号のエンコード結果が出力される。
信号G3′〜G0′を入力する４入力プライオリティエンコ
ーダ４は、４入力プライオリティエンコーダ３より有効
信号が入力されることによって、有効信号が入力された
ことを示す出力信号Ｇを有効にする。また、４入力プラ
イオリティエンコーダ４の選択した信号の番号を示す出
力信号（出力3,2）には４入力プライオリティエンコー
ダ３の番号のエンコード結果が出力される。
前記４入力プライオリティエンコーダ４の選択した
信号の番号を示す出力信号を入力した２−４デコーダ５
はそのデコード結果を４入力プライオリティエンコーダ
３〜０に出力する。
信号の番号を示す出力信号を入力した２−４デコーダ５
はそのデコード結果を４入力プライオリティエンコーダ
３〜０に出力する。
４入力プライオリティエンコーダ３は、前記デコー
ド結果を入力することにより、４入力プライオリティエ
ンコーダ４によって自ら選択されたことを認識し、４入
力プライオリティエンコーダ３における入力S13の番号
（「１」）を選択した信号として出力1,0に出力する。
出力1,0には４入力プライオリティエンコーダ４によっ
て選択された４入力プライオリティエンコーダ３〜０の
いずれか１つのみが出力される。
ド結果を入力することにより、４入力プライオリティエ
ンコーダ４によって自ら選択されたことを認識し、４入
力プライオリティエンコーダ３における入力S13の番号
（「１」）を選択した信号として出力1,0に出力する。
出力1,0には４入力プライオリティエンコーダ４によっ
て選択された４入力プライオリティエンコーダ３〜０の
いずれか１つのみが出力される。
以上により、出力３〜０には入力信号の番号（「1
3」）が出力され、且つ出力信号Ｇには出力３〜０が有
効であることを示す有効信号が出力される。つまり16入
力プライオリティエンコーダが実現させたことになる。
3」）が出力され、且つ出力信号Ｇには出力３〜０が有
効であることを示す有効信号が出力される。つまり16入
力プライオリティエンコーダが実現させたことになる。
例2;16個の入力S0〜S15の内、入力S13,7,6が有効の時
（各４入力プライオリティエンコーダ内では番号の小さ
い入力を優先するものとする。） 入力S13が有効になることにより、４入力プライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号G3′が有効になり、更に入力S7及びS6が有効に
なることにより、４入力プライオリティエンコーダ１に
有効信号が入力されたことを示す出力信号G1′が有効に
なる。この時、全ての入力が無効である４入力プライオ
リティエンコーダ2,0の出力G2′，G0′は無効状態を保
持する。
（各４入力プライオリティエンコーダ内では番号の小さ
い入力を優先するものとする。） 入力S13が有効になることにより、４入力プライオ
リティエンコーダ３の有効信号が入力されたことを示す
出力信号G3′が有効になり、更に入力S7及びS6が有効に
なることにより、４入力プライオリティエンコーダ１に
有効信号が入力されたことを示す出力信号G1′が有効に
なる。この時、全ての入力が無効である４入力プライオ
リティエンコーダ2,0の出力G2′，G0′は無効状態を保
持する。
前記４入力プライオリティエンコーダ３〜０の出力
信号G2′〜G0′を入力すると４入力プライオリティエン
コーダ４は４入力プライオリティエンコーダ３及び１よ
り有効信号（出力信号G3′，G1′）が入力されることに
よって、有効信号が入力されたことた示す出力信号Ｇを
有効とする。また、４入力プライオリティエンコーダ４
の選択した信号の番号を示す出力信号（出力3,2）には
優先度の高い４入力プライオリティエンコーダ１の番号
のエンコード結果が出力される。
信号G2′〜G0′を入力すると４入力プライオリティエン
コーダ４は４入力プライオリティエンコーダ３及び１よ
り有効信号（出力信号G3′，G1′）が入力されることに
よって、有効信号が入力されたことた示す出力信号Ｇを
有効とする。また、４入力プライオリティエンコーダ４
の選択した信号の番号を示す出力信号（出力3,2）には
優先度の高い４入力プライオリティエンコーダ１の番号
のエンコード結果が出力される。
４入力プライオリティエンコーダ４の選択した信号
の番号を示す出力信号を入力した２−４デコーダ５はそ
のデコード結果を４入力プライオリティエンコーダ３〜
０に入力する。
の番号を示す出力信号を入力した２−４デコーダ５はそ
のデコード結果を４入力プライオリティエンコーダ３〜
０に入力する。
４入力プライオリティエンコーダ１は前記デコード
結果を入力することにより、４入力プライオリティエン
コーダ４が自らを選択したことを認識し、入力S7,6の内
優先度の高い入力６を選択し、４入力プライオリティエ
ンコーダ１における入力６の番号（「２」を選択した信
号の番号として出力1,0に出力する。出力1,0には４入力
プライオリティエンコーダ４によって選択された４入力
プライオリティエンコーダ３〜０のいずれか１つのみが
出力するため、４入力プライオリティエンコーダ３は出
力1,0に出力しない。
結果を入力することにより、４入力プライオリティエン
コーダ４が自らを選択したことを認識し、入力S7,6の内
優先度の高い入力６を選択し、４入力プライオリティエ
ンコーダ１における入力６の番号（「２」を選択した信
号の番号として出力1,0に出力する。出力1,0には４入力
プライオリティエンコーダ４によって選択された４入力
プライオリティエンコーダ３〜０のいずれか１つのみが
出力するため、４入力プライオリティエンコーダ３は出
力1,0に出力しない。
以上により、出力３〜０及びＧには16入力プライオ
リティエンコーダのエンコード結果が出力される。
リティエンコーダのエンコード結果が出力される。
なお、上記実施例では４入力プライオリティエンコー
ダを用いて16入力プライオリティエンコーダを構成した
例を示したが、本発明はこれに限定されるものではな
く、複数の少入力プライオリティエンコーダと、該複数
の少入力プライオリティエンコーダの中で優先度の高い
プライオリティエンコーダを選択し、エンコーダ結果を
出力する少入力プライオリティエンコーダを設ける構成
であるから、16入力以上又は以下の多入力プライオリテ
ィエンコーダが簡単な回路で実現できる。
ダを用いて16入力プライオリティエンコーダを構成した
例を示したが、本発明はこれに限定されるものではな
く、複数の少入力プライオリティエンコーダと、該複数
の少入力プライオリティエンコーダの中で優先度の高い
プライオリティエンコーダを選択し、エンコーダ結果を
出力する少入力プライオリティエンコーダを設ける構成
であるから、16入力以上又は以下の多入力プライオリテ
ィエンコーダが簡単な回路で実現できる。
以上説明したように本発明によれば、下記のような優
れた効果が得られる。
れた効果が得られる。
多入力プライオリティエンコーダを複数の前段少入力
プライオリティエンコーダと、後段少入力プライオリテ
ィエンコーダで構成し、前段少入力プライオリティエン
コーダは各入力の中で優先度の高い入力を選択及びエン
コードし、後段プライオリティエンコーダに選択された
場合にエンコード結果を出力し、後段少入力プライオリ
ティエンコーダは複数の前段少入力プライオリティエン
コーダの中で優先度の高いプライオリティエンコーダを
選択し、エンコード結果を出力するとともに、選択結果
を前段少入力プライオリティエンコーダに通知するの
で、簡単な回路で且つ安価に多入力プライオリティエン
コーダを実現できる。
プライオリティエンコーダと、後段少入力プライオリテ
ィエンコーダで構成し、前段少入力プライオリティエン
コーダは各入力の中で優先度の高い入力を選択及びエン
コードし、後段プライオリティエンコーダに選択された
場合にエンコード結果を出力し、後段少入力プライオリ
ティエンコーダは複数の前段少入力プライオリティエン
コーダの中で優先度の高いプライオリティエンコーダを
選択し、エンコード結果を出力するとともに、選択結果
を前段少入力プライオリティエンコーダに通知するの
で、簡単な回路で且つ安価に多入力プライオリティエン
コーダを実現できる。
第１図は本発明の一実施例を示す多入力プライオリティ
エンコーダの構成を示す回路図、第２図は従来の多入力
プライオリティエンコーダの構成を示す回路図である。 図中、0,1,2,3,4……４入力プライオリティエンコー
ダ、５……２−４デコーダ。
エンコーダの構成を示す回路図、第２図は従来の多入力
プライオリティエンコーダの構成を示す回路図である。 図中、0,1,2,3,4……４入力プライオリティエンコー
ダ、５……２−４デコーダ。
Claims (1)
- 【請求項１】各入力の中で優先度の高い入力を選択及び
エンコードし、後述する後段プライオリティエンコーダ
に選択された場合にエンコード結果を出力する複数の前
段少入力プライオリティエンコーダと、該複数の前段少
入力プライオリティエンコーダの中で優先度の高いプラ
イオリティエンコーダを選択し、エンコード結果を出力
するとともに、選択結果を前段少入力プライオリティエ
ンコーダに通知する後段少入力プライオリティエンコー
ダを具備することを特徴とする多入力プライオリティエ
ンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005799A JPH0831040B2 (ja) | 1989-01-12 | 1989-01-12 | 多入力プライオリティエンコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005799A JPH0831040B2 (ja) | 1989-01-12 | 1989-01-12 | 多入力プライオリティエンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186443A JPH02186443A (ja) | 1990-07-20 |
| JPH0831040B2 true JPH0831040B2 (ja) | 1996-03-27 |
Family
ID=11621129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005799A Expired - Lifetime JPH0831040B2 (ja) | 1989-01-12 | 1989-01-12 | 多入力プライオリティエンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831040B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69226011T2 (de) * | 1991-12-04 | 1999-02-04 | Philips Electronics Nv | Arbiter mit einer gleichmässig verteilten Architektur |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140949A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Priority encoder circuit |
-
1989
- 1989-01-12 JP JP1005799A patent/JPH0831040B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02186443A (ja) | 1990-07-20 |
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